KR100554518B1 - Semiconductor memory device having vertical type transister and method for the same - Google Patents

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Abstract

수직형 트랜지스터를 포함하는 반도체 메모리 장치 및 그 제조 방법에서, 메모리 장치는 기판 상에 형성되고 채널 영역을 정의하기 위한 반도체층 패턴과, 상기 반도체층 패턴 측면을 둘러싸도록 구비되는 제1 유전막 패턴과, 상기 제1 유전막 패턴의 상부 표면을 둘러싸도록 구비되는 스토리지 노드 패턴과, 상기 스토리지 노드 패턴 상부 표면을 둘러싸도록 구비되는 제2 유전막 패턴과, 상기 제2 유전막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 콘트롤 게이트 라인과 상기 제1 유전막 패턴, 스토리지 노드 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하는 층간 절연막 패턴 및 상기 층간 절연막 패턴 상에, 상기 반도체층 패턴 상부면과 전기적으로 연결되는 배선 라인을 구비한다. In a semiconductor memory device including a vertical transistor and a manufacturing method thereof, the memory device includes a semiconductor layer pattern formed on a substrate and defining a channel region, a first dielectric layer pattern provided to surround side surfaces of the semiconductor layer pattern; A storage node pattern provided to surround the upper surface of the first dielectric layer pattern, a second dielectric layer pattern provided to surround the upper surface of the storage node pattern, and an entire surface of the second dielectric layer pattern in a first direction An interconnection layer electrically connected to an upper surface of the semiconductor layer pattern on an extended control gate line, an interlayer insulating layer pattern filling the first dielectric layer pattern, a storage node pattern, a second dielectric layer pattern, and a control gate line; With lines.

Description

수직형 트랜지스터를 포함하는 반도체 메모리 장치 및 그 제조 방법.{Semiconductor memory device having vertical type transister and method for the same} Semiconductor memory device having vertical type transister and method for the same}

도 1은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치를 나타내는 평면도이다. 1 is a plan view illustrating a nonvolatile memory device according to a first embodiment of the present invention.

도 2는 도 1에 도시한 불휘발성 메모리 장치를 X 방향으로 절단한 단면도이다. FIG. 2 is a cross-sectional view of the nonvolatile memory device illustrated in FIG. 1 taken along the X direction.

도 3 및 도 4는 도 1에 도시한 불휘발성 메모리 장치를 Y1 및 Y2 방향으로 각각 절단한 단면도이다. 3 and 4 are cross-sectional views of the nonvolatile memory device shown in FIG. 1 cut in the Y1 and Y2 directions, respectively.

도 5 내지 도 19는 도 1에 도시한 불휘발성 메모리 장치를 제조하는 제1 방법을 설명하기 위한 도면들이다. 5 to 19 are diagrams for describing a first method of manufacturing the nonvolatile memory device shown in FIG. 1.

도 20 내지 도 21은 도 1에 도시한 불휘발성 메모리 장치를 제조하는 제2 방법을 설명하기 위한 단면도들이다. 20 to 21 are cross-sectional views illustrating a second method of manufacturing the nonvolatile memory device shown in FIG. 1.

도 22는 본 발명의 제2 실시예에 따른 디램 장치를 나타내는 평면도이다. 22 is a plan view illustrating a DRAM device according to a second exemplary embodiment of the present invention.

도 23은 도 22에 도시한 디램 장치를 X 방향으로 절단한 단면도이다. FIG. 23 is a cross-sectional view of the DRAM device illustrated in FIG. 22 taken along the X direction.

도 24 및 도 25는 도 22에 도시한 디램 장치를 Y1 및 Y2 방향으로 각각 절단한 단면도이다. 24 and 25 are cross-sectional views of the DRAM device illustrated in FIG. 22 cut in the Y1 and Y2 directions, respectively.

도 26 내지 도 28은 도 22에 도시한 디램 장치를 제조하는 제1 방법을 설명하기 위한 단면도들이다. 26 to 28 are cross-sectional views for describing a first method of manufacturing the DRAM device illustrated in FIG. 22.

도 29 내지 도 38은 도 22에 도시한 디램 장치를 제조하는 제2 방법을 설명하기 위한 단면도 및 평면도들이다.29 to 38 are cross-sectional views and plan views for describing a second method of manufacturing the DRAM device illustrated in FIG. 22.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 기판 10a : 불순물 영역10 substrate 10a impurity region

13 : 반도체층 패턴 22 : 트렌치 소자 분리막13: semiconductor layer pattern 22: trench element isolation film

24 : 제1 유전막 패턴 26 : 스토리지 노드 패턴24: first dielectric layer pattern 26: storage node pattern

28 : 제2 유전막 패턴 32 : 콘트롤 게이트 라인28: second dielectric layer pattern 32: control gate line

34 : 층간 절연막 패턴 40 : 배선 라인34: interlayer insulation film pattern 40: wiring line

42 : 게이트 라인 50 : 커패시터42: gate line 50: capacitor

60 : 제1 하드 마스크 패턴 66 : 제2 마스크 패턴60: first hard mask pattern 66: second mask pattern

본 발명은 수직형 트랜지스터를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고집적화된 디램 및 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device including a vertical transistor and a method of manufacturing the same, and more particularly, to a highly integrated DRAM and nonvolatile memory device and a method of manufacturing the same.

반도체 장치는 다기능 및 고용량을 가지면서 보다 저비용으로 만들 수 있도록 발전하여 왔다. 특히, 반도체 메모리 장치, 예컨대, 디램(DRAM) 장치, 에스램(SRAM) 장치 및 불휘발성 메모리 장치(NVM)의 경우, 메모리 셀을 집적화하여 단위 웨이퍼에 더 많은 소자를 형성하는 방향으로 공정이 발전되고 있다. 상기 메모리 셀을 집적화시키기 위해, 최소 선폭 감소를 위한 단위 공정과 셀 레이 아웃 및 트랜지스터와 같은 소자의 구조 등을 개발하고 있다. Semiconductor devices have evolved to be more cost-effective with multifunction and higher capacity. In particular, in the case of semiconductor memory devices such as DRAM devices, SRAM devices, and non-volatile memory devices (NVMs), the process is developed to integrate more memory cells to form more devices on a unit wafer. It is becoming. In order to integrate the memory cells, a unit process for reducing the minimum line width and a structure of a device such as a cell layout and a transistor are developed.

반도체 메모리 장치는 적어도 1개의 셀 트랜지스터를 포함하고 있으므로, 상기 트랜지스터의 수평 방향으로의 크기를 축소시키는 것이 메모리 셀을 집적화시키는데 있어 가장 중요하다고 할 수 있다. 그러나, 통상의 플레너 타입 트랜지스터의 크기를 축소시키기 위해 게이트 길이를 감소시키는 경우, 쇼트 채널 효과가 증가하게 되고 누설 전류 특성도 더욱 나빠지는 문제가 있다. 따라서, 상기 트랜지스터의 수평 방향으로의 크기를 축소하는 것은 한계가 있다.Since the semiconductor memory device includes at least one cell transistor, it can be said that reducing the size of the transistor in the horizontal direction is the most important for integrating the memory cell. However, when the gate length is reduced to reduce the size of a conventional planar type transistor, there is a problem that the short channel effect is increased and the leakage current characteristic is further worsened. Therefore, there is a limit in reducing the size of the transistor in the horizontal direction.

상기 플레너 타입 트랜지스터를 사용하여 DRAM장치의 단위 셀을 구현할 수 있는 레이 아웃의 구성에 대해 간단하게 설명한다. 상기 DRAM장치의 단위 셀은 통상 폴디드 비트 라인 구조의 셀과 오픈 비트 라인 구조의 셀로 나눌 수 있다. 상기 폴디드 비트 라인 구조의 셀인 경우 셀의 크기(즉, 면적)는 8F2 이며, 상기 오픈 비트 라인 구조의 셀인 경우 셀의 크기는 6F2 이다. 여기서 F는 최소 선폭을 의미한다. 상기 DRAM장치의 셀의 크기를 6F2 이하로 축소시키기 위해서는 레이 아웃의 구성 뿐 아니라, 셀 트랜지스터의 구조 변경이 요구된다. A layout of a layout that can implement a unit cell of a DRAM device using the planar type transistor will be briefly described. The unit cell of the DRAM device may be generally divided into a cell having a folded bit line structure and a cell having an open bit line structure. In the case of the folded bit line structure, the cell size (ie, area) is 8F 2 , and in the case of the open bit line structure cell, the cell size is 6F 2 . Where F is the minimum line width. In order to reduce the size of the cell of the DRAM device to 6F 2 or less, not only the layout but also the structure of the cell transistor is required.

일 예로, 트랜지스터의 구조를 실린더형으로 형성하는 방법이 대한민국 등록 특허 제 0406578호에 개시되어 있다. 그러나, 상기와 같이 실린더형으로 트랜지스 터를 형성하여 반도체 장치를 제조하는 경우, 각 게이트 전극이 독립 패턴 형상을 갖기 때문에 상기 게이트 전극들을 서로 연결시키기 위한 워드 라인이 구비되어야 한다. 때문에, 반도체 장치의 제조 공정이 더욱 복잡해지는 문제가 있다. For example, a method of forming a transistor in a cylindrical shape is disclosed in Korean Patent Registration No. 0406578. However, when manufacturing a semiconductor device by forming a transistor in a cylindrical shape as described above, since each gate electrode has an independent pattern shape, a word line for connecting the gate electrodes to each other should be provided. Therefore, there is a problem that the manufacturing process of the semiconductor device is further complicated.

따라서, 본 발명의 제1 목적은 단위 셀의 사이즈가 축소되는 불휘발성 메모리 장치를 제공하는데 있다. Accordingly, a first object of the present invention is to provide a nonvolatile memory device having a reduced size of a unit cell.

본 발명의 제2 목적은 상기한 불휘발성 메모리 장치를 제조하는 방법을 제공하는데 있다. It is a second object of the present invention to provide a method of manufacturing the nonvolatile memory device.

본 발명의 제3 목적은 단위 셀의 사이즈가 축소되는 디램장치를 제조하는 방법을 제공하는데 있다.It is a third object of the present invention to provide a method for manufacturing a DRAM device in which the size of a unit cell is reduced.

상기한 제1 목적을 달성하기 위한 본 발명의 일실시예 따른 불휘발성 메모리 장치에서, 기판 상에 반도체층 패턴이 형성되어 있다. 제1 유전막 패턴은 상기 반도체층 패턴 측면을 둘러싸고 있다. 스토리지 노드 전극은 상기 제1 유전막 패턴의 상부 표면을 둘러싸고 있다. 제2 유전막 패턴은 상기 스토리지 노드 패턴 상부 표면을 둘러싸고 있다. 콘트롤 게이트 라인은 상기 상기 제2 유전막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되어 있다. 절연막 패턴은 상기 제1 유전막 패턴, 스토리지 노드 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하고 있다. 배선 라인은 상기 층간 절연막 패턴 상에 상기 반도체층 패턴 상부면과 전기적으로 연결된다. In the nonvolatile memory device according to an embodiment of the present invention for achieving the first object described above, a semiconductor layer pattern is formed on a substrate. The first dielectric layer pattern surrounds the side surface of the semiconductor layer pattern. The storage node electrode surrounds an upper surface of the first dielectric layer pattern. The second dielectric layer pattern surrounds the upper surface of the storage node pattern. The control gate line extends in the first direction while surrounding the entire surface of the second dielectric layer pattern. The insulating layer pattern fills the first dielectric layer pattern, the storage node pattern, the second dielectric layer pattern, and the control gate line. A wiring line is electrically connected to the upper surface of the semiconductor layer pattern on the interlayer insulating layer pattern.

상기한 제2 목적을 달성하기 위한 본 발명의 일실시예 따른 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 액티브 영역을 정의하기 위한 반도체층 패턴을 형성한다. 상기 반도체층 패턴 측면을 둘러싸도록 제1 유전막 패턴, 스트로지 노드 패턴 및 제2 유전막 패턴을 형성한다. 상기 제2 유전막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 콘트롤 게이트 라인을 형성한다. 상기 제1 유전막 패턴, 플로팅 게이트 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하는 층간 절연막 패턴을 형성한다. 이어서, 상기 층간 절연막 패턴 상에 상기 반도체층 패턴 상부면과 전기적으로 연결되는 배선 라인을 형성하여 불휘발성 메모리 장치를 완성한다. In the method of manufacturing a nonvolatile memory device according to an embodiment of the present invention for achieving the second object, a semiconductor layer pattern for defining an active region is formed on a substrate. A first dielectric layer pattern, a straw node pattern, and a second dielectric layer pattern are formed to surround side surfaces of the semiconductor layer pattern. A control gate line extending in a first direction is formed surrounding the entire surface of the second dielectric layer pattern. An interlayer insulating layer pattern may be formed to fill the first dielectric layer pattern, the floating gate pattern, the second dielectric layer pattern, and the control gate line. Subsequently, a wiring line electrically connected to the upper surface of the semiconductor layer pattern is formed on the interlayer insulating layer pattern to complete the nonvolatile memory device.

상기한 제3 목적을 달성하기 위한 본 발명의 일실시예 따른 디램 장치의 제조 방법에서, 기판 상에 비트 라인 영역을 정의하기 위한 반도체층 패턴을 형성한다. 상기 반도체층 패턴 측면을 둘러싸도록 게이트 산화막 패턴을 형성한다. 상기 게이트 산화막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 게이트 라인을 형성한다. 상기 반도체층 패턴 상에 커패시터를 형성하여 디램 장치를 완성한다. In the method of manufacturing a DRAM device according to an embodiment of the present invention for achieving the third object described above, a semiconductor layer pattern for defining a bit line region is formed on a substrate. A gate oxide pattern is formed to surround side surfaces of the semiconductor layer pattern. A gate line extending in a first direction is formed to surround the entire surface of the gate oxide layer pattern. A capacitor is formed on the semiconductor layer pattern to complete the DRAM device.

상기 불휘발성 메모리 장치 및 디램 장치는 기판 표면과 수직한 방향으로 채널이 형성되는 수직형 트랜지스터를 포함한다. 때문에, 상기 불휘발성 메모리 장치 및 디램 장치의 단위 셀을 4F2의 크기로 형성할 수 있다. 또한, 상기 트랜지스터의 채널 길이를 증가시키는데 있어 수평 방향으로의 면적이 요구되지 않아, 고집적화 되면서도 장채널을 갖는 트랜지스터를 형성할 수 있다. The nonvolatile memory device and the DRAM device include a vertical transistor in which a channel is formed in a direction perpendicular to a surface of a substrate. Therefore, the unit cells of the nonvolatile memory device and the DRAM device can be formed to a size of 4F 2 . In addition, since the area in the horizontal direction is not required to increase the channel length of the transistor, it is possible to form a transistor having a long channel while being highly integrated.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치를 나타내는 평면도이다. 도 2는 도 1에 도시한 불휘발성 메모리 장치를 X 방향으로 절단한 단면도이고, 도 3 및 도 4는 도 1에 도시한 불휘발성 메모리 장치를 Y1 및 Y2 방향으로 각각 절단한 단면도이다. 1 is a plan view illustrating a nonvolatile memory device according to a first embodiment of the present invention. FIG. 2 is a cross-sectional view of the nonvolatile memory device illustrated in FIG. 1 taken along the X direction, and FIGS. 3 and 4 are cross-sectional views of the nonvolatile memory device illustrated in FIG. 1 respectively taken along the Y1 and Y2 directions.

도 1 내지 4를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(10) 상에 트랜지스터의 채널 영역 및 불순물 영역을 정의하기 위한 반도체층 패턴(13)이 구비된다. 상기 기판(10)은 벌크 실리콘 기판, SOI(silicon on insulator)기판, SGOI(silicon germanium on insulator)기판, GOI(germanium on insulator)기판 등을 예로 들 수 있다. 본 실시예에서는 벌크 실리콘 기판을 예로 들면서 설명한다. 1 to 4, a semiconductor layer pattern 13 for defining a channel region and an impurity region of a transistor is provided on a substrate 10 made of a semiconductor material such as silicon. The substrate 10 may be a bulk silicon substrate, a silicon on insulator (SOI) substrate, a silicon germanium on insulator (SGOI) substrate, a germanium on insulator (GOI) substrate, and the like. In this embodiment, a bulk silicon substrate is described as an example.

상기 반도체층 패턴(13)은 X방향 및 상기 X방향과 수직한 Y방향으로 일렬로 배치되어 있다. 이 때, 상기 반도체층 패턴(13)들 간의 X방향 및 Y방향으로의 피치(P1)는 각각 2F이다. 상기 피치(P1)는 상기 반도체층 패턴(13)의 중심으로부터 인접한 반도체층 패턴(13)의 중심까지의 최소 거리로 정의한다. The semiconductor layer patterns 13 are arranged in a line in the X direction and the Y direction perpendicular to the X direction. At this time, the pitches P1 in the X and Y directions between the semiconductor layer patterns 13 are 2F, respectively. The pitch P1 is defined as the minimum distance from the center of the semiconductor layer pattern 13 to the center of the adjacent semiconductor layer pattern 13.

상기 반도체층 패턴(13)이 형성되어 있는 기판에는 부분적으로 제1 불순물 영역(10a)이 구비된다. 구체적으로, 상기 제1 불순물 영역(10a)은 상기 반도체층 패턴(13)들 하부를 지나면서, 상기 X 방향으로 연장되어 있다. 상기 제1 불순물 영역(10a)은 불휘발성 메모리 장치에서 소오스 라인 또는 비트 라인으로 사용된다. The first impurity region 10a is partially provided on the substrate on which the semiconductor layer pattern 13 is formed. Specifically, the first impurity region 10a extends in the X direction while passing under the semiconductor layer patterns 13. The first impurity region 10a is used as a source line or a bit line in the nonvolatile memory device.

도 2 및 도 3에서는 상기 제1 불순물 영역이 노출되어 있다. 반면에, 상기 반도체층 패턴을 경유하지 않도록 Y 방향으로 절단한 단면도인 도 4에서는 상기 제1 불순물 영역(10a)이 노출되지 않는다. 2 and 3, the first impurity region is exposed. On the other hand, in FIG. 4, which is a cross-sectional view cut in the Y direction so as not to pass through the semiconductor layer pattern, the first impurity region 10a is not exposed.

상기 반도체층 패턴(13)은 에피성장에 의해 형성되는 반도체 물질로 이루어진다. 예를 들면, 상기 반도체층 패턴은 실리콘, 게르마늄, 탄소 또는 이들의 조합물로 이루어질 수 있으며, 이들은 단일막 형태 및 적층된 형태로 형성된다. 상기 반도체층 패턴(13)의 상부에는 소오스 또는 드레인으로 제공되는 제2 불순물 영역이 구비된다. The semiconductor layer pattern 13 is made of a semiconductor material formed by epitaxial growth. For example, the semiconductor layer pattern may be made of silicon, germanium, carbon, or a combination thereof, and they are formed in a single film form and in a stacked form. A second impurity region provided as a source or a drain is provided on the semiconductor layer pattern 13.

상기 반도체층 패턴(13) 사이의 기판에는 트렌치 소자 분리막(22)이 구비된다. 상기 트렌치 소자 분리막(22)의 저면부 아래에는 상기 제1 불순물 영역(10a)이 구비되어 있다. A trench device isolation layer 22 is provided on the substrate between the semiconductor layer patterns 13. The first impurity region 10a is provided under the bottom portion of the trench isolation layer 22.

따라서, 상기 X방향으로 일렬로 배열되는 반도체층 패턴(13)들은 트렌치 소자 분리막(22) 하부에 구비되어 있는 상기 제1 불순물 영역(10a)에 의해 전기적으로 연결된다. 반면에, 상기 Y 방향으로 일렬로 배열되는 반도체층 패턴(13)들은 상기 트렌치 소자 분리막(22)에 의해 서로 전기적으로 분리되는 형상을 갖게된다. Accordingly, the semiconductor layer patterns 13 arranged in a line in the X direction are electrically connected to each other by the first impurity region 10a provided under the trench device isolation layer 22. On the other hand, the semiconductor layer patterns 13 arranged in a line in the Y direction have a shape in which they are electrically separated from each other by the trench device isolation layer 22.

상기 반도체층 패턴(13) 측면을 둘러싸도록 제1 유전막 패턴(24)이 구비된다. 상기 제1 유전막 패턴(24)의 상부 표면을 둘러싸도록 스토리지 노드 패턴(26)이 구비된다. 또한, 상기 스토리지 노드 패턴(26) 표면을 둘러싸도록 제2 유전막 패턴(28)이 구비된다. 상기 스토리지 노드 패턴(26)은 불휘발성 메모리의 종류에 따라 다양한 물질로 이루어질 수 있다. 예컨대, 상기 스토리지 노드 패턴(26)으로 제공되는 물질은 폴리실리콘, 비정질 실리콘, 질화물, 나노 크리스탈 물질, 페로일렉트릭 물질 및 마스네트로일렉트릭 물질 등을 들 수 있다. 상기 스토리지 노드 패턴(26)이 폴리실리콘으로 형성되는 경우, 상기 불휘발성 메모리는 플레쉬 메모리 장치로 제공된다. 또한, 상기 스토리지 노드 패턴(26)이 질화물로 형성되는 경우, 상기 불휘발성 메모리는 SONOS 메모리로 제공된다. 또한, 상기 스토리지 노드 패턴(26)이 나노크리스탈로 이루어지는 경우, 상기 불휘발성 메모리는 싱글일렉트로 메모리로 제공된다. The first dielectric layer pattern 24 is provided to surround side surfaces of the semiconductor layer pattern 13. The storage node pattern 26 is provided to surround the top surface of the first dielectric layer pattern 24. In addition, a second dielectric layer pattern 28 is provided to surround the surface of the storage node pattern 26. The storage node pattern 26 may be made of various materials according to the type of nonvolatile memory. For example, the material provided in the storage node pattern 26 may include polysilicon, amorphous silicon, nitride, nano crystalline material, ferroelectric material, and masnetroelectric material. When the storage node pattern 26 is formed of polysilicon, the nonvolatile memory is provided to a flash memory device. In addition, when the storage node pattern 26 is formed of nitride, the nonvolatile memory is provided as a SONOS memory. In addition, when the storage node pattern 26 is made of nanocrystal, the nonvolatile memory is provided as a single electro memory.

상기 제2 유전막 패턴(28)의 전체 표면을 둘러싸면서 상기 Y 방향으로 연장되는 콘트롤 게이트 라인(32)들이 구비된다. 구체적으로, 상기 콘트롤 게이트 라인(32)은 Y방향으로 일렬로 배치되어 있는 상기 반도체층 패턴(13)들에 형성되어 있는 제2 유전막 패턴(28)의 표면을 둘러싸는 라인 형상을 갖는다. 또한, 상기 콘트롤 게이트 라인(32)은 상기 X 방향으로 일렬로 배치되어 있는 상기 반도체층 패턴(13)들 간에는 서로 분리되도록 형성되어 있다. 상기 콘트롤 게이트 라인(32)들 간의 피치는 2F이다. Control gate lines 32 extending in the Y direction are provided to surround the entire surface of the second dielectric layer pattern 28. Specifically, the control gate line 32 has a line shape surrounding the surface of the second dielectric layer pattern 28 formed on the semiconductor layer patterns 13 arranged in a line in the Y direction. In addition, the control gate line 32 is formed to be separated from each other between the semiconductor layer patterns 13 arranged in a line in the X direction. The pitch between the control gate lines 32 is 2F.

상기 제1 유전막 패턴(24), 스토리지 노드 패턴(26), 제2 유전막 패턴(28) 및 콘트롤 게이트 라인(32)을 매립하는 층간 절연막 패턴(34)이 구비된다. 상기 층간 절연막 패턴(34)은 상기 반도체층 패턴(13) 상부면이 노출되도록 형성되어 있다. An interlayer insulating layer pattern 34 filling the first dielectric layer pattern 24, the storage node pattern 26, the second dielectric layer pattern 28, and the control gate line 32 is provided. The interlayer insulating layer pattern 34 is formed to expose an upper surface of the semiconductor layer pattern 13.

상기 층간 절연막 패턴(34) 상에, 상기 반도체층 패턴(13) 상부면과 전기적으로 연결되는 배선 라인(40)이 구비된다. 상기 배선 라인(40)은 X 방향으로 연장 된다. 상기 배선 라인(40)들 간의 피치는 2F이다. 상기 배선 라인(40)은 비트 라인 또는 소오스 라인으로 제공된다. 즉, 상기 제1 불순물 영역(10a)이 비트 라인으로 사용되는 경우 상기 배선 라인(40)은 소오스 라인으로 사용되며, 반대로 상기 제1 불순물 영역(10a)이 소오스 라인으로 사용되는 경우 상기 배선 라인(40)은 비트 라인으로 사용된다. On the interlayer insulating layer pattern 34, a wiring line 40 electrically connected to an upper surface of the semiconductor layer pattern 13 is provided. The wiring line 40 extends in the X direction. The pitch between the wiring lines 40 is 2F. The wiring line 40 is provided as a bit line or a source line. That is, when the first impurity region 10a is used as a bit line, the wiring line 40 is used as a source line, and conversely, when the first impurity region 10a is used as a source line, the wiring line ( 40 is used as a bit line.

상기 불휘발성 메모리 장치는 단위 셀이 4F2의 크기를 갖는다. 즉, 단위 셀을 형성하기 위해 요구되는 면적이 종래에 비해 매우 감소되어 상기 불휘발성 메모리 장치를 고집적화할 수 있다. In the nonvolatile memory device, a unit cell has a size of 4F 2 . That is, the area required for forming the unit cell is greatly reduced compared to the conventional one, thereby making it possible to highly integrate the nonvolatile memory device.

도 5 내지 도 19는 도 1에 도시한 불휘발성 메모리 장치를 제조하는 제1 방법을 설명하기 위한 도면들이다. 5 to 19 are diagrams for describing a first method of manufacturing the nonvolatile memory device shown in FIG. 1.

도 5는 비트 라인 또는 소오스 라인을 정의하는 제1 불순물 영역의 형성 방법을 설명하기 위한 평면도이다. 5 is a plan view illustrating a method of forming a first impurity region defining a bit line or a source line.

우선, 벌크 실리콘 기판(10) 상에 포토레지스트를 코팅하고 상기 포토레지스트를 사진 공정에 의해 패터닝하여 비트 라인 또는 소오스 라인으로 형성될 부위를 선택적으로 노출하는 포토레지스트 패턴(도시안됨)을 형성한다. 구체적으로, 상기 포토레지스트 패턴의 노출 부위는, 형성하고자하는 트랜지스터의 수직 채널 영역으로 제공될 부위의 하부에 해당하는 기판을 지나면서 X 방향(도면에서 X_X' 방향)과 연장되는 부위이다. 이어서, 상기 포토레지스트 패턴을 이온 주입 마스크로 사용하 여 불순물을 도핑하여 제1 불순물 영역(10a)을 형성한다. 필요한 경우 소자간 격리를 위한 이온주입 공정이 추가될 수 있다. First, a photoresist is coated on the bulk silicon substrate 10 and the photoresist is patterned by a photo process to form a photoresist pattern (not shown) that selectively exposes portions to be formed into bit lines or source lines. Specifically, the exposed portion of the photoresist pattern is a portion extending from the X direction (X_X 'direction in the drawing) while passing through the substrate corresponding to the lower portion of the portion to be provided as the vertical channel region of the transistor to be formed. Subsequently, the first impurity region 10a is formed by doping impurities using the photoresist pattern as an ion implantation mask. If necessary, an ion implantation process for inter-device isolation can be added.

본 실시예에서는 벌크 실리콘 기판을 예로 들면서 설명하고 있으나, 제 1 불순물 영역(10a)는 기판의 종류에 따라 각기 다른 방법으로 형성할 수 있다. 예를 들면, SOI, GOI, SGOI와 같이 매립 절연막이 있는 경우 전면을 전체적으로 도핑을 한 후 비트라인이나 소오스 라인으로 사용될 라인 부분을 제외한 곳을 패터닝하고 식각해 냄으로써 제 1 불순물 영역을 형성할 수 있다. In the present embodiment, the bulk silicon substrate is described as an example, but the first impurity region 10a may be formed in different ways according to the type of the substrate. For example, when a buried insulating film such as SOI, GOI, and SGOI is present, the first impurity region may be formed by doping the entire surface and then patterning and etching the portions except the line portion to be used as a bit line or source line. .

또한, 벌크 실리콘 기판에서도, 상기 방법과는 달리, 도핑후 라인타입으로 STI공정을 수행하거나 STI 공정 수행후에 도핑을 하여 형성할 수 있다. Also, in the bulk silicon substrate, unlike the above method, the bulk silicon substrate may be formed by performing a STI process in a line type after doping or doping after performing an STI process.

상기 제1 불순물 영역(10a)은 불휘발성 메모리 장치의 비트 라인 또는 소오스 라인으로 제공될 수 있으며, 본 실시예에서는 비트 라인으로 제공되는 것으로하여 설명한다. The first impurity region 10a may be provided as a bit line or a source line of the nonvolatile memory device. In the present exemplary embodiment, the first impurity region 10a is provided as a bit line.

도 6은 실리콘층을 형성하는 방법을 설명하기 위한 X방향 단면도이다. 6 is a cross-sectional view in the X direction for explaining a method of forming a silicon layer.

도 6을 참조하면, 부분적으로 불순물이 도핑되어 있는 기판(10) 상에, 불순물이 도핑되지 않은 실리콘을 에피택셜 성장시켜 제1 실리콘층(12a)을 형성한다. 이어서, 상기 제1 실리콘층(12a) 상에 도핑된 실리콘을 에피택셜 성장시켜 제2 실리콘층(12b)을 형성한다. 상기 불순물이 도핑되어 있는 제2 실리콘층(12b)은 후속 공정을 통해 불휘발성 메모리 장치의 셀에서 소오스 또는 드레인으로 제공된다. Referring to FIG. 6, the first silicon layer 12a is formed by epitaxially growing silicon not doped with impurities on the substrate 10 partially doped with impurities. Subsequently, doped silicon is epitaxially grown on the first silicon layer 12a to form a second silicon layer 12b. The second silicon layer 12b doped with the impurity is provided as a source or a drain in a cell of the nonvolatile memory device through a subsequent process.

상기 제2 실리콘층(12b) 상에 50 내지 200Å정도의 얇은 두께로 패드 산화막을 형성하고, 상기 패드 산화막 상에 실리콘 질화물로 이루어지는 하드 마스크막을 형성한다. 이어서, 상기 하드 마스크막 및 패드 산화막을 패터닝하여 상기 제1 및 제2 실리콘층(12a, 12b)을 패터닝하기 위한 하드 마스크 패턴(18)을 형성한다. A pad oxide film is formed on the second silicon layer 12b with a thin thickness of about 50 to 200 microseconds, and a hard mask film made of silicon nitride is formed on the pad oxide film. Subsequently, the hard mask layer and the pad oxide layer are patterned to form a hard mask pattern 18 for patterning the first and second silicon layers 12a and 12b.

도 7은 반도체층 패턴 및 소자 분리 트렌치를 형성하는 방법을 설명하기 위한 X방향 단면도이다.7 is a cross-sectional view in the X-direction for explaining a method of forming a semiconductor layer pattern and an isolation trench.

도 7을 참조하면, 상기 하드 마스크 패턴(18)을 식각 마스크로 이용하여 상기 제1 및 제2 실리콘층(12a, 12b)을 식각하고, 계속하여 하부의 기판(10)을 식각하여 반도체층 패턴(13) 및 소자 분리용 트렌치(20)를 동시에 형성한다. 상기 반도체층 패턴(13)은 섬형상의 독립 패턴으로 형성된다. 그리고, 상기 반도체층 패턴(13)의 피치(P1)는 2F가 되도록 한다. Referring to FIG. 7, the first and second silicon layers 12a and 12b are etched using the hard mask pattern 18 as an etch mask, followed by etching the lower substrate 10 to form a semiconductor layer pattern. (13) and trenches 20 for element isolation are formed at the same time. The semiconductor layer pattern 13 is formed in an island-shaped independent pattern. The pitch P1 of the semiconductor layer pattern 13 is set to 2F.

도 8은 소자 분리용 절연막을 형성하는 방법을 설명하기 위한 평면도이고, 도 9는 도 8의 X_X'방향 단면도이고, 도 10은 도 8의 Y_Y'방향 단면도이다. FIG. 8 is a plan view illustrating a method of forming an insulating layer for device isolation, FIG. 9 is a cross-sectional view taken along the line X_X 'of FIG. 8, and FIG. 10 is a cross-sectional view taken along the line Y_Y' in FIG. 8.

도 8 내지 10을 참조하면, 상기 소자 분리용 트렌치(20) 내부 및 상기 반도체층 패턴(13)들 사이 갭을 매립하도록 절연막을 증착시킨다. 상기 절연막을 통상의 연마 공정을 통해 평탄화한다. 이어서, 상기 반도체층 패턴(13)의 측면이 노출되도록 상기 절연막을 부분적으로 식각하여, 상기 반도체층 패턴(13)들 사이에 트렌치 소자 분리막(22)을 형성한다. 상기 반도체층 패턴(13)에서 불순물이 도핑되지 않은 제1 반도체층 부위(13a)는 트랜지스터의 채널 영역이 된다. 그리고, 불순물이 도핑된 제2 반도체층 부위는 제2 불순물 영역(13b)이며, 소오스 또는 드레인으로 제공된다. 8 to 10, an insulating layer is deposited to fill a gap between the device isolation trench 20 and the semiconductor layer patterns 13. The insulating film is planarized through a conventional polishing process. Subsequently, the insulating layer is partially etched to expose side surfaces of the semiconductor layer pattern 13 to form a trench isolation layer 22 between the semiconductor layer patterns 13. In the semiconductor layer pattern 13, the first semiconductor layer part 13a which is not doped with impurities becomes a channel region of the transistor. The second semiconductor layer portion doped with impurities is the second impurity region 13b and is provided as a source or a drain.

도 11은 반도체층 패턴을 트리밍하는 공정을 설명하기 위한 X방향 단면도이 다. 11 is a cross-sectional view in the X direction for explaining a process of trimming a semiconductor layer pattern.

도 11을 참조하면, 상기 트렌치 소자 분리막(22)들 사이에 형성되어 있는 반도체층 패턴(13)의 노출된 측면을 식각하여 상기 반도체층 패턴(13)을 트리밍한다. 그러나, 상기 반도체 패턴(13)의 트리밍 공정은 공정 단순화를 위하여 생략할 수도 있다. Referring to FIG. 11, the exposed side surfaces of the semiconductor layer patterns 13 formed between the trench isolation layers 22 are etched to trim the semiconductor layer patterns 13. However, the trimming process of the semiconductor pattern 13 may be omitted to simplify the process.

이어서, 불순물 이온의 주입 깊이를 조절하여 상기 반도체층 패턴(13)의 채널 영역 부위에 불순물 이온을 주입한다. 상기 불순물 이온 주입은 트랜지스터의 동작 특성을 조절하기 위한 것으로 공정 단순화를 위하여 생략할 수도 있다.Subsequently, the implantation depth of the impurity ions is adjusted to implant impurity ions into the channel region of the semiconductor layer pattern 13. The impurity ion implantation is to control the operating characteristics of the transistor and may be omitted to simplify the process.

도 12는 반도체층 패턴 측면에 막들을 형성하는 방법을 설명하기 위한 평면도이고, 도 13은 도 12의 X_X'방향 단면도이고, 도 14 및 도 15는 각각 도 12의 Y1_Y1' 및 Y2_Y2'방향 단면도들이다. 12 is a plan view illustrating a method of forming films on a semiconductor layer pattern side surface, FIG. 13 is a cross-sectional view taken along the line X_X 'of FIG. 12, and FIGS. 14 and 15 are cross-sectional views taken along the line Y1_Y1' and Y2_Y2 'of FIG. 12, respectively. .

도 12 내지 도 15를 참조하면, 상기 반도체층 패턴(13)의 노출된 측벽에 선택적으로 제1 유전막 패턴(24)을 형성한다. 상기 제1 유전막 패턴(24)은 상기 노출된 반도체층 패턴(13)을 통상의 열산화 공정을 통해 산화시켜 형성할 수 있다. 12 to 15, a first dielectric layer pattern 24 is selectively formed on exposed sidewalls of the semiconductor layer pattern 13. The first dielectric layer pattern 24 may be formed by oxidizing the exposed semiconductor layer pattern 13 through a conventional thermal oxidation process.

상기 제1 유전막 패턴(24), 하드 마스크 패턴(18) 및 트렌치 소자 분리막(22) 상에 스토리지막을 형성한다. 상기 스토리지막은 예컨대, 폴리실리콘, 비정질 실리콘, 질화물, 나노 크리스탈 물질, 페로일렉트릭 물질 및 마스네트로일렉트릭 물질 등으로 형성할 수 있다. A storage layer is formed on the first dielectric layer pattern 24, the hard mask pattern 18, and the trench isolation layer 22. The storage layer may be formed of, for example, polysilicon, amorphous silicon, nitride, nano crystalline material, ferroelectric material, masnetroelectric material, or the like.

상기 스토리지막 상에 제2 유전막을 형성한다. 상기 제2 유전막은 실리콘 산화막 또는 실리콘 질화막을 증착하여 형성할 수 있다. 또는, 상기 제2 유전막은 실 리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 복합막으로 형성할 수 있다. A second dielectric layer is formed on the storage layer. The second dielectric layer may be formed by depositing a silicon oxide layer or a silicon nitride layer. Alternatively, the second dielectric film may be formed as a composite film in which a silicon oxide film, a silicon nitride film, and a silicon oxide film are stacked.

상기 반도체층 패턴(13)의 측벽에만 상기 제1 유전막 패턴(24), 스토리지막 패턴(26) 및 제2 유전막 패턴(28)이 형성되도록, 상기 제2 유전막, 스토리지막을 에치백한다. 상기 공정에 의하면, 상기 반도체층 패턴(13)의 측벽을 둘러싸도록 상기 상기 제1 유전막 패턴(24), 스토리지막 패턴(26) 및 제2 유전막 패턴(28)이 적층된 형태를 갖게된다. The second dielectric layer and the storage layer are etched back such that the first dielectric layer pattern 24, the storage layer pattern 26, and the second dielectric layer pattern 28 are formed only on sidewalls of the semiconductor layer pattern 13. According to the above process, the first dielectric layer pattern 24, the storage layer pattern 26, and the second dielectric layer pattern 28 are stacked to surround sidewalls of the semiconductor layer pattern 13.

이어서, 상기 반도체층 패턴(13)들 사이의 갭을 완전히 매립하도록 제1 도전막(30)을 형성한다. 상기 하드 마스크 패턴(18)의 표면이 노출되도록 상기 제1 도전막(30)을 화학 기계적으로 연마하여 상기 제1 도전막(30)을 평탄화한다. 상기 평탄화된 제1 도전막(30)을 에치백하여 상기 반도체층 패턴(13) 사이의 갭 부위에만 상기 제1 도전막(30)이 남아있도록 한다. Subsequently, the first conductive layer 30 is formed to completely fill the gaps between the semiconductor layer patterns 13. The first conductive layer 30 is chemically and mechanically polished to expose the surface of the hard mask pattern 18 to planarize the first conductive layer 30. The planarized first conductive layer 30 is etched back so that the first conductive layer 30 remains only in the gap region between the semiconductor layer patterns 13.

도 15에 도시된 것과 같이, 상기 반도체층 패턴(13)들 사이의 갭 부위에는 상기 제1 유전막 패턴(24), 스토리지막 패턴(26) 및 제2 유전막 패턴(28)이 구비되지 않고 제1 도전막(30)만이 구비된다. As shown in FIG. 15, the first dielectric layer pattern 24, the storage layer pattern 26, and the second dielectric layer pattern 28 are not provided in the gap region between the semiconductor layer patterns 13. Only the conductive film 30 is provided.

도 16은 콘트롤 게이트 라인을 형성하는 방법을 설명하기 위한 X방향 단면도이다. 16 is a cross-sectional view in the X direction for explaining a method of forming a control gate line.

도 16을 참조하면, 상기 제1 도전막(30) 상에 포토레지스트를 코팅하고 이를 사진 공정에 의해 패터닝하여 라인형의 포토레지스트 패턴(도시안됨)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 제2 유전막 패턴 의 전체 표면을 둘러싸면서 Y 방향으로 연장되도록 상기 제1 도전막(30)을 식각하여 콘트롤 게이트 라인(32)을 형성한다.Referring to FIG. 16, a photoresist is coated on the first conductive layer 30 and patterned by a photo process to form a linear photoresist pattern (not shown). Subsequently, the control gate line 32 is formed by etching the first conductive layer 30 to extend in the Y direction while enclosing the entire surface of the second dielectric layer pattern using the photoresist pattern as an etching mask.

도 17은 반도체층 패턴의 상부를 노출하는 층간 절연막을 형성하는 방법을 설명하기 위한 평면도이고, 도 18은 도 17의 X방향 단면도이고, 도 19는 도 17의 Y방향 단면도이다. FIG. 17 is a plan view illustrating a method of forming an interlayer insulating layer exposing an upper portion of a semiconductor layer pattern, FIG. 18 is a sectional view taken along the X direction of FIG. 17, and FIG. 19 is a sectional view taken along the Y direction of FIG. 17.

도 17 내지 19를 참조하면, 상기 콘트롤 게이트 라인(32) 사이의 갭을 매립하면서 상기 콘트롤 게이트 라인(32)의 상부면에 층간 절연막을 형성한다. 상기 층간 절연막을 통상의 평탄화 공정에 의해 상부면을 평탄화시켜 층간 절연막 패턴(34)을 형성한다. 17 to 19, an interlayer insulating layer is formed on the top surface of the control gate line 32 while filling the gap between the control gate line 32. The interlayer insulating film pattern 34 is formed by planarizing an upper surface of the interlayer insulating film by a conventional planarization process.

이어서, 상기 반도체층 패턴(13)의 상부면에 형성되어 있는 하드 마스크 패턴(18)을 제거하여 상기 반도체층 패턴(13)의 상부면을 노출시킨다. 상기 하드 마스크 패턴(18)을 제거하면, 상기 층간 절연막 패턴(34)과 반도체층 패턴(13)의 상부면은 소정 단차가 발생하여 상기 하드 마스크 패턴(18)이 형성되어 있었던 자리에 개구부(36)가 형성된다. 즉, 별도의 사진 식각 공정 없이도 상기 반도체층 패턴(13)의 상부면이 노출되는 개구부(36)를 형성할 수 있다. Next, the hard mask pattern 18 formed on the upper surface of the semiconductor layer pattern 13 is removed to expose the upper surface of the semiconductor layer pattern 13. When the hard mask pattern 18 is removed, a predetermined step occurs in the upper surfaces of the interlayer insulating layer pattern 34 and the semiconductor layer pattern 13, and thus the opening 36 is formed at the position where the hard mask pattern 18 is formed. ) Is formed. That is, the opening 36 may be formed to expose the upper surface of the semiconductor layer pattern 13 without a separate photolithography process.

이어서, 도 1 내지 4에 도시된 것과 같이, 상기 개구부(36)를 및 상기 층간 절연막 상에 제2 도전막을 형성한다. 상기 제2 도전막은 폴리실리콘막 또는 금속막을 증착시켜 형성한다. 상기 제2 도전막 상에 포토레지스트를 코팅하고 이를 사진 공정에 의해 패터닝하여 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제2 도전막을 식각하여 상기 개구부 내부를 매립하면서 X 방향으로 연장되는 배선 라인(40)을 형성한다. 이 때, 상기 배선 라인은 소오스 라인으로 제공된다. 상기 배선 라인(40)의 피치(P2)는 2F가 되도록 한다. Subsequently, as shown in FIGS. 1 to 4, a second conductive film is formed on the opening 36 and the interlayer insulating film. The second conductive film is formed by depositing a polysilicon film or a metal film. A photoresist is coated on the second conductive layer and patterned by a photo process to form a photoresist pattern (not shown). The second conductive layer is etched using the photoresist pattern as a mask to form a wiring line 40 extending in the X direction while filling the inside of the opening. At this time, the wiring line is provided as a source line. The pitch P2 of the wiring line 40 is set to 2F.

상기 공정에 의하면, 도 1 내지 4에 도시한 불휘발성 메모리 장치를 형성할 수 있다. 상기 불휘발성 메모리는 기판에 대하여 수직한 방향으로 채널이 형성되는 수직형 트랜지스터를 포함한다. 또한, 상기 각 반도체층 패턴에 단위 셀이 형성되므로, 상기 단위 셀은 4F2 의 면적 내에 형성될 수 있다. 도 1에서의 C 부위는 단위 셀이 형성되는 영역을 표시한 것이다. 상기와 같이, 종래에 비해 셀 면적이 감소하게 되어 상기 불휘발성 메모리 장치를 더욱 고집적화할 수 있다.According to the above process, the nonvolatile memory device shown in FIGS. 1 to 4 can be formed. The nonvolatile memory includes a vertical transistor in which a channel is formed in a direction perpendicular to the substrate. In addition, since a unit cell is formed in each of the semiconductor layer patterns, the unit cell may be formed in an area of 4F 2 . The portion C in FIG. 1 indicates a region where unit cells are formed. As described above, the cell area is reduced as compared with the related art, and thus the nonvolatile memory device may be further integrated.

도 20 내지 도 21은 도 1에 도시한 불휘발성 메모리 장치를 제조하는 제2 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 제2 방법은 반도체층 상부에 불순물 영역을 형성하는 방법을 제외하고는 상기의 제1 방법과 동일하다. 그러므로 중복되는 설명은 생략한다. 20 to 21 are cross-sectional views illustrating a second method of manufacturing the nonvolatile memory device shown in FIG. 1. The second method described below is the same as the first method except the method of forming an impurity region on the semiconductor layer. Therefore, duplicate descriptions are omitted.

도 20을 참조하면, 벌크 실리콘 기판(10)의 소정 부위에 불순물을 도핑하여 제1 불순물 영역(10a)을 형성한다. 상기 제1 불순물 영역(10a)은 불휘발성 메모리 장치의 비트 라인 또는 소오스 라인으로 정의되며, 본 실시예에서는 비트 라인으로 정의한다. Referring to FIG. 20, a first impurity region 10a is formed by doping impurities into a predetermined portion of the bulk silicon substrate 10. The first impurity region 10a is defined as a bit line or a source line of the nonvolatile memory device, and is defined as a bit line in this embodiment.

구체적으로, 상기 기판(10) 상에 포토레지스트를 코팅하고 상기 포토레지스 트를 사진 공정에 의해 패터닝하여 상기 비트 라인으로 형성될 부위를 선택적으로 노출하는 포토레지스트 패턴을 형성한다. 구체적으로, 상기 포토레지스트 패턴의 노출 부위는, 형성하고자하는 트랜지스터의 수직 채널 영역으로 제공될 부위의 하부에 해당하는 기판을 지나면서, X 방향과 연장되는 부위이다. 이어서, 상기 포토레지스트 패턴을 이온 주입 마스크로 사용하여 불순물을 도핑한다. Specifically, a photoresist is coated on the substrate 10 and the photoresist is patterned by a photo process to form a photoresist pattern selectively exposing portions of the bit line. Specifically, the exposed portion of the photoresist pattern is a portion extending in the X direction while passing through the substrate corresponding to the lower portion of the portion to be provided as the vertical channel region of the transistor to be formed. Next, the photoresist pattern is used as an ion implantation mask to dope impurities.

부분적으로 불순물이 도핑되어 있는 기판 상에, 불순물이 도핑되지 않은 실리콘을 에피택셜 성장시켜 실리콘층(12)을 형성한다. 상기 실리콘층(12) 상에 50 내지 200Å정도의 얇은 두께로 패드 산화막을 형성하고, 상기 패드 산화막 상에 실리콘 질화물로 이루어지는 하드 마스크막을 형성한다. 이어서, 상기 하드 마스크막 및 패드 산화막을 패터닝하여 상기 실리콘층을 패터닝하기 위한 마스크 패턴(18)을 형성한다. On the substrate partially doped, the silicon layer 12 is formed by epitaxially growing silicon that is not doped with impurities. A pad oxide film is formed on the silicon layer 12 with a thin thickness of about 50 to 200 microseconds, and a hard mask film made of silicon nitride is formed on the pad oxide film. Subsequently, the hard mask layer and the pad oxide layer are patterned to form a mask pattern 18 for patterning the silicon layer.

도 21을 참조하면, 도 7-10을 참조로 설명한 것과 동일한 공정을 수행하여 반도체층 패턴(13) 및 트렌치 소자 분리막(22)을 형성한다. 이어서, 상기 반도체층 패턴(13)을 트리밍하는 공정을 수행한다. Referring to FIG. 21, a semiconductor layer pattern 13 and a trench device isolation layer 22 are formed by performing the same process as described with reference to FIGS. 7-10. Subsequently, a process of trimming the semiconductor layer pattern 13 is performed.

상기 반도체층 패턴(13)의 상부에 불순물 이온을 주입하여 제2 불순물 영역(13b)을 형성한다. 상기 제2 불순물 영역(13b)은 불휘발성 메모리 장치의 셀의 소오스 또는 드레인 영역으로 제공된다. Impurity ions are implanted into the semiconductor layer pattern 13 to form a second impurity region 13b. The second impurity region 13b is provided as a source or drain region of a cell of the nonvolatile memory device.

여기서, 불순물 이온의 주입 깊이를 조절하여 상기 반도체층 패턴의 채널 영역에 불순물 이온을 주입할 수 있으며, 이는 트랜지스터의 동작 특성을 조절하기 위한 것으로 공정 단순화를 위하여 생략 할 수도 있다.Here, the impurity ions may be implanted into the channel region of the semiconductor layer pattern by adjusting the implantation depth of the impurity ions, which is to control the operation characteristics of the transistor and may be omitted to simplify the process.

다음에, 도 12내지 도 19를 참조로 설명한 것과 동일한 공정을 수행하여 불휘발성 메모리 장치를 형성할 수 있다. Next, a nonvolatile memory device may be formed by performing the same process as described with reference to FIGS. 12 through 19.

도 22는 본 발명의 제2 실시예에 따른 디램 장치를 나타내는 평면도이다. 도 23는 도 22에 도시한 디램 장치를 X 방향으로 절단한 단면도이고, 도 24 및 도 25는 도 22에 도시한 디램 장치를 Y1 및 Y2 방향으로 각각 절단한 단면도이다. 22 is a plan view illustrating a DRAM device according to a second exemplary embodiment of the present invention. FIG. 23 is a cross-sectional view of the DRAM device illustrated in FIG. 22 in the X direction, and FIGS. 24 and 25 are cross-sectional views of the DRAM device illustrated in FIG. 22, respectively, in the Y1 and Y2 directions.

도 22 내지 25를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판 (10)상에 트랜지스터의 채널 영역 및 불순물 영역을 정의하기 위한 반도체층 패턴(13)이 구비된다. 22 to 25, a semiconductor layer pattern 13 is provided on a substrate 10 made of a semiconductor material such as silicon to define a channel region and an impurity region of a transistor.

상기 반도체층 패턴(13)은 X방향 및 상기 X방향과 수직한 Y방향으로 일렬로 배치되어 있다. 이 때, 상기 반도체층 패턴(13)들 간의 X방향 및 Y방향으로의 피치(P2)는 각각 2F이다. The semiconductor layer patterns 13 are arranged in a line in the X direction and the Y direction perpendicular to the X direction. At this time, the pitches P2 in the X and Y directions between the semiconductor layer patterns 13 are 2F, respectively.

상기 반도체층 패턴(13)이 형성되어 있는 기판에는 부분적으로 제1 불순물 영역(10a)이 구비된다. 구체적으로, 상기 제1 불순물 영역(10a)은 상기 반도체층 패턴(13)들 하부를 지나면서, 상기 X 방향과 연장되는 기판(10) 부위에 구비된다. 상기 제1 불순물 영역(10a)은 다램 장치에서 비트 라인으로 사용된다. The first impurity region 10a is partially provided on the substrate on which the semiconductor layer pattern 13 is formed. In detail, the first impurity region 10a is provided at a portion of the substrate 10 that extends in the X direction while passing under the semiconductor layer patterns 13. The first impurity region 10a is used as a bit line in the DRAM device.

상기 반도체층 패턴(13)은 에피성장에 의해 형성되는 반도체 물질로 이루어지며, 예컨대 실리콘 물질로 이루어진다. 상기 반도체층 패턴(13)의 상부에는 제2 불순물 영역(13b)이 구비된다. 상기 제2 불순물 영역(13b)은 불휘발성 메모리 장치의 셀에서 소오스 또는 드레인으로 제공된다. The semiconductor layer pattern 13 is made of a semiconductor material formed by epitaxial growth, for example, made of a silicon material. The second impurity region 13b is provided on the semiconductor layer pattern 13. The second impurity region 13b is provided as a source or a drain in a cell of the nonvolatile memory device.

상기 반도체층 패턴(13) 사이의 기판에는 트렌치 소자 분리막(22)이 구비된 다. 상기 트렌치 소자 분리막(22)의 저면부 아래에는 상기 기판(10)에 형성되어 있는 제1 불순물 영역(10a)이 구비되어 있다. A trench device isolation layer 22 is provided on the substrate between the semiconductor layer patterns 13. The first impurity region 10a formed in the substrate 10 is provided under the bottom portion of the trench isolation layer 22.

따라서, 상기 X방향으로 일렬로 배열되는 반도체층 패턴(13)들은 트렌치 소자 분리막(22) 하부에 구비되어 있는 상기 제1 불순물 영역(10a)에 의해 전기적으로 연결된다. 반면에, 상기 Y 방향으로 일렬로 배열되는 반도체층 패턴(13)들은 상기 트렌치 소자 분리막(22)에 의해 서로 전기적으로 분리되는 형상을 갖게된다. Accordingly, the semiconductor layer patterns 13 arranged in a line in the X direction are electrically connected to each other by the first impurity region 10a provided under the trench device isolation layer 22. On the other hand, the semiconductor layer patterns 13 arranged in a line in the Y direction have a shape in which they are electrically separated from each other by the trench device isolation layer 22.

상기 반도체층 패턴(13) 측면을 둘러싸도록 게이트 산화막 패턴(41)이 구비된다. 상기 게이트 산화막 패턴(41)의 전체 표면을 둘러싸면서 상기 Y방향으로 연장되는 게이트 라인(42)들이 구비된다. 구체적으로, 상기 게이트 라인(42)은 Y방향으로 일렬로 배치되어 있는 상기 반도체층 패턴(13)들에 형성되어 있는 게이트 산화막 패턴(41)의 표면을 둘러싸는 라인 형상을 갖는다. 또한, 상기 게이트 라인(42)은 상기 X 방향으로 일렬로 배치되어 있는 상기 반도체층 패턴(13)들 간에는 서로 분리되도록 형성되어 있다. 상기 게이트 라인(42)들 간의 피치는 2F이다. A gate oxide pattern 41 is provided to surround side surfaces of the semiconductor layer pattern 13. Gate lines 42 extending in the Y direction are provided to surround the entire surface of the gate oxide pattern 41. Specifically, the gate line 42 has a line shape surrounding the surface of the gate oxide pattern 41 formed on the semiconductor layer patterns 13 arranged in a line in the Y direction. In addition, the gate lines 42 are formed to be separated from each other between the semiconductor layer patterns 13 arranged in a line in the X direction. The pitch between the gate lines 42 is 2F.

상기 게이트 산화막 패턴(41) 및 게이트 라인(42)을 매립하는 층간 절연막 패턴(44)이 구비된다. 상기 층간 절연막 패턴(44)은 상기 반도체층 패턴(13) 상부면이 노출되도록 형성되어 있다. 상기 층간 절연막 패턴(44) 상에, 상기 반도체층 패턴(13) 상부면과 전기적으로 연결되는 커패시터(50)가 구비된다. An interlayer insulating layer pattern 44 filling the gate oxide layer pattern 41 and the gate line 42 is provided. The interlayer insulating layer pattern 44 is formed to expose an upper surface of the semiconductor layer pattern 13. On the interlayer insulating layer pattern 44, a capacitor 50 electrically connected to an upper surface of the semiconductor layer pattern 13 is provided.

상기 디램 장치는 상기 반도체층 패턴(13) 각각에 단위 셀이 형성되며 각 단위 셀은 4F2의 크기를 갖는다. 즉, 단위 셀을 형성하기 위해 요구되는 면적이 종래 에 비해 매우 감소되어 상기 디램 장치를 고집적화할 수 있다. In the DRAM device, unit cells are formed in each of the semiconductor layer patterns 13, and each unit cell has a size of 4F 2 . In other words, the area required to form the unit cell is greatly reduced compared to the prior art, and thus the DRAM device may be highly integrated.

도 26 내지 도 28은 도 22에 도시한 디램 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 디램 장치의 제조 방법은 반도체층 패턴의 측벽에 형성되는 막들을 제외하고는 불휘발성 메모리 장치의 제조 방법과 매우 유사하다. 따라서 중복되는 설명은 생략한다. 26 to 28 are cross-sectional views for describing a method of manufacturing the DRAM device illustrated in FIG. 22. The manufacturing method of the DRAM device is very similar to the manufacturing method of the nonvolatile memory device except for the films formed on the sidewalls of the semiconductor layer pattern. Therefore, redundant description is omitted.

도 26을 참조하면, 도 5 내지 도 11을 참조로 설명한 것과 동일한 공정을 수행하여, 벌크 실리콘 기판(10)에 제1 불순물 영역(10a)을 형성하고, 반도체층 패턴(13) 및 트렌치 소자 분리막(22)을 형성한다. 상기 반도체층 패턴(13)은 상부에 제2 불순물 영역(13b)이 형성되어 있다. 상기 제1 불순물 영역(10a)은 디램 장치의 비트 라인으로 제공된다. Referring to FIG. 26, a first impurity region 10a is formed on the bulk silicon substrate 10 by performing the same process as described with reference to FIGS. 5 to 11, and the semiconductor layer pattern 13 and the trench device isolation layer are formed. To form (22). The second impurity region 13b is formed on the semiconductor layer pattern 13. The first impurity region 10a is provided as a bit line of the DRAM device.

이어서, 상기 반도체층 패턴(13)의 노출된 측벽에 선택적으로 게이트 절연막 패턴(41)을 형성한다. 상기 게이트 절연막 패턴(41)은 노출된 반도체층 패턴(13)을 통상의 열산화 공정을 통해 산화시켜 형성할 수 있다. Subsequently, a gate insulating layer pattern 41 is selectively formed on the exposed sidewall of the semiconductor layer pattern 13. The gate insulating layer pattern 41 may be formed by oxidizing the exposed semiconductor layer pattern 13 through a conventional thermal oxidation process.

상기 반도체층 패턴(13)들 사이의 갭을 완전히 매립하도록 제1 도전막(30)을 형성한다. 상기 하드 마스크 패턴(18)의 표면이 노출되도록 상기 제1 도전막(30)을 화학 기계적으로 연마하여 상기 제1 도전막(30)을 평탄화한다. 상기 평탄화된 도전막(30)을 에치백하여 상기 반도체층 패턴(13)의 갭 부위에만 상기 제1 도전막(30)이 남아있도록 한다. The first conductive layer 30 is formed to completely fill the gaps between the semiconductor layer patterns 13. The first conductive layer 30 is chemically and mechanically polished to expose the surface of the hard mask pattern 18 to planarize the first conductive layer 30. The flattened conductive layer 30 is etched back so that the first conductive layer 30 remains only in the gap portion of the semiconductor layer pattern 13.

도 27을 참조하면, 상기 게이트 절연막 패턴(41)의 전체 표면을 둘러싸면서 Y 방향으로 연장되도록 상기 제1 도전막(30)을 부분적으로 식각하여 게이트 라인(42)을 형성한다. Referring to FIG. 27, the gate line 42 is formed by partially etching the first conductive layer 30 so as to extend in the Y direction while surrounding the entire surface of the gate insulating layer pattern 41.

도 28을 참조하면, 상기 게이트 라인(42) 사이의 갭을 매립하면서 상기 게이트 라인(42)의 상부면에 층간 절연막 패턴(44)을 형성한다. 이어서, 상기 반도체층 패턴(13)의 상부면에 형성되어 있는 하드 마스크 패턴(18)을 제거하여 상기 반도체층 패턴(13)의 상부면을 노출시킨다. 상기 하드 마스크 패턴(18)을 제거하면, 상기 층간 절연막 패턴(44)과 반도체층 패턴(13)의 상부면은 소정 단차가 발생하여 상기 하드 마스크 패턴(18)이 형성되어 있었던 자리에 개구부(46)가 형성된다. 즉, 별도의 사진 식각 공정 없이도 상기 반도체층 패턴(13)의 상부면이 노출되는 개구부(46)를 형성할 수 있다. Referring to FIG. 28, an interlayer insulating layer pattern 44 is formed on an upper surface of the gate line 42 while filling the gap between the gate lines 42. Next, the hard mask pattern 18 formed on the upper surface of the semiconductor layer pattern 13 is removed to expose the upper surface of the semiconductor layer pattern 13. When the hard mask pattern 18 is removed, a predetermined step occurs between the top surface of the interlayer insulating layer pattern 44 and the semiconductor layer pattern 13, so that the opening 46 is formed at the position where the hard mask pattern 18 is formed. ) Is formed. That is, the opening 46 may be formed to expose the upper surface of the semiconductor layer pattern 13 without a separate photolithography process.

이어서, 도 22 내지 도 25에 도시된 것과 같이, 상기 반도체층 패턴(13)의 상부면과 접촉하도록 커패시터(50)를 형성한다. 상기 커패시터는 실린더형 하부 전극을 갖도록 형성할 수 있다.Subsequently, as shown in FIGS. 22 to 25, the capacitor 50 is formed to contact the upper surface of the semiconductor layer pattern 13. The capacitor may be formed to have a cylindrical lower electrode.

상기 공정에 의하면, 기판에 대하여 수직한 방향으로 채널이 형성되는 수직형 트랜지스터를 포함하는 디램 장치를 형성할 수 있다. 또한, 상기 각 반도체층 패턴에 단위 셀이 형성되므로, 상기 단위 셀은 4F2 의 면적 내에 형성될 수 있다. 상기와 같이, 종래에 비해 셀 면적이 감소하게 되어 상기 디램 장치를 더욱 고집적화할 수 있다. According to the above process, it is possible to form a DRAM device including a vertical transistor in which a channel is formed in a direction perpendicular to the substrate. In addition, since a unit cell is formed in each of the semiconductor layer patterns, the unit cell may be formed in an area of 4F 2 . As described above, the cell area may be reduced as compared with the related art, and thus the DRAM device may be further integrated.

도 29 내지 도 38은 도 1에 도시한 불휘발성 메모리 장치를 제조하는 제3 방법을 설명하기 위한 단면도 및 평면도들이다. 29 to 38 are cross-sectional views and plan views illustrating a third method of manufacturing the nonvolatile memory device illustrated in FIG. 1.

도 29는 예비 반도체층 패턴 형성 과정을 설명하기 위한 단면도이고, 도 30 및 31은 각각 도 29의 소정 부위를 X_X', Y_Y'방향으로 절단한 단면도이다. 29 is a cross-sectional view illustrating a process of forming a preliminary semiconductor layer pattern, and FIGS. 30 and 31 are cross-sectional views cut along predetermined portions of FIG. 29 in the X_X 'and Y_Y' directions, respectively.

도 29 내지 도 31을 참조하면, 벌크 실리콘 기판(10)상에 제1 불순물 영역(10a)으로 사용되는 층을 형성하기 위하여 반도체 기판 전면에 대하여 이온 주입이나 확산을 통해서 도핑하거나 도핑된 에피텍셜 층을 성장시킨다. 이 때의 도핑 종류는 N 또는 P 타입이 될 수 있다. 29 to 31, an epitaxial layer doped or doped through ion implantation or diffusion on the entire surface of a semiconductor substrate to form a layer used as the first impurity region 10a on the bulk silicon substrate 10. To grow. In this case, the doping type may be N or P type.

그런 후, 불순물이 도핑되지 않은 실리콘 또는 채널 도핑 수준의 도핑된 에피택셜 실리콘 층을 성장시켜 제1 실리콘층을 형성한다. 이어서, 상기 제1 실리콘층 상에 도핑된 실리콘을 에피택셜 성장시켜 제2 실리콘층을 형성한다. 상기 불순물이 도핑되어 있는 제2 실리콘층은 후속 공정을 통해 불휘발성 메모리 장치의 셀에서 소오스 또는 드레인으로 제공된다.Thereafter, a doped epitaxial silicon layer of an impurity doped silicon or channel doped level is grown to form a first silicon layer. Subsequently, doped silicon is epitaxially grown on the first silicon layer to form a second silicon layer. The second silicon layer doped with the impurity is provided as a source or a drain in a cell of the nonvolatile memory device through a subsequent process.

상기 제2 실리콘층 상에 50 내지 200Å정도의 얇은 두께로 패드 산화막을 형성하고, 상기 패드 산화막 상에 실리콘 질화물로 이루어지는 하드 마스크막을 형성한다. 이어서, 상기 하드 마스크막 및 패드 산화막을 패터닝하여 X 방향으로 연장되는 라인형의 제1 하드 마스크 패턴(60)을 형성한다. A pad oxide film is formed on the second silicon layer with a thin thickness of about 50 to 200 microseconds, and a hard mask film made of silicon nitride is formed on the pad oxide film. Subsequently, the hard mask film and the pad oxide film are patterned to form a first linear hard mask pattern 60 extending in the X direction.

이어서, 상기 제1 하드 마스크 패턴(60)을 식각 마스크로 이용하여 상기 제1 및 제2 실리콘층을 식각하고 계속하여 하부의 기판을 식각하여 라인형의 예비 반도체층 패턴(14) 및 제1 소자 분리용 트렌치(62)를 동시에 형성한다. 상기 식각 공정 은 상기 제1 소자 분리용 트렌치(62)의 깊이는 상기 기판에 전면 도핑된 불순물의 도핑 깊이보다 더 깊게되도록 수행된다. Subsequently, the first and second silicon layers are etched using the first hard mask pattern 60 as an etch mask, and the lower substrate is subsequently etched to form the linear preliminary semiconductor layer pattern 14 and the first device. The separating trench 62 is formed at the same time. The etching process is performed such that the depth of the first device isolation trench 62 is deeper than the doping depth of the impurities doped entirely on the substrate.

따라서, 본 실시예에서는 상기 제1 실시예의 제1 방법과는 달리 선택적으로 불순물을 도핑하지 않고 기판 전면에 불순물을 도핑하더라도 상기 식각 공정에 의해 상기 제1 불순물 영역이 자동으로 한정된다. 상기 제1 불순물 영역(10a)은 비트 라인 또는 소오스 라인으로 제공된다Therefore, in the present exemplary embodiment, unlike the first method of the first exemplary embodiment, the first impurity region is automatically defined by the etching process even if the substrate is doped with impurities without selectively doping impurities. The first impurity region 10a is provided as a bit line or a source line.

상기 기판이 벌크 실리콘 기판이 아니라 매립 산화막을 포함하는 SOI, GOI, SGOI인 경우라면 매립된 절연막이 완전히 노출될 때까지 상기 식각공정을 수행하여 상기 제1 소자 분리용 트렌치를 형성할 수 있다. If the substrate is not a bulk silicon substrate but an SOI, GOI, or SGOI including a buried oxide film, the etching process may be performed until the buried insulating film is completely exposed to form the first device isolation trench.

도 32는 제2 하드 마스크 패턴 형성 과정을 설명하기 위한 단면도이고, 도 33 및 34는 도 32의 소정 부위를 각각 X_X', Y_Y'방향으로 절단한 단면도이다. 32 is a cross-sectional view for describing a process of forming a second hard mask pattern, and FIGS. 33 and 34 are cross-sectional views cut along predetermined portions of FIG. 32 in X_X 'and Y_Y' directions, respectively.

도 32 내지 34를 참조하면, 상기 제1 소자 분리용 트렌치(62) 및 예비 반도체층 패턴 사이의 갭을 매립하는 제1 절연막을 형성하고, 상기 제1 절연막을 통상의 화학 기계적 연마 공정을 통해 평탄화하여 예비 소자 분리 절연막(64)을 형성한다. 32 to 34, a first insulating film is formed to fill a gap between the first device isolation trench 62 and the preliminary semiconductor layer pattern, and the first insulating film is planarized through a conventional chemical mechanical polishing process. Thus, the preliminary element isolation insulating film 64 is formed.

상기 예비 소자 분리 절연막(64) 및 제1 하드 마스크 패턴(60) 상부면에 Y 방향으로 연장되는 제2 마스크 패턴(66)을 형성한다. 즉, 상기 예비 반도체층 패턴(14)과 상기 제2 마스크 패턴(66)은 서로 직교하게 위치된다. A second mask pattern 66 extending in the Y direction is formed on the preliminary device isolation insulating layer 64 and the first hard mask pattern 60. That is, the preliminary semiconductor layer pattern 14 and the second mask pattern 66 are orthogonal to each other.

도 35는 반도체층 패턴을 형성하는 방법을 설명하기 위한 단면도이고, 도 36 및 37은 도 35의 소정 부위를 X, Y방향으로 절단한 단면도이다.35 is a cross-sectional view for describing a method of forming a semiconductor layer pattern, and FIGS. 36 and 37 are cross-sectional views cut along predetermined portions of FIG. 35 in the X and Y directions.

도 35을 참조하면, 상기 제2 마스크 패턴(66)을 식각 마스크로 이용하여 노출된 제1 하드 마스크 패턴(60), 예비 반도체층 패턴(14)을 식각하고 계속하여 하부의 기판을 식각하여, 제 1 불순물 영역(10a)에 의해서 라인형태로 연결된 섬형상의 독립 패턴을 갖는 반도체층 패턴(13) 및 제2 소자 분리용 트렌치(68)를 동시에 형성한 후 제2 마스크 패턴(66)을 제거한다. 이어서, 도시하지는 않았으나, 노출된 반도체층 패턴(13)을 선택적으로 식각하거나 또는 산화시켜 상기 반도체층 패턴(13)을 트리밍하는 공정을 더 수행할 수 있다. 상기 트리밍 공정을 수행하는 경우, 상기 제1 실시예의 제1 방법과는 달리, 상기 반도체층 패턴의 Y방향은 축소되지 않고 X방향 길이만이 축소되어, 상기 반도체층 패턴은 직사각형의 형상을 갖게된다. Referring to FIG. 35, the exposed first hard mask pattern 60 and the preliminary semiconductor layer pattern 14 are etched using the second mask pattern 66 as an etch mask, and then the lower substrate is etched. The second mask pattern 66 is removed after the semiconductor layer pattern 13 and the second device isolation trench 68 having the island-shaped independent patterns connected in a line form by the first impurity region 10a are formed at the same time. do. Subsequently, although not shown, a process of trimming the semiconductor layer pattern 13 may be further performed by selectively etching or oxidizing the exposed semiconductor layer pattern 13. When the trimming process is performed, unlike the first method of the first embodiment, the Y direction of the semiconductor layer pattern is not reduced but the length of the X direction is reduced, so that the semiconductor layer pattern has a rectangular shape.

X방향으로 절단한 단면도인 도 38을 참조하면, 후속 공정에서 예비 소자 분리 절연막(64)를 제거하고 상기 제2 소자 분리용 트렌치(68) 내부가 채워지도록 제2 절연막(22)을 형성한다. Referring to FIG. 38, which is a cross-sectional view cut in the X-direction, in a subsequent process, the preliminary device isolation insulating film 64 is removed and the second insulating film 22 is formed to fill the inside of the second device isolation trench 68.

이때 예비 소자 분리 절연막(64)를 제거하지 않고 후속을 진행하면 GAA(gate all around) 구조가 아닌 이중게이트 형태의 소자가 만들어진다. At this time, if the preliminary device isolation insulating layer 64 is removed without proceeding, a double gate type device is formed instead of a gate all around (GAA) structure.

그런 후, 상기 반도체층 패턴의 측벽을 노출시키고 제 1 실시예의 제1 방법에서 설명한 것과 동일한 방법으로 제 1 유전막, 스토리지 노드, 제 2 유전막, 게이트 라인을 형성하고 후속공정을 동일하게 진행하면 같은 구조의 불휘발성 메모리 장치를 얻을 수 있다.Thereafter, the sidewalls of the semiconductor layer pattern are exposed and the first dielectric film, the storage node, the second dielectric film, and the gate line are formed in the same manner as described in the first method of the first embodiment, and the subsequent steps are performed in the same manner. A nonvolatile memory device can be obtained.

본 공정에 앞서 기술한 디램 장치의 제조 방법을 동일하게 적용하면, 기판 에 대하여 수직한 방향으로 채널이 형성되는 수직형 트랜지스터를 포함하는 디램 장치를 쉽게 형성할 수 있다. 또한, 상기 각 반도체층 패턴에 단위 셀이 형성되므로, 상기 단위 셀은 4F2 의 면적 내에 형성될 수 있다. 상기와 같이, 종래에 비해 셀 면적이 감소하게 되어 상기 메모리 장치를 더욱 고집적화할 수 있다.  By applying the same method of manufacturing the DRAM device described above to the present process, it is possible to easily form a DRAM device including a vertical transistor in which a channel is formed in a direction perpendicular to the substrate. In addition, since unit cells are formed in each of the semiconductor layer patterns, the unit cells may be formed in an area of 4F 2. As described above, the cell area is reduced as compared with the related art, and thus the memory device may be further integrated.

상술한 바와 같이 본 발명에 의하면, 수직형 트랜지스터를 채용함으로서 단위 셀 면적이 감소되는 반도체 장치를 형성할 수 있다. 때문에, 상기 반도체 장치를 더욱 집적화할 수 있어 반도체 장치의 원가 절감 효과를 기대할 수 있다. As described above, according to the present invention, a semiconductor device having a reduced unit cell area can be formed by employing a vertical transistor. Therefore, the semiconductor device can be further integrated, and the cost reduction effect of the semiconductor device can be expected.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (23)

기판 상에 구비되는 반도체층 패턴; A semiconductor layer pattern provided on the substrate; 상기 반도체층 패턴 사이의 기판에 위치하고 상기 반도체층 패턴의 측면 일부를 노출시키도록 형성되는 트렌치 소자 분리막;A trench device isolation layer formed on the substrate between the semiconductor layer patterns to expose a portion of the side surface of the semiconductor layer pattern; 상기 반도체층 패턴 측면을 둘러싸도록 구비되는 제1 유전막 패턴;A first dielectric layer pattern provided to surround side surfaces of the semiconductor layer pattern; 상기 제1 유전막 패턴의 상부 표면을 둘러싸도록 구비되는 스토리지 노드 패턴; A storage node pattern provided to surround an upper surface of the first dielectric layer pattern; 상기 스토리지 노드 패턴 상부 표면을 둘러싸도록 구비되는 제2 유전막 패턴;A second dielectric layer pattern disposed to surround an upper surface of the storage node pattern; 상기 제2 유전막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 콘트롤 게이트 라인;A control gate line extending in a first direction surrounding an entire surface of the second dielectric layer pattern; 상기 제1 유전막 패턴, 스토리지 노드 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하는 층간 절연막 패턴; 및An interlayer insulating layer pattern filling the first dielectric layer pattern, the storage node pattern, the second dielectric layer pattern, and the control gate line; And 상기 층간 절연막 패턴 상에, 상기 반도체층 패턴 상부면과 전기적으로 연결되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 배선 라인을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치. And a wiring line on the interlayer insulating layer pattern, the wiring line being electrically connected to an upper surface of the semiconductor layer pattern and extending in a second direction perpendicular to the first direction. 제1항에 있어서, 상기 반도체층 패턴 하부를 지나면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 기판 부위에는 불순물 영역이 구비된 것을 특징으로 하는 불휘발성 메모리 장치. The nonvolatile memory device of claim 1, wherein an impurity region is disposed in a portion of the substrate that extends in a second direction perpendicular to the first direction while passing under the semiconductor layer pattern. 삭제delete 삭제delete 제1항에 있어서, 상기 반도체층 패턴은 에피 성장에 의해 형성되는 반도체 물질로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치.The nonvolatile memory device of claim 1, wherein the semiconductor layer pattern is formed of a semiconductor material formed by epitaxial growth. 제1항에 있어서, 상기 반도체층 패턴의 상부는 소오스 또는 드레인으로 제공되는 불순물 영역이 구비된 것을 특징으로 하는 불휘발성 메모리 장치.The nonvolatile memory device of claim 1, wherein an upper portion of the semiconductor layer pattern includes an impurity region provided as a source or a drain. 제1항에 있어서, 상기 반도체층 패턴은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 일렬로 배치되는 것을 특징으로 하는 불휘발성 메모리 장치.The nonvolatile memory device of claim 1, wherein the semiconductor layer patterns are arranged in a line in a first direction and a second direction perpendicular to the first direction. 제1항에 있어서, 상기 스토리지 노드 패턴은 폴리실리콘, 비정질 실리콘, 질화물, 나노 크리스탈 물질, 페로일렉트릭 물질 및 마스네트로일렉트릭 물질로 이루어지는 군에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치.The nonvolatile memory device of claim 1, wherein the storage node pattern is one selected from the group consisting of polysilicon, amorphous silicon, nitride, nanocrystal material, ferroelectric material, and masnetroelectric material. 기판 상에 반도체층 패턴을 형성하는 단계; Forming a semiconductor layer pattern on the substrate; 상기 반도체층 패턴 사이의 기판에, 상기 반도체층 패턴의 측면 일부를 노출시키는 형태의 트렌치 소자 분리막을 형성하는 단계;Forming a trench device isolation layer on the substrate between the semiconductor layer patterns to expose a portion of the side surface of the semiconductor layer pattern; 상기 반도체층 패턴 측면을 둘러싸도록 제1 유전막 패턴, 스트로지 노드 패턴 및 제2 유전막 패턴을 형성하는 단계;Forming a first dielectric layer pattern, a straw node pattern, and a second dielectric layer pattern to surround side surfaces of the semiconductor layer pattern; 상기 제2 유전막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 콘트롤 게이트 라인을 형성하는 단계;Forming a control gate line extending in a first direction surrounding the entire surface of the second dielectric layer pattern; 상기 제1 유전막 패턴, 플로팅 게이트 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하는 층간 절연막 패턴을 형성하는 단계; 및 Forming an interlayer insulating layer pattern filling the first dielectric layer pattern, the floating gate pattern, the second dielectric layer pattern, and the control gate line; And 상기 층간 절연막 패턴 상에, 상기 반도체층 패턴 상부면과 전기적으로 연결되면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 배선 라인을 형성하는 단계를 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법. And forming a wiring line on the interlayer insulating layer pattern, the wiring line extending in a second direction perpendicular to the first direction while being electrically connected to an upper surface of the semiconductor layer pattern. Way. 제9항에 있어서, 상기 반도체층 패턴을 형성하기 이 전에, 상기 반도체층 패턴 하부를 지나면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 기판 부위에 선택적으로 불순물을 주입하는 단계를 더 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법. The method of claim 9, further comprising selectively implanting impurities into a portion of the substrate extending in a second direction perpendicular to the first direction while passing under the semiconductor layer pattern before forming the semiconductor layer pattern. The manufacturing method of the nonvolatile memory device characterized by the above-mentioned. 삭제delete 삭제delete 제9항에 있어서, 상기 반도체층 패턴은, The method of claim 9, wherein the semiconductor layer pattern, 상기 기판 상에 도핑되지 않은 반도체층을 에피 성장시키는 단계; Epitaxially growing an undoped semiconductor layer on the substrate; 상기 반도체층 상에 하드 마스크 패턴을 형성하는 단계; 및Forming a hard mask pattern on the semiconductor layer; And 상기 하드 마스크 패턴을 이용하여 상기 반도체층을 패터닝하는 단계를 수행하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.And patterning the semiconductor layer using the hard mask pattern. 제9항에 있어서, 상기 반도체층 패턴은, The method of claim 9, wherein the semiconductor layer pattern, 상기 기판 상에 도핑되지 않은 제1 반도체층을 에피 성장시키는 단계;Epitaxially growing a undoped first semiconductor layer on the substrate; 상기 제1 반도체층 상에 불순물이 도핑된 제2 반도체층을 에피 성장시키는 단계; Epitaxially growing a second semiconductor layer doped with impurities on the first semiconductor layer; 상기 제1 및 제2 반도체층 상에 하드 마스크 패턴을 형성하는 단계; 및Forming a hard mask pattern on the first and second semiconductor layers; And 상기 하드 마스크 패턴을 이용하여 상기 제1 및 제2 반도체층을 패터닝하는 단계를 수행하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.And patterning the first and second semiconductor layers using the hard mask pattern. 제14항에 있어서, 상기 층간 절연막 패턴은, The method of claim 14, wherein the interlayer insulating film pattern, 상기 반도체층 패턴, 제1 유전막 패턴, 플로팅 게이트 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하는 단계; 및Filling the semiconductor layer pattern, the first dielectric layer pattern, the floating gate pattern, the second dielectric layer pattern, and the control gate line; And 상기 반도체층 패턴 상에 구비되는 하드 마스크 패턴을 제거하여 상기 반도체층 패턴의 상부면을 노출시키는 단계를 수행하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법의 제조 방법. And removing the hard mask pattern provided on the semiconductor layer pattern to expose an upper surface of the semiconductor layer pattern. 제9항에 있어서, 상기 스토리지 노드 패턴은 폴리실리콘, 비정질 실리콘, 질화물, 나노 크리스탈 물질, 페로일렉트릭 물질 및 마스네트로일렉트릭 물질로 이루어지는 군에서 선택되는 어느 하나로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.The nonvolatile memory device of claim 9, wherein the storage node pattern is formed of any one selected from the group consisting of polysilicon, amorphous silicon, nitride, nanocrystal material, ferroelectric material, and masnetroelectric material. Manufacturing method. 반도체 물질에 불순물 이온을 도핑하는 단계; Doping the semiconductor material with impurity ions; 상기 불순물 도핑된 반도체 물질 상에 반도체층을 형성하는 단계; Forming a semiconductor layer on the impurity doped semiconductor material; 상기 반도체층 및 상기 반도체 물질을 식각하여 제1 방향으로 연장되는 라인형의 예비 반도체층 패턴 및 제1 소자 분리용 트렌치를 형성하는 단계; Etching the semiconductor layer and the semiconductor material to form a linear preliminary semiconductor layer pattern extending in a first direction and a first device isolation trench; 상기 예비 반도체층을 상기 제1 방향과 수직하는 제2 방향으로 식각하여 반도체층 패턴을 형성하는 단계; Etching the preliminary semiconductor layer in a second direction perpendicular to the first direction to form a semiconductor layer pattern; 상기 반도체층 패턴 측면을 둘러싸도록 제1 유전막 패턴, 스트로지 노드 패턴 및 제2 유전막 패턴을 형성하는 단계;Forming a first dielectric layer pattern, a straw node pattern, and a second dielectric layer pattern to surround side surfaces of the semiconductor layer pattern; 상기 제2 유전막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 콘트롤 게이트 라인을 형성하는 단계;Forming a control gate line extending in a first direction surrounding the entire surface of the second dielectric layer pattern; 상기 제1 유전막 패턴, 플로팅 게이트 패턴, 제2 유전막 패턴 및 콘트롤 게이트 라인을 매립하는 층간 절연막 패턴을 형성하는 단계; 및 Forming an interlayer insulating layer pattern filling the first dielectric layer pattern, the floating gate pattern, the second dielectric layer pattern, and the control gate line; And 상기 층간 절연막 패턴 상에, 상기 반도체층 패턴 상부면과 전기적으로 연결되면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 배선 라인을 형성하는 단계를 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법. And forming a wiring line on the interlayer insulating layer pattern, the wiring line extending in a second direction perpendicular to the first direction while being electrically connected to an upper surface of the semiconductor layer pattern. Way. 제17항에 있어서, 상기 반도체 물질에 불순물 이온을 도핑하는 단계는, 반도체 물질로 이루어지는 기판 상에 불순물 이온을 주입하여 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법. The method of claim 17, wherein the doping of the semiconductor material with the impurity ions is performed by implanting the impurity ions onto a substrate made of the semiconductor material. 제17항에 있어서, 상기 반도체 물질에 불순물 이온을 도핑하는 단계는, 18. The method of claim 17, wherein doping the semiconductor material with impurity ions: 반도체 물질로 이루어지는 기판 상에 도핑된 반도체 물질을 에피택셜 성장 공정에 의해 성장시켜 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법. A method of manufacturing a nonvolatile memory device, characterized in that the semiconductor material doped on a substrate made of a semiconductor material is grown by an epitaxial growth process. 제17항에 있어서, 상기 예비 반도체층 패턴 및 제1 소자 분리용 트렌치를 형성하는 단계에서, 상기 제1 소자 분리용 트렌치의 깊이가 상기 반도체 물질에 도핑된 불순물의 도핑 깊이보다 더 깊도록 상기 반도체층 및 상기 반도체 물질을 식각하여 상기 불순물 이온이 도핑된 영역을 한정하는 것을 특징으로 하는 불휘발성 메 모리 장치의 제조 방법. 18. The method of claim 17, wherein in forming the preliminary semiconductor layer pattern and the first device isolation trench, the semiconductor device is disposed such that a depth of the first device isolation trench is greater than a doping depth of impurities doped in the semiconductor material. And etching the layer and the semiconductor material to define a region doped with the impurity ions. 기판 상에 비트 라인 영역을 정의하기 위한 반도체층 패턴을 형성하는 단계; Forming a semiconductor layer pattern for defining a bit line region on the substrate; 상기 반도체층 패턴 측면을 둘러싸도록 게이트 산화막 패턴을 형성하는 단계;Forming a gate oxide pattern to surround side surfaces of the semiconductor layer pattern; 상기 게이트 산화막 패턴의 전체 표면을 둘러싸면서 제1 방향으로 연장되는 게이트 라인을 형성하는 단계; 및Forming a gate line extending in a first direction while surrounding the entire surface of the gate oxide pattern; And 상기 반도체층 패턴 상에 커패시터를 형성하는 단계를 수행하는 것을 특징으로 하는 디램 장치의 제조 방법. And forming a capacitor on the semiconductor layer pattern. 제21항에 있어서, 상기 반도체층 패턴을 형성하기 이 전에, 상기 반도체층 패턴 하부를 지나면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 기판 부위에 선택적으로 불순물을 주입하는 단계를 더 수행하는 것을 특징으로 하는 디램 장치의 제조 방법. The method of claim 21, further comprising selectively implanting impurities into a portion of the substrate extending in a second direction perpendicular to the first direction while passing under the semiconductor layer pattern before forming the semiconductor layer pattern. Method of manufacturing a DRAM device characterized in that. 제22항에 있어서, 상기 반도체층 패턴을 형성한 이 후에, 상기 반도체층 패턴 사이의 기판에 트렌치 소자 분리막을 형성하는 것을 특징으로 하는 디램 장치의 제조 방법. The method of manufacturing a DRAM device according to claim 22, wherein after forming said semiconductor layer pattern, a trench element isolation film is formed on a substrate between said semiconductor layer patterns.
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