KR100552842B1 - A manufacturing method for preventing a silicon nodule of a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 공정에 있어서, 얕은 트렌치 분리막(STI)을 형성하는 과정에서 발생하는 실리콘 노줄(Silicon Nodule)을 방지할 수 있는 반도체 소자의 실리콘 노줄 방지 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 실리콘 노줄 방지 방법은, 반도체 소자의 얕은 트렌치 분리막(Shallow Trench Isolation: STI) 형성 공정에 있어서, 실리콘 기판 상에 하드 마스크를 형성한 후, 감광막 패턴을 이용하여 상기 하드 마스크를 오픈하는 단계; 여러 단계의 애싱 공정으로 상기 감광막 패턴을 제거하는 단계; 및 상기 실리콘 기판 상에 트렌치를 형성하는 단계를 포함하며, 상기 여러 단계의 애싱 공정은 동일한 압력, 전력 및 온도를 유지하면서, 서로 다른 양의 산소(O2) 플로우(flow)를 사용하는 것을 특징으로 한다. 본 발명에 따르면, 3단계의 애싱 공정을 통해 반도체 소자의 얕은 트렌치 분리막(STI) 형성시에 발생하는 실리콘 노줄을 방지함으로써, 반도체 소자의 신뢰성을 향상시키고, 또한 반도체 소자의 생산성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for preventing silicon nodules of a semiconductor device capable of preventing silicon nodules generated during a process of forming a shallow trench isolation layer (STI). In the method for preventing silicon wires in a semiconductor device according to the present invention, in a shallow trench isolation (STI) forming process of a semiconductor device, after forming a hard mask on a silicon substrate, the hard mask is formed using a photoresist pattern. Opening the; Removing the photoresist pattern by various ashing processes; And forming a trench on the silicon substrate, wherein the various ashing processes use different amounts of oxygen (O 2 ) flow while maintaining the same pressure, power, and temperature. It is done. According to the present invention, it is possible to improve the reliability of the semiconductor device and to improve the productivity of the semiconductor device by preventing the silicon nucleus generated during the formation of the shallow trench isolation film (STI) of the semiconductor device through the three-step ashing process. .

실리콘 노줄, Nodule, 애싱, 하드 마스크, STISilicone Nojul, Nodule, Ashing, Hard Mask, STI

Description

반도체 소자의 실리콘 노줄 방지 방법 {A manufacturing method for preventing a silicon nodule of a semiconductor device} A manufacturing method for preventing a silicon nodule of a semiconductor device

도 1a 내지 도 1e는 종래 기술에 따라 STI 형성시에 실리콘 노줄(Silicon Nodule)이 발생되는 반도체 소자의 제조 공정을 나타내는 공정 흐름도이다.1A to 1E are process flowcharts illustrating a process of manufacturing a semiconductor device in which silicon nodules are generated during STI formation according to the related art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 실리콘 노줄 방지 방법을 나타내는 공정 흐름도이다.2A to 2E are process flowcharts illustrating a method for preventing silicon row of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 실리콘 노줄 방지 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 제조 공정에 있어서, 얕은 트렌치 분리막(STI)을 형성하는 과정에서 발생하는 실리콘 노줄(Silicon Nodule)을 방지하기 위한 반도체 소자의 실리콘 노줄 방지 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for preventing silicon nodules in a semiconductor device, and more particularly, to a semiconductor for preventing silicon nodules generated in a process of forming a shallow trench isolation layer (STI) in a semiconductor device manufacturing process. The present invention relates to a method for preventing silicon rows of devices.

종래의 STI 구조를 형성하는 과정에서, 통상적으로 하드 마스크(hard mask)를 사용하며, 1차적으로 하드 마스크를 오픈하는 과정과 상기 하드 마스크를 이용하여 실질적으로 STI 구조를 형성하는 과정으로 이루어지는데, 구체적인 STI 구조의 형성 과정은 도 1a 내지 도 1f를 참조하여 설명한다.In the process of forming a conventional STI structure, a hard mask is generally used, and a process of forming a STI structure substantially using the hard mask is primarily performed by opening a hard mask. A process of forming a specific STI structure will be described with reference to FIGS. 1A to 1F.

도 1a 내지 도 1e는 종래 기술에 따라 STI 형성시에 실리콘 노줄(Silicon Nodule)이 발생되는 반도체 소자의 제조 공정을 나타내는 공정 흐름도이다.1A to 1E are process flowcharts illustrating a process of manufacturing a semiconductor device in which silicon nodules are generated during STI formation according to the related art.

먼저, 패드 산화막(12)이 성장되고, 그 상부에 질화막(13)과 TEOS 산화막(14)이 형성된 실리콘 웨이퍼(11) 상에서 소정의 감광막 패턴에 따라 상기 TEOS 산화막(12) 및 질화막(13)을 일부 식각하여 하드 마스크를 오픈하는 과정에서, 상기 TEOS 산화막(14) 상에는 반사방지막(Anti Reflection Coating: ARC)의 잔류물이 남아 있게 된다(도 1a 참조). 여기서, 도면부호 A는 ARC 잔류물을 나타낸다.First, the pad oxide film 12 is grown, and the TEOS oxide film 12 and the nitride film 13 are formed on the silicon wafer 11 having the nitride film 13 and the TEOS oxide film 14 formed thereon according to a predetermined photoresist pattern. In the process of partially etching and opening the hard mask, a residue of an anti reflection coating (ARC) remains on the TEOS oxide layer 14 (see FIG. 1A). Here, reference A denotes an ARC residue.

다음으로, 애싱 장비(Asher)를 이용하여, 약 650℃에서 애싱 공정을 실시하게 되는데, 이때 상기 TEOS 산화막(14) 상의 반사방지막 물질이 열적으로 발생된 결함이 질화막(13) 상에 잔류하게 된다(도 1b 참조). 여기서, 상기 애싱(ashing)기술과 장비(asher)는 반도체 제조 과정에서 웨이퍼를 전혀 손상시키지 않고 감광물질(포토레지스트)을 제거하기 위한 것이다. 또한, 도면부호 B는 열적으로 발생된 ARC 물질을 나타내며, 이후 결함으로 작용하게 된다.Next, an ashing process is performed at about 650 ° C. using an ashing equipment (Asher), in which a defect in which an antireflection film material on the TEOS oxide layer 14 is thermally generated remains on the nitride layer 13. (See FIG. 1B). Here, the ashing technique and equipment (asher) is to remove the photosensitive material (photoresist) without damaging the wafer at all in the semiconductor manufacturing process. Also, reference numeral B denotes a thermally generated ARC material, which then acts as a defect.

다음으로, 노출된 전면에 TEOS 스페이서(15)를 증착하게 되며, 이 과정에서 상기 질화막(13) 상에 조그마한 결함(defect)이 재증착(re-deposition)된다(도 1c 참조).Next, the TEOS spacer 15 is deposited on the exposed front surface, in which a small defect is re-depositioned on the nitride film 13 (see FIG. 1C).

다음으로, 상기 스페이서(15) 및 질화막(13)을 식각하고(도 1d 참조), 이후, 반도체 기판 또는 실리콘 웨이퍼(11)에 트렌치를 형성하게 되는데(도 1e 참조), 도면부호 C로 도시되는 바와 같은 실리콘 노줄이 상기 반도체 기판 또는 실리콘 웨이 퍼(11) 상의 필드 영역에 발생하게 된다. 여기서, 실리콘 노줄이란 상기 반도체 기판 또는 실리콘 웨이퍼(11) 상에 발생하는 작은 돌출물로서, 이러한 실리콘 노줄은 반도체 불량을 유발하는 원인이 된다.Next, the spacer 15 and the nitride film 13 are etched (see FIG. 1D), and then a trench is formed in the semiconductor substrate or the silicon wafer 11 (see FIG. 1E), which is indicated by reference C. A silicon row as described above is generated in the field region on the semiconductor substrate or the silicon wafer 11. Here, the silicon nodules are small protrusions that occur on the semiconductor substrate or the silicon wafer 11, and these silicon nodules cause semiconductor defects.

이와 같이, 종래에는 전술한 일련의 공정에 따라 반도체 소자에 사용되는 STI 구조를 형성함에 있어서 실리콘 노줄이 발생되어 반도체 소자의 신뢰성을 저하시키는 문제점이 있다.As described above, there is a problem in that, in forming the STI structure used for the semiconductor device according to the above-described series of processes, silicon nodules are generated to reduce the reliability of the semiconductor device.

상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 얕은 트렌치 분리막(STI) 형성시에 발생하는 실리콘 노줄을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 실리콘 노줄 방지 방법을 제공하기 위한 것이다.Disclosure of Invention An object of the present invention for solving the above problems is to provide a method for preventing silicon nodules of a semiconductor device, which can improve the reliability of the semiconductor device by preventing silicon nodules that occur when forming a shallow trench isolation layer (STI) of the semiconductor device. will be.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 실리콘 노줄 방지 방법은, 반도체 소자의 얕은 트렌치 분리막(Shallow Trench Isolation: STI) 형성 공정에 있어서,As a means for achieving the above object, the method for preventing silicon row of the semiconductor device according to the present invention, in the shallow trench isolation (STI) forming process of the semiconductor device,

실리콘 기판 상에 하드 마스크를 형성한 후, 감광막 패턴을 이용하여 상기 하드 마스크를 오픈하는 단계;Forming a hard mask on the silicon substrate, and then opening the hard mask using a photoresist pattern;

여러 단계의 애싱 공정으로 상기 감광막 패턴을 제거하는 단계; 및Removing the photoresist pattern by various ashing processes; And

상기 실리콘 기판 상에 트렌치를 형성하는 단계Forming a trench on the silicon substrate

를 포함한다.It includes.

본 발명의 바람직한 실시예에 의하면, 상기 여러 단계의 애싱 공정은 동일한 압력, 전력 및 온도를 유지하면서, 서로 다른 양의 산소(O2) 플로우(flow)를 사용하는 것을 특징으로 한다.According to a preferred embodiment of the present invention, the various steps of the ashing process are characterized by using different amounts of oxygen (O 2 ) flow while maintaining the same pressure, power and temperature.

이때, 상기 동일하게 유지는 압력, 전력 및 온도는 각각 1Torr, 900W 및 250℃ 인 것을 특징으로 한다.At this time, the same pressure, power and temperature is characterized in that 1Torr, 900W and 250 ℃, respectively.

바람직하게, 상기 여러 단계의 애싱 공정은,Preferably, the several steps of ashing process,

2000sccm 이하의 산소 플로우에서 10초 내지 20초간 실시하는 제1 애싱 단계;A first ashing step performed for 10 seconds to 20 seconds in an oxygen flow of 2000 sccm or less;

4000sccm 이하의 산소 플로우에서 EPD(End Point Detection) 그래프가 떨어지는 시간만큼 실시하는 제2 애싱 단계; 및A second ashing step of performing the time for which the End Point Detection (EPD) graph falls in an oxygen flow of 4000 sccm or less; And

2000sccm 이하의 산소 플로우에서 EPD 그래프가 떨어지는 시간만큼 실시하는 제3 애싱 단계Third ashing step of performing as much time as EPD graph falls in oxygen flow of 2000sccm or less

를 포함한다.It includes.

여기서, 상기 EPD 그래프가 떨어지는 시간은 30초인 것을 특징으로 한다.Here, the time that the EPD graph falls is characterized in that 30 seconds.

그리고, 상기 하드 마스크는 패드 산화막 위에 순차적으로 적층되는 질화막 및 TEOS 산화막으로 이루어질 수 있다.The hard mask may include a nitride film and a TEOS oxide film sequentially stacked on the pad oxide film.

본 발명에 따르면, 반도체 소자의 STI를 형성하는 공정에서, 3단계의 애싱 공정을 거쳐 실리콘 노줄을 발생시키는 결함을 미리 제거함으로써, 반도체 기판 또는 실리콘 기판 상에 발생되는 실리콘 노줄을 억제함으로써, 후속적으로 형성되는 반도체 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, in the process of forming the STI of the semiconductor device, by removing the defects that generate the silicon nodules in advance through a three-step ashing process, by suppressing the silicon nodules generated on the semiconductor substrate or the silicon substrate, It is possible to improve the reliability of the semiconductor device formed.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 실리콘 노줄 방지 방법을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, a description will be given in detail of a method for preventing silicon row of a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 실리콘 노줄 방지 방법을 나타내는 공정 흐름도이다.2A to 2E are process flowcharts illustrating a method for preventing silicon row of a semiconductor device according to the present invention.

먼저, 패드 산화막(22)과, 질화막(23) 및 TEOS 산화막(24)으로 이루어지는 하드 마스크가 형성된 반도체 기판 또는 실리콘 웨이퍼(21) 상에 감광막 패턴(25)을 이용하여 TEOS 산화막(24)과 일부 질화막(23)을 식각하여 하드 마스크를 오픈한 후, 상기 감광막(25)을 제거하게 된다(도 2a 참조).First, on the semiconductor substrate or silicon wafer 21 on which the hard mask including the pad oxide film 22, the nitride film 23, and the TEOS oxide film 24 is formed, the photoresist film pattern 25 is used to partially and the TEOS oxide film 24. After etching the nitride film 23 to open the hard mask, the photosensitive film 25 is removed (see FIG. 2A).

이때, 상기 감광막(25)을 제거하는 애싱 공정은 반도체 제조 과정에서 웨이퍼를 전혀 손상시키지 않고 감광물질(포토레지스트)을 제거하기 위한 것으로, 본 발명의 실시예에서는 상기한 실리콘 노줄을 방지하기 위해 다음의 3단계로 이루어질 수 있다(도 2b 참조).At this time, the ashing process of removing the photosensitive film 25 is to remove the photosensitive material (photoresist) without damaging the wafer at all in the semiconductor manufacturing process, in the embodiment of the present invention to prevent the silicon row It can be made in three steps (see Fig. 2b).

먼저, 제1 애싱 단계는 1Torr의 압력, 900W의 전력, 250℃의 온도에서, 2000sccm 이하의 산소(O2) 플로우(flow)에서 10초 내지 20초 동안, 바람직하게는 15초 동안 실시하며, 제2 애싱 단계는 1Torr의 압력, 900W의 전력, 250℃의 온도에서, 4000sccm 이하의 산소(O2) 플로우에서 30초 동안 실시하고, 제3 애싱 단계는 1Torr의 압력, 900W의 전력, 250℃의 온도에서, 2000sccm 이하의 산소(O2) 플로우에서 30초 동안 실시하게 된다.First, the first ashing step is carried out for 10 seconds to 20 seconds, preferably 15 seconds at an oxygen (O 2 ) flow of 2000 sccm or less at a pressure of 1 Torr, a power of 900 W, and a temperature of 250 ° C., The second ashing step is carried out for 30 seconds at an oxygen (O 2 ) flow of 4000 sccm or less at a pressure of 1 Torr, a power of 900 W, and a temperature of 250 ° C., and the third ashing step is a pressure of 1 Torr, a power of 900 W and 250 ° C. At a temperature of 2000 sccm for 30 seconds in an oxygen (O 2 ) flow of 2000 sccm or less.

상기 제1 내지 제3 애싱 단계의 세부 조건에서, 첫째, 제1 내지 제3 애싱 단 계의 압력은 동일하게 유지하고, 둘째, 제1 애싱 단계는 제2 애싱 단계의 애싱 속도보다 낮게, 즉, 산소(O2)를 적게 사용하고, 셋째, 제3 애싱 단계의 산소(O2) 사용도 동일하게 방법으로 적게 사용하는데, 이때, 전력은 900W로 동일하게 유지되어야 한다. 또한, 각각의 애싱 단계별 시간 설정은 제1 애싱 단계는 10 내지 20초, 제2 애싱 단계는 EPD(End Poind Detection) 그래프가 떨어지는 시점인 30초로 사용하고, 제3 애싱 단계는 제2 애싱 단계 시간과 동일하게 설정한다.In the detailed conditions of the first to third ashing steps, first, the pressures of the first to third ashing steps remain the same, and secondly, the first ashing step is lower than the ashing speed of the second ashing step, that is, using oxygen (O 2) and less, and the third, to the use as few as to make the same way the oxygen (O 2) used in the ashing step 3, at this time, electric power is to be kept the same as 900W. In addition, the time setting for each ashing step is used as the first ashing step is 10 to 20 seconds, the second ashing step is 30 seconds when the EPD (End Poind Detection) graph falls, and the third ashing step is the second ashing step time. Set the same as.

이러한 여러 단계의 애싱 공정이 끝나면, 일련의 공정에 따라 진행할 경우, 전술한 실리콘 노줄을 방지할 수 있게 된다.When the ashing process of these various steps is completed, when proceeding according to a series of processes, it is possible to prevent the above-described silicon row.

다음으로, 노출된 전면에 TEOS 스페이서(26)를 증착하게 되는데, 이 과정에서 종래 기술과는 달리 상기 질화막(26) 상에 결함(defect)이 발생되지 않는다(도 1c 참조).Next, the TEOS spacer 26 is deposited on the exposed front surface. In this process, unlike the prior art, no defect occurs on the nitride layer 26 (see FIG. 1C).

다음으로, 상기 스페이서(26) 및 질화막(23)을 식각하고(도 2d 참조), 이후, 반도체 기판 또는 실리콘 웨이퍼(21)에 트렌치를 형성하게 되는데(도 2e 참조), 전술한 바와 같이, 여러 단계의 애싱 공정에 의해 ARC 잔류물 발생을 방지하게 됨으로써, 상기 반도체 기판 또는 실리콘 웨이퍼(21) 상에는 상기 실리콘 노줄이 발생하지 않게 된다.Next, the spacer 26 and the nitride film 23 are etched (see FIG. 2D), and then a trench is formed in the semiconductor substrate or the silicon wafer 21 (see FIG. 2E), as described above. Since the ARC residue is prevented from being generated by the ashing process of the step, the silicon row is not generated on the semiconductor substrate or the silicon wafer 21.

결국, 본 발명은 종래의 실리콘 노줄을 발생시키는 결함을 여러 단계의 애싱 공정을 거쳐 미리 제거함으로써, 후속 공정으로 형성되는 STI 구조에서 반도체 기판 또는 실리콘 웨이퍼 상의 트렌치에 실리콘 노줄이 발생하지 않게 되고, 이로 인 해 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있게 된다.As a result, the present invention eliminates defects that cause conventional silicon nodules in advance through various ashing processes, thereby preventing silicon nodules from occurring in trenches on a semiconductor substrate or silicon wafer in an STI structure formed by a subsequent process. This can improve the reliability and yield of the semiconductor device.

위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above, these examples are intended to illustrate rather than limit this invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments are possible without departing from the technical details of the present invention. Therefore, the scope of protection of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.

본 발명에 따르면, 여러 단계의 애싱 공정을 통해 반도체 소자의 얕은 트렌치 분리막(STI) 형성시에 발생하는 실리콘 노줄을 방지함으로써, 반도체 소자의 신뢰성을 향상시키고, 또한 반도체 소자의 생산성을 향상시킬 수 있다.According to the present invention, it is possible to improve the reliability of the semiconductor device and to improve the productivity of the semiconductor device by preventing silicon strings generated during the formation of the shallow trench isolation film (STI) of the semiconductor device through various ashing processes. .

Claims (6)

반도체 소자의 얕은 트렌치 분리막(Shallow Trench Isolation: STI) 형성 공정에 있어서,In a shallow trench isolation (STI) forming process of a semiconductor device, 실리콘 기판 상에 하드 마스크를 형성한 후, 감광막 패턴을 이용하여 상기 하드 마스크를 오픈하는 단계;Forming a hard mask on the silicon substrate, and then opening the hard mask using a photoresist pattern; 서로 다른 산소 플로우 량의 3단계 애싱 공정으로 상기 감광막 패턴을 제거하는 단계; 및Removing the photoresist pattern by a three-step ashing process of different oxygen flow amounts; And 상기 실리콘 기판 상에 트렌치를 형성하는 단계를 포함하며,Forming a trench on the silicon substrate, 상기 애싱 공정은 동일한 압력, 전력 및 온도를 유지하면서, 서로 다른 양의 산소(O2) 플로우(flow)를 사용하며,The ashing process uses different amounts of oxygen (O 2 ) flow while maintaining the same pressure, power and temperature, 상기 애싱 공정은,The ashing process, 2000sccm 이하의 산소 플로우에서 10초 내지 20초간 실시하는 제1 애싱 단계;A first ashing step performed for 10 seconds to 20 seconds in an oxygen flow of 2000 sccm or less; 4000sccm 이하의 산소 플로우에서 EPD(End Point Detection) 그래프가 떨어지는 시간만큼 실시하는 제2 애싱 단계; 및A second ashing step of performing the time for which the End Point Detection (EPD) graph falls in an oxygen flow of 4000 sccm or less; And 2000sccm 이하의 산소 플로우에서 EPD 그래프가 떨어지는 시간만큼 실시하는 제3 애싱 단계Third ashing step of performing as much time as EPD graph falls in oxygen flow of 2000sccm or less 를 포함하는 반도체 소자의 실리콘 노줄 방지 방법.Silicon row prevention method of a semiconductor device comprising a. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 동일하게 유지하는 압력, 전력 및 온도는 각각 1Torr, 900W 및 250℃ 인 것을 특징으로 하는 반도체 소자의 실리콘 노줄 방지 방법.The pressure, power and temperature to maintain the same is 1Torr, 900W and 250 ℃ silicon silicon line prevention method, characterized in that. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 EPD 그래프가 떨어지는 시간은 30초인 것을 특징으로 하는 반도체 소자의 실리콘 노줄 방지 방법.The EPD graph falling time is 30 seconds silicon semiconductor line prevention method, characterized in that. 제 1항에 있어서,The method of claim 1, 상기 하드 마스크는 패드 산화막 위에 순차적으로 적층되는 질화막 및 TEOS 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 실리콘 노줄 방지 방법.And said hard mask comprises a nitride film and a TEOS oxide film sequentially stacked on a pad oxide film.
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