KR100548924B1

KR100548924B1 - Piecewise linear approximated compensation scheme and method

Info

Publication number: KR100548924B1
Application number: KR1019990016137A
Authority: KR
Inventors: 이태영; 서혜주; 김병무
Original assignee: 에스케이 텔레콤주식회사
Priority date: 1999-05-06
Filing date: 1999-05-06
Publication date: 2006-02-02
Also published as: KR20000073083A

Abstract

본 발명은 비선형 특성을 갖는 입/출력 회로의 이득을 선형적으로 제어하기 위한 장치 및 방법에 관한 것이다. 본 발명에 따르면, 입/출력 회로의 비선형 이득 특성 구간을 선형성이 큰 구간과 선형성이 작은 구간으로 구분하고, 선형성이 큰 구간은 비교적 적은 개수의 표본 입력 신호값을 취하여 이에 대응하는 보상 이득값을 설정하고, 선형성이 작은 구간은 비교적 많은 개수의 표본 입력 신호값 및 보상 이득값을 취한다. 입력 신호값이 속한 구간은 각 구간의 시작점 표본 입력 신호값이 저장된 레지스터의 값과 입력 신호값을 비교하므로써 검출되며, 검출된 구간에서의 추정 보상 이득값은 수학식,

을 이용하여 검출된다. 상기 수학식에서, X_△는 시작점 표본 입력 신호값과 끝점 표본 입력 신호값간의 차값이고, Y_△는 끝점 보상 이득값과 시작점 보상 이득값과의 차값이고, Y_n는 시작점 보상 이득값이며, △X는 상기 입력 신호값과 상기 검출된 구간의 시작점 표본 입력 신호값과 차값을 의미한다. The present invention relates to an apparatus and method for linearly controlling the gain of an input / output circuit having nonlinear characteristics. According to the present invention, a nonlinear gain characteristic section of an input / output circuit is divided into a section having a large linearity and a section having a small linearity, and a section having a large linearity takes a relatively small number of sample input signal values and obtains a corresponding compensation gain value. In the case of a small linearity, a relatively large number of sample input signal values and a compensation gain value are taken. The interval to which the input signal value belongs is detected by comparing the input signal value with the value of the register where the sample input signal value of the start point of each interval is detected, and the estimated compensation gain value in the detected interval is expressed by equation,

Is detected using. In the equation, and X _△ the differential value between the starting point samples the input signal value and an end point samples the input signal value, Y _△ is the differential value of the end point compensation gain value and the starting point compensation gain value, Y _n are the opening compensation gain value, △ X Denotes a difference between the input signal value and the starting point sample input signal value of the detected section.

Description

Linear compensation device and method for gain section recognition of input / output circuits {PIECEWISE LINEAR APPROXIMATED COMPENSATION SCHEME AND METHOD}

도 1은 종래의 입/출력 회로의 이득을 선형 보상 방법에 의하여 보상하는 방법을 설명하는 도면, 1 is a view illustrating a method of compensating a gain of a conventional input / output circuit by a linear compensation method;

도 2는 종래의 입/출력 회로의 이득을 RAS-RAM을 이용하여 보상하는 방법을 설명한 도면, 2 is a view for explaining a method of compensating a gain of a conventional input / output circuit using a RAS-RAM;

도 3은 도 2의 보상 방법에 사용되는 RAS-RAM의 구성을 도시한 도면, 3 is a diagram illustrating a configuration of a RAS-RAM used in the compensation method of FIG. 2;

도 4는 입/출력 회로의 일반적인 이득 특성을 도시한 도면, 4 shows a general gain characteristic of an input / output circuit;

도 5는 본 발명에 따른 입/출력 회로의 이득 구간 인식 선형 보상 방법을 설명하는 도면, 5 is a view illustrating a gain section recognition linear compensation method of an input / output circuit according to the present invention;

도 6은 본 발명에 따른 입/출력 회로의 이득 구간 인식 선형 보상 장치의 일 실시예를 도시한 블럭도, 6 is a block diagram showing an embodiment of a gain interval recognition linear compensation device of an input / output circuit according to the present invention;

도 7은 도 6에 따른 장치내 메모리에 저장되는 정보의 예를 도시한 도면, FIG. 7 is a diagram showing an example of information stored in an in-device memory according to FIG. 6;

도 8은 본 발명에 따른 입/출력 회로의 이득 구간 인식 선형 보상 장치의 다른 실시예를 도시한 블럭도, 8 is a block diagram illustrating another embodiment of a gain interval recognition linear compensation device of an input / output circuit according to the present invention;

도 9는 본 발명에 따른 입/출력 회로 이득의 구간 인식 선형 보상 장치의 또 다른 실시예를 도시한 블럭도.FIG. 9 is a block diagram showing another embodiment of a linear recognition device for interval recognition of input / output circuit gains according to the present invention; FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 구간 판별 회로 30 : 화산 변수 추출 회로10: section discrimination circuit 30: volcanic variable extraction circuit

40 : 감산 회로 50 : 환산값 출력 회로40: subtraction circuit 50: conversion value output circuit

본 발명은 비선형 특성을 갖는 입/출력 회로의 이득을 선형적으로 제어하기 위한 입/출력 회로의 이득 구간 인식 선형 보상 장치 및 방법에 관한 것이다. The present invention relates to a gain section recognition linear compensation apparatus and method of an input / output circuit for linearly controlling the gain of an input / output circuit having a nonlinear characteristic.

자동 이득 제어 회로와 같은 입/출력 회로에서는 출력 신호가 입력 신호에 대하여 선형적인 이득 특성을 갖는 것이 바람직하다. 그러나, 입/출력 회로를 구성하는 소자들의 특성에 의하여 입/출력 회로의 출력 신호는 입력 신호에 대하여 비선형적인 이득을 갖는 것이 일반적이다. 따라서, 입/출력 회로의 이득을 이득 제어 신호로서 가변시켜 입/출력 회로 이득 특성을 선형적으로 개선할 필요가 있다. 즉, 도 1에 도시된 바와 같이 입/출력 회로의 이득 특성(실선으로 도시됨)이 비선형적일 때, 입/출력 회로의 이득을 굵은 선과 같이 가변시키면, 입/출력 회로의 최종 이득은 점선과 같이 선형화 된다. 본 명세서에 있어서, 비선형적인 입/출력 회로의 이득 특성을 보상하기 위하여 입/출력 회로에 요구되는 이득은 보상 이득(굵은 선으로 도시됨)이라 지칭된다.In input / output circuits such as automatic gain control circuits, it is desirable for the output signal to have a linear gain characteristic for the input signal. However, due to the characteristics of the elements constituting the input / output circuit, the output signal of the input / output circuit generally has a nonlinear gain with respect to the input signal. Therefore, it is necessary to linearly improve the input / output circuit gain characteristics by varying the gain of the input / output circuit as a gain control signal. That is, when the gain characteristics (shown in solid lines) of the input / output circuit are nonlinear, as shown in FIG. 1, if the gain of the input / output circuit is varied like a thick line, the final gain of the input / output circuit is determined by the dotted line. Linearized together. In this specification, the gain required for the input / output circuit to compensate for the gain characteristic of the nonlinear input / output circuit is referred to as the compensation gain (shown in bold line).

상술한 설명으로부터 알 수 있는 바와 같이, 입/출력 회로의 최종 이득이 선형성을 갖기 위해서는 입/출력 회로의 이득 특성에 따른 적절한 보상 이득값을 선 택할 필요가 있다.As can be seen from the above description, in order for the final gain of the input / output circuit to be linear, it is necessary to select an appropriate compensation gain value according to the gain characteristics of the input / output circuit.

보상 이득값을 선택하기 위한 종래의 기술은 입력 신호의 값들과, 이 입력 신호값들에 대한 보상 이득값을 상호 일대일로 대응시켜 저장한 룩업 테이블과 같은 메모리를 사용한다. 따라서, 입/출력 회로에 입력 신호가 인가되는 경우, 그 입력 신호에 대응하는 보상 이득값이 룩업 테이블 메모리로부터 판독되고, 판독된 보상 이득값을 이용하여 입력신호에 대한 출력 신호의 이득을 보상하게된다. 그러나, 이 방법에 있어서, 정밀한 제어가 필요한 경우에는 가능한 모든 입력 신호값과 이 입력 신호값에 대응하는 모든 보상 이득값을 룩업 테이블에 저장하여야 하므로 룩업 테이블의 용량이 커져야하며 이에 따라 메모리 용량 증가와 전력 소모가 증대될 수 밖에 없다는 문제가 있다.Conventional techniques for selecting a compensation gain value use a memory, such as a lookup table, which stores the values of the input signal and the compensation gain values for these input signal values in a one-to-one correspondence with each other. Thus, when an input signal is applied to the input / output circuit, a compensation gain value corresponding to the input signal is read from the lookup table memory, and the read compensation gain value is used to compensate the gain of the output signal with respect to the input signal. do. However, in this method, when precise control is required, all the possible input signal values and all the compensation gain values corresponding to the input signal values must be stored in the lookup table, which increases the capacity of the lookup table and thus increases the memory capacity. There is a problem that power consumption must be increased.

이러한 문제를 해결하기 위하여 RAS-RAM을 이용하는 선형 근사 보상 방법이 제안되었다. 이 방법은 도 2에 도시된 바와 같이 입력 신호값들중 소정 갯수의 표본값만을 샘플링하여 선택하되, 이 표본값들의 샘플링 간격은 동일한 간격을 가지고 있다. 도 2의 예에서는 16개의 입력 신호값만이 표본값으로 선택되었으며, 본 명세서에서는 표본으로 선택된 입력 신호값을 표본 입력 신호값으로 지칭한다. 한편, 각각의 표본 입력 신호값에 대응하는 보상 이득값(표본 보상 이득값)은 기설정 값을 갖는다. 또한, 이 방법에서는 샘플링된 표본 입력 신호값들사이의 구간에 존재하는 입력 신호값에 대한 보상 이득값은 그에 대응하는 표본 보상 이득값들사이의 구간에서 비례한다는 가정하에서 추정한다. 예컨데, 표본 입력 신호의 값이 "0001" 과 "0010" 사이의 구간에 존재하는 값(도 2에서 a 점)인 경우에, 표본 입력 신호 값 "a"에 대응하는 추정 보상 이득값은 (b0)로 간주된다. 이러한 상태에서 보상 이득값(b0)은 다음과 같은 과정을 통하여 검출될 수 있다. 먼저, 표본 입력 신호값(0001)과 (0010)사이의 변화량에 대한 표본 보상 이득값(b1)과 (b2)간의 변화량(m : 즉, 점(P1,P2)를 잇는 직선의 기울기)을 검출한다. 다음으로, 표본 입력 신호값(0001)과 입력 신호값(a)간의 거리(d)를 검출하고, 이 거리(d)에 기울기(m)를 승산(즉 m×d)하므로써 거리값(d) 및 기울기(m)에 대응한 보상 이득값의 변화값(e)를 산출한다. 이 변화값(e)은 결국 표본 보상 이득값(b1)으로부터의 보상 이득값의 변화량을 의미하므로 보상 이득값(b1)에 변화값(e)을 가산하므로써 입력 신호값(a)에 대응하는 보상 이득값(b0)을 구할 수 있다.To solve this problem, a linear approximation compensation method using RAS-RAM has been proposed. In this method, as shown in FIG. 2, only a predetermined number of sample values of the input signal values are sampled and selected, and the sampling intervals of these sample values have the same interval. In the example of FIG. 2, only 16 input signal values are selected as sample values, and in this specification, the input signal values selected as samples are referred to as sample input signal values. Meanwhile, the compensation gain value (sample compensation gain value) corresponding to each sample input signal value has a preset value. In addition, the method estimates under the assumption that the compensation gain value for the input signal value existing in the interval between the sampled sample input signal values is proportional in the interval between the corresponding sample compensation gain values. For example, when the value of the sample input signal is a value (point a in FIG. 2) existing in the interval between "0001" and "0010", the estimated compensation gain value corresponding to the sample input signal value "a" is (b0). Is considered. In this state, the compensation gain value b0 may be detected through the following process. First, the amount of change (m: the slope of a straight line connecting the points P1 and P2) between the sample compensation gain values b1 and (b2) for the amount of change between the sample input signal values 0001 and (0010) is detected. do. Next, the distance d between the sample input signal value 0001 and the input signal value a is detected, and the distance value d is obtained by multiplying the distance m by the slope m (that is, m × d). And the change value e of the compensation gain value corresponding to the slope m. This change value e eventually represents the amount of change in the compensation gain value from the sample compensation gain value b1, so that the compensation corresponding to the input signal value a by adding the change value e to the compensation gain value b1. The gain value b0 can be obtained.

RAS-RAM을 이용하는 방법은 상술한 종래기술에서 수행되는 이득 보상 과정을 단순화할 수 있다. RAS-RAM을 이용하는 방법에서, 입력 신호의 값들은 도 3에 도시된 바와 같이 10비트로 표현되며, 이 10비트의 정보들은 RAS-RAM에 저장된다. 여기서, 10비트들중 상위 4비트들은 도 2에서의 각 구간별 표본 입력 신호의 값들로 사용하며, 하위 6비트는 인접하는 표본 입력 신호값들사이의 차값으로 사용한다. 즉, 표본 입력 신호값(0000)은 실질적으로 (0000000000)을 의미하고, 표본 입력 신호값(0010)은 (0010000000)을 의미하지만, 이들중 상위 4 비트만을 표본 입력 신호값으로 사용하고, 입력 신호값의 하위 6비트들은 표본 입력 신호값과 표본 입력 신호값들간의 거리(d)로서 사용한다. 따라서, 입력 신호값이 (0000000011)이라면, 입력 신호는 표본 입력 신호값(0000)으로부터 (000011)만큼 떨어진 거리에 존재하는 값을 갖는다. 도시되지 않은 메모리내에는 표본 입력 신호값(RAS-RAM 상위 4비 트)들에 대응하는 표본 보상 이득값(bn)들과 구간별 기울기값(m)들이 각각 저장되어 있고, 입력 신호값이 표본 입력 신호값으로부터 떨어진 거리(d)는 RAS-RAM내의 하위 6비트로 검출이 가능하므로 입력 신호값에 대한 보상 이득값(bm)은 용이하게 검출된다. The method using RAS-RAM can simplify the gain compensation process performed in the above-described prior art. In the method using the RAS-RAM, values of the input signal are represented by 10 bits as shown in FIG. 3, and the 10 bits of information are stored in the RAS-RAM. Here, the upper four bits of the 10 bits are used as values of sample input signals for each section in FIG. 2, and the lower six bits are used as difference values between adjacent sample input signal values. That is, the sample input signal value (0000) substantially means (0000000000), and the sample input signal value (0010) means (0010000000), but only the upper 4 bits of these are used as the sample input signal value, and the input signal is The lower six bits of the value are used as the distance d between the sample input signal value and the sample input signal value. Thus, if the input signal value is (0000000011), the input signal has a value that exists at a distance of (000011) from the sample input signal value (0000). In the memory not shown, the sample compensation gain values bn corresponding to the sample input signal values (the upper 4 bits of the RAS-RAM) and the slope values m for each section are stored, respectively. Since the distance d from the input signal value can be detected by the lower 6 bits in the RAS-RAM, the compensation gain value bm for the input signal value is easily detected.

그러나, 상술한 선형 근사 보상 방법은 다음과 같은 문제가 존재한다. 도 2에서 표본 입력 값으로 분할된 구간 내에서의 보상 이득값들은 선형성을 가지고 있다는 가정을 전제로 한 것이다. 따라서, 분할 구간내의 보상 이득값들이 선형성을 가지고 있을 때에는 높은 효율성을 나타내지만 분할 구간 내에서의 보상 이득값들이 비선형성을 가지고 있을 때에는 오차가 발생한다. 실질적으로 사용되는 자동 이득 제어회로 등의 입/출력 회로는 일정 구간에서 선형적 이득 특성을 가지나, 소정의 일부 구간에서는 비선형적 특성을 나타낸다. 즉, 도 1 및 도 2의 이득 특성은 설명의 편의를 위하여 도시한 것일 뿐이며, 자동 이득 제어회로등과 같은 입/출력 회로의 실질적인 이득 특성은 도 4에 예시된 바와 같이 나타난다. 다시 말해서, 종래의 선형 근사 보상 방법은 이득 특성이 선형인 구간에서는 높은 효율을 나타내지만 이득 특성이 비선형인 구간에서는 효율이 떨어지는 단점을 가지고 있다.However, the above-described linear approximation compensation method has the following problems. In FIG. 2, it is assumed that the compensation gain values in the section divided by the sample input value have linearity. Therefore, the efficiency is high when the compensation gain values in the division section have linearity, but an error occurs when the compensation gain values in the division section have nonlinearity. An input / output circuit such as an automatic gain control circuit that is actually used has a linear gain characteristic in a certain section, but exhibits a non-linear characteristic in some predetermined section. That is, the gain characteristics of FIGS. 1 and 2 are only shown for convenience of description, and the actual gain characteristics of an input / output circuit such as an automatic gain control circuit and the like are shown as illustrated in FIG. 4. In other words, the conventional linear approximation compensation method shows a high efficiency in a linear gain characteristic but has a disadvantage in that the efficiency is poor in a nonlinear gain characteristic.

본 발명은 이러한 문제를 해결하기 위한 것으로서, 본 발명의 목적은 비선형 이득 특성을 갖는 입/출력 회로에서 선형성이 좋은 영역과 비선형인 영역을 구분하고, 선형인 구간에서는 적은 갯수의 표본 입력 신호 구간으로 분할하고, 비선형인 영역에서는 많은 갯수의 표본 입력 신호 구간으로 분할하므로써 선형 근사에 의한 오차를 줄일 수 있는 장치를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and an object of the present invention is to distinguish between a good linearity region and a nonlinear region in an input / output circuit having a nonlinear gain characteristic, and to a small number of sample input signal intervals in the linear region. In the segmentation and nonlinear region, it is possible to provide a device capable of reducing errors due to linear approximation by dividing into a large number of sample input signal sections.

본 발명의 다른 목적은 비선형 특성을 갖는 입/출력 회로에서 선형성이 좋은 영역과 비선형인 영역을 구분하고, 선형인 영역에서는 적은 갯수의 표본 입력 신호 구간으로 분할하고, 비선형인 영역에서는 많은 갯수의 표본 입력 신호 구간으로 분할하므로서 선형 근사에 의한 오차를 줄일 수 있는 방법을 제공하는 것이다. Another object of the present invention is to distinguish between a good linearity region and a nonlinear region in an input / output circuit having a nonlinear characteristic, to divide a small number of sample input signal sections in a linear region, and a large number of samples in a nonlinear region. By dividing into an input signal section, a method of reducing an error due to linear approximation is provided.

이러한 목적을 달성하기 위하여 본 발명은, 입/출력 회로 이득의 비선형 특성을 보상하기 위한 추정 보상 이득값을 입력 신호값별로 검출하는 선형 근사 회로에 있어서, 입/출력 회로가 갖는 비선형 이득 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간이 시작되는 값을 시작점 표본 입력 신호값으로 저장하며, 입력 신호값이 영역들중 어느 구간에 속하는가를 검출하여, 해당 구간을 알리는 구간 정보를 제공하는 구간 판별 회로와; 입력 신호값이 속하는 영역의 시작점 표본 입력 신호값과 입력 신호값과의 차값을 제공하는 감산 수단과; 어드레스 별로 입력 신호값이 속하는 영역의 정보를 저장하며, 구간 정보에 대응한 어드레스에 저장된 영역의 상기 정보들을 제공하는 환산 변수 추출 회로와; 감산 수단의 차값 및 환산 변수 추출 회로의 구간별 정보를 이용하여 입력 신호값에 대한 추정 보상 이득값을 검출하여 제공하는 환산값 출력 회로를 구비한다. In order to achieve the above object, the present invention provides a linear approximation circuit that detects an estimated compensation gain value for each input signal value for compensating for the nonlinear characteristics of the input / output circuit gains. The section is divided into a plurality of sections according to its linearity, the value at which each section starts is stored as a sample input signal value at the starting point, and the section information which detects which section of the regions the input signal value belongs to and indicates the corresponding section. A section discriminating circuit providing a; Subtraction means for providing a difference value between an input signal value and a starting point sample input signal value of an area to which the input signal value belongs; A conversion variable extraction circuit for storing information of a region to which an input signal value belongs for each address and providing the information of the region stored at an address corresponding to the section information; A conversion value output circuit is provided for detecting and providing an estimated compensation gain value for an input signal value using the difference value of the subtraction means and the section information of the conversion variable extraction circuit.

본 발명은 또한, 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서, 입/출력 회로가 갖는 비선형 이득 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 보상 이득값 및 끝점 보상 이득값들과, 끝점 표본 입력 신호값과 시작점 표본 입력 신호값간의 차값을 메모리에 구간별로 저장하는 단계와; 입력 신호값이 속하는 구간을 검출하는 단계와; 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과 차값을 검출하는 단계와; 메모리에 저장된 정보를 독출하여 입력 신호값에 대응하는 추정 보상 이득값(Y)을

으로 검출하며, X_△는 입력 신호값이 속하는 구간에 대한 시작점 표본 입력 신호값과 끝점 표본 입력 신호값간의 차값, Y_△는 끝점 보상 이득값과 시작점 보상 이득값과의 차값, Y_n는 시작점 보상 이득값, △X는 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과 차값인 단계를 구비한다. The present invention also provides a linear approximation method for compensating nonlinear characteristics of an input / output circuit, wherein all sections of the nonlinear gain characteristics of the input / output circuit are divided into a plurality of sections according to their linearity, and start and end points of the respective sections. Storing the starting point compensation gain value and the end point compensation gain values corresponding to the sample input signal value and the difference value between the endpoint sample input signal value and the starting point sample input signal value in the memory section by section; Detecting a section to which the input signal value belongs; Detecting an input signal value and a starting point sample input signal value and a difference value of the detected section; The estimated compensation gain value Y corresponding to the input signal value is read by reading the information stored in the memory.

X _△ is the difference between the starting point sample input signal value and the endpoint sampling input signal value for the section to which the input signal belongs, Y _△ is the difference between the end point compensation gain value and the starting point compensation gain value, and Y _n is the starting point compensation The gain value, DELTA X, has a step that is the difference between the input signal value and the starting point sample input signal value of the detected interval.

본 발명은 또한, 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서, 입/출력 회로가 갖는 비선형 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 보상 이득값과 끝점 보상 이득값간의 차이값, 끝점 표본 입력 신호값과 시작점 표본 입력 신호값간의 차값 그리고, 시작점 보상 이득값을 메모리에 구간별로 저장하는 단계와; 입력 신호값이 속하는 구간을 검출하는 단계와; 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과의 차값(△X)을 검출하는 단계와; 메모리에 저장된 정보를 독출하여 입력 신호값에 대응하는 상기 추정 보상 이득값(Y)을

으로 검출하며, X_△는 시작점 표본 입력 신호값과 끝점 표본 입력 신호값간의 차값, Y_△는 끝점 보상 이득값과 시작점 보상 이득값과의 차값, Y_n는 시작점 보상 이득값인 단계를 구비한다. The present invention also provides a linear approximation method for compensating for nonlinear characteristics of an input / output circuit, wherein all sections of the nonlinear characteristics of the input / output circuit are divided into a plurality of sections according to their linearity, and a sample of the starting and ending points of each section is provided. Storing the difference value between the start point compensation gain value and the end point compensation gain value corresponding to the input signal value, the difference value between the end point sample input signal value and the start point sample input signal value, and the start point compensation gain value in the memory section by section; Detecting a section to which the input signal value belongs; Detecting a difference value [Delta] X between the input signal value and the starting point sample input signal value of the detected section; The estimated compensation gain value Y corresponding to the input signal value is read by reading the information stored in the memory.

And detected by, the X _△ is differential value, Y _△ between the start sample the input signal value and an end point samples the input signal value is differential value, Y _n of the end point compensation gain value and the starting point compensation gain includes a steps starting point compensation gain.

본 발명은 또한 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서, 입/출력 회로가 갖는 비선형 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 및 끝점 보상 이득값간의 차이값을 시작점 및 끝점 표본 입력 신호값간의 차이값으로 제산된 값(m)과, 끝점 표본 입력 신호값과 시작점 표본 입력 신호값간의 차값 그리고, 시작점 보상 이득값을 메모리에 구간별로 저장하는 단계와; 입력 신호값이 속하는 구간을 검출하는 단계와; 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과의 차값(△X)을 검출하는 단계와; 메모리에 저장된 정보를 독출하여 입력 신호값에 대응하는 상기 추정 보상 이득값(Y)을

으로 검출하며, Y_n는 시작점 보상 이득값인 단계를 구비한다. The present invention also provides a linear approximation method for compensating for nonlinear characteristics of an input / output circuit, and divides all sections of the nonlinear characteristics of the input / output circuit into a plurality of sections according to their linearity, and inputs start and end samples of each section. The difference between the start and end compensation gain values corresponding to the signal value is divided by the difference between the start and end sample input signal values (m), the difference between the end sample input signal value and the start sample input signal value, and the start point. Storing the compensation gain value in the memory section by section; Detecting a section to which the input signal value belongs; Detecting a difference value [Delta] X between the input signal value and the starting point sample input signal value of the detected section; The estimated compensation gain value Y corresponding to the input signal value is read by reading the information stored in the memory.

Y _n is a starting point compensation gain value.

이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 설명의 편이를 위하여 본 발명의 기본 기술 사상을 간략히 설명한다. 도 5에서 도시된 바와 같이 본 발명에서는 입력 신호의 영역을 비등간격(Ⅰ, Ⅱ, Ⅲ의 구간)으로 분할한다. 즉, 입력 신호에 대한 출력 신호가 선형적 특성을 나타내는 구간(Ⅱ)은 다른 구간(Ⅰ, Ⅲ)에 비하여 넓게 분포하고 있으므로 입력 신호는 도 2에서와 같이 등간격으로 분할되지 않아도 된다. 이러한 상태에서 각 구간(Ⅰ, Ⅱ, Ⅲ)의 입력 신호값들은 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)으로 저장되어 있 으며, 이 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들에 대한 보상 이득값(Y_n-1, Y_n, Y_n+1, Y_n+2) 역시 저장되어 있다. 한편, 구간(Ⅰ, Ⅱ, Ⅲ)들사이에 존재하는 임의의 입력 신호값(X)이 입력되는 경우, 그 입력 신호값(X)에 대응하는 추정 보상 이득값(Y)은 하기 수학식 1을 이용하여 검출할 수 있다. First, the basic technical idea of the present invention will be briefly described for ease of explanation. As shown in FIG. 5, the input signal is divided into boiling intervals (sections I, II, and III). That is, since the section II in which the output signal with respect to the input signal has a linear characteristic is distributed more widely than the other sections I and III, the input signal does not have to be divided at equal intervals as shown in FIG. In this state, the input signal values of each section (I, II, III) are stored as sample input signal values (X _n-1 , X _n , X _{n + 1} , X _{n + 2} ), and these sample input signals The compensation gain values Y _n-1 , Y _n , Y _{n + 1} , Y _{n + 2} for the values X _n-1 , X _n , X _{n + 1} , X _{n + 2} are also stored. On the other hand, when any input signal value X existing between the sections I, II, and III is input, the estimated compensation gain value Y corresponding to the input signal value X is represented by the following equation (1). Can be detected using.

여기서, X_n은 구간(Ⅰ, Ⅱ, Ⅲ)의 시작점에 존재하는 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들중 임의의 입력 신호값(X)이 속한 구간(예컨데, 구간(Ⅱ)의 시작점인 표본 입력 신호값(즉, X_n))을 의미하며, Y_n은 입력 신호값(X)이 속한 구간(Ⅱ)의 시작점인 표본 입력 신호값(X_n)의 보상 이득값(Y_n)을 의미한다. X_△은 입력 신호값(X)이 속한 구간(Ⅱ)의 시작점 및 끝점의 표본 입력 신호값들(X_n)(X_n+1)간의 거리를 의미하고, Y_△은 입력 신호값(X)이 속한 구간(Ⅱ)에서의 시작점 및 끝점의 표본 보상 이득값(Y_n)(Y_n+1)들간의 거리를 의미한다. Here, X _n is any input signal value (X _n-1 , X _n , X _{n + 1} , X _{n + 2} ) among the sample input signal values (X _n-1 , X _n , X _{n + 2} ) present at the beginning of the interval (I, II, III). ) Means the sample input signal value (that is, the sample input signal value (that is, X _n ) that is the start point of the interval (II)), and Y _n is the sample input signal that is the start point of the interval (II) to which the input signal value (X) belongs. The compensation gain value Y _{n of the} value X _n . X _△ is the input signal value (X) of the sample the input signal values of the start and end points of the interval (Ⅱ) belonging to the (X _n) is the distance between the (X _{n + 1),} and Y _△ is the input signal value (X) It means the distance between the sample compensation gain values Y _n (Y _{n + 1} ) of the start point and the end point in the period (II).

즉, 수학식 1은 입력 신호값(X)이 속한 구간(Ⅱ)에서 표본 보상 이득값(Y_n, Y_n+1)간의 기울기(m_n: Y_△/X_△)를 검출하고, 이 기울기(m_n)에 표본 입력 신호값(X_n)과 입력 신호값(X)간의 거리(△X : X-X_n)를 승산하므로써 표본 보상 이득값(Y_n)으로부 터 추정 보상 이득값(Y)까지의 거리(△Y)를 산출한다. 그 다음에, 표본 보상 이득값(Y_n)에 거리(△Y)를 가산하므로써 추정 보상 이득값(Y)을 산출하는 것이다. That is, Equation 1 detects the slope (m _n : Y _Δ / X _Δ ) between the sample compensation gain values Y _n and Y _{n + 1} in the section (II) to which the input signal value X belongs. The estimated compensation gain value (Y) from the sample compensation gain value (Y _n ) by multiplying (m _n ) by the distance between the sample input signal value (X _n ) and the input signal value (X) (ΔX: XX _n ). Calculate the distance? Y. Then, the estimated compensation gain value Y is calculated by adding the distance? Y to the sample compensation gain value Y _n .

상술한 설명으로부터 알 수 있는 바와 같이 본 발명의 접근법은 종래 기술의 선형 근사 보상 방법과 달리, 입력 신호의 구간(Ⅰ, Ⅱ, Ⅲ)을 등간격으로 구분하지 않고 입력 신호에 대한 출력 신호의 선형성에 따라 구분하고 있음을 알 수 있다. 따라서, 선형성이 좋은 구간은 비교적 넓게 설정될 수 있고, 선형성이 나쁜 비선형성 구간은 구간 간격을 좁게 하므로써 추정 보상 이득값을 비교적 정확히 산출할 수 있다. As can be seen from the above description, the approach of the present invention, unlike the linear approximation compensation method of the prior art, the linearity of the output signal with respect to the input signal without dividing the interval (I, II, III) of the input signal at equal intervals It can be seen that according to the classification. Therefore, the section having good linearity can be set relatively wide, and the nonlinear section having poor linearity can calculate the estimated compensation gain value relatively accurately by narrowing the section interval.

한편, 본 발명을 실시하기 위해서는 입력 신호값(X)가 구간(Ⅰ, Ⅱ, Ⅲ)들중 어느 구간에 속하였는가를 판단하여야 한다. 즉, 본 발명에서는 각각의 구간(Ⅰ, Ⅱ, Ⅲ)들이 등간격으로 분할되어있지 않기 때문에 종래 기술에서와 같이 RAS-RAM을 이용할 수 없다. 따라서, 본 발명을 구현하기 위하여는 입력 신호(X)가 어느 구간(Ⅰ, Ⅱ, Ⅲ)에 속하였는가를 판단하여야만 해당 구간에서의 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들중 하나와 입력 신호값(X)과의 차이값(△X) 그리고, 해당 구간에서의 기울기(m_n-1, m_n, m_n+1) 등을 산출할 수 있다. Meanwhile, in order to implement the present invention, it is necessary to determine which of the sections I, II, and III the input signal value X belongs to. That is, in the present invention, since the respective sections I, II, and III are not divided at equal intervals, the RAS-RAM cannot be used as in the prior art. Therefore, in order to implement the present invention, it is necessary to determine which section (I, II, III) of the input signal X belongs to the sample input signal value (X _n-1 , X _n , X _{n +) 1} , X _{n + 2} ) and the difference value ΔX between the input signal value X and the slope (m _n-1 , m _n , m _{n + 1} ), etc. in the corresponding interval, may be calculated. Can be.

도 6에는 입력 신호(X)가 속한 구간을 판단하고, 이에 따라 수학식 1을 구현할 수 있는 본 발명에 따른 장치의 개략적인 블럭도가 도시되어 있다. 도시된 바와 같이 본 발명의 장치는 구간 판별 회로(10), 환산 변수 추출 회로(30), 감산 회로(40) 그리고 환산값 출력 회로(50)를 구비한다.FIG. 6 is a schematic block diagram of an apparatus according to the present invention, which may determine a section to which an input signal X belongs and to implement Equation 1 accordingly. As shown, the apparatus of the present invention includes a section discrimination circuit 10, a conversion variable extraction circuit 30, a subtraction circuit 40 and a conversion value output circuit 50.

구간 판별 회로(10)는 입력 신호(X)가 어떠한 구간(Ⅰ, Ⅱ, Ⅲ,)에 속하고 있는가를 판별하기 위한 회로로서, 4개의 레지스터(11, 12, 13, 14)로 구성된 시프트 레지스터(18), 두 개의 비교기(15, 16) 및 판별기(17)를 구비한다. 이들 레지스터(11, 12, 13, 14)내에는 구간(Ⅰ, Ⅱ, Ⅲ)의 시작점에서의 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들이 각각 저장되어 있으며, 레지스터(11-14)에 저장된 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)은 도시되지 않은 클럭신호에 동기하여 시프트된다. 이때, 최종 레지스터(11)의 출력단은 최선 레지스터(14)의 입력단에 연결되어 있으므로 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들은 레지스터(11-14)내에서 순차적으로 순환된다. 따라서, 4번째 클럭이 인가되면, 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들은 레지스터(11-14)들을 일주하게 된다. The section discriminating circuit 10 is a circuit for discriminating which section I, II, III, the input signal X belongs to, and includes a shift register composed of four registers 11, 12, 13, and 14. 18), two comparators 15, 16 and a discriminator 17. In these registers 11, 12, 13, 14, the sample input signal values (X _n-1 , X _n , X _{n + 1} , X _{n + 2} ) at the beginning of the intervals (I, II, III) are respectively. The sample input signal values X _n-1 , X _n , X _{n + 1} and X _{n + 2} stored in the register 11-14 are shifted in synchronization with a clock signal (not shown). At this time, since the output terminal of the last register 11 is connected to the input terminal of the best register 14, the sample input signal values (X _n-1 , X _n , X _{n + 1} , X _{n + 2} ) are registers 11-14. Cycles sequentially). Therefore, when the fourth clock is applied, the sample input signal values X _n-1 , X _n , X _{n + 1} , and X _{n + 2} round the registers 11-14.

한편, 레지스터(11-14)들중 우측의 두 레지스터(11, 12)의 출력은 각기 비교기(15, 16)의 일입력단에 제공되며, 비교기(15,16)의 다른 입력단에는 입력 신호값(X)이 인가되도록 구성되어 있다. 여기서, 레지스터(11)가 표본 입력 신호값(X_n-1)을, 레지스터(12)가 표본 입력 신호값(X_n)을, 레지스터(13)가 표본 입력 신호값(X_n+1)을 그리고 레지스터(14)가 표본 입력 신호값(X_n+2)을 저장한 상태에서 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들이 시프트된다고 가정한다. 또한, 비교기(15,16)는 입력 신호의 값(X)이 레지스터(11-14)들로부터의 값보다 클때에 하이 레벨을 출력한다고 가정하면, 비교기(15)가 로우, 비교기(16)가 하이 레벨을 출력할 때에 레지스터(11)에 저장된 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들중 하나는 입력 신호값(X)이 속한 구간(Ⅰ-Ⅲ들중 하나)에서의 시작점 값이 될 것이다. On the other hand, the outputs of the two registers 11 and 12 on the right side of the registers 11-14 are provided to one input terminal of the comparators 15 and 16, respectively, and the input signal value ( X) is configured to be applied. Here, the register 11 represents the sample input signal value (X _n-1 ), the register 12 represents the sample input signal value (X _n ), and the register 13 represents the sample input signal value (X _{n + 1} ). and it is assumed that the register 14 samples the input signal value (X _{n + 2)} for storing samples the input signal value _{_{(X n-1, X n}} , X n + 1, X n + 2) in a state of being shifted. Further, assuming that the comparators 15 and 16 output a high level when the value X of the input signal is greater than the value from the registers 11-14, the comparator 15 is low and the comparator 16 is One of the sample input signal values (X _n-1 , X _n , X _{n + 1} , X _{n + 2} ) stored in the register 11 at the time of outputting the high level is the interval (I) to which the input signal value X belongs. Will be the starting point value in one of -III).

판별기(17)는 비교기(15, 16)로부터 생성된 로우 및 하이 레벨 신호를 수신할 때, 즉 레지스터(11)에 저장된 표본 입력 신호값(X_n-1, X_n, X_n+1, X _n+2)들중 어느 하나를 시작점으로 하는 구간(Ⅰ-Ⅲ들중 어느 하나의 구간)내에 입력 신호(X)가 포함될 때 인에이블 신호를 환산 변수 추출 회로(30)에 제공한다. When the discriminator 17 receives the low and high level signals generated from the comparators 15 and 16, that is, the sample input signal values X _n-1 , X _n , X _{n + 1} , The enable signal is provided to the conversion variable extraction circuit 30 when the input signal X is included in the section starting with any one of X _{n + 2} (any one of I-III).

환산 변수 추출 회로(30)는, 도 6에 도시된 바와 같이, 어드레스 디코더(31) 및 메모리(32)를 구비하며, 어드레스 디코더(31)에는 구간 판별 회로(10)내 판별기(17)의 인에이블 신호가 제공된다. 어드레스 디코더(31)는 판별기(17)에 의해 제공된 인에이블 신호에 의하여 인에이블되며, 인에이블 될 때에 레지스터(11)에 위치한 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)을 디코딩하고, 디코딩된 값을 메모리(32)의 어드레스 신호(a_n-1, a_n, a_n+1)로하여 메모리(32)에 제공한다. 디코딩된 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)에 대응하는 메모리(32)의 어드레스 신호(a_n-1, a_n, a_n+1)에 대응하는 메모리(32)에는 도 7a에 도시된 바와 같이 수학식 1을 행하기 위한 정보 즉, 소정 구간(Ⅰ,Ⅱ, Ⅲ)의 끝점에 있는 표본 입력 신호값(이하 끝점 표본 입력 신호값이라 함)(X_n, X_n+1, X_n+2)과 시작점에 있는 표본 입력 신호값(X_n-1, X_n, X_n+1,)(이하, 시작점 표본 입력 신호값이라 함)과의 차이값(이하 표본 입력 신호들간 차이값이라 함)(X_△n-1, X_△n, X_△n+1)뿐만 아니라, 이외에 시작점 및 끝점에 있는 표본 보상 이득값(Y_n-1, Y_n, Y_n+1, Y_n+2)(이하, 시작점 표본 보상 이득값, 끝점 표본 보상 이득값이라 함)들이 각각 저장된다.The converted variable extracting circuit 30 includes an address decoder 31 and a memory 32 as shown in FIG. 6, and the address decoder 31 includes an identifier 17 in the section discriminating circuit 10. An enable signal is provided. The address decoder 31 is enabled by the enable signal provided by the discriminator 17 and, when enabled, the sample input signal values (X _n-1 , X _n , X _{n + 1} ) located in the register 11. , X _{n + 2} ), and the decoded value is provided to the memory 32 as the address signals a _n-1 , a _n , a _{n + 1} of the memory 32. To the address signals a _n-1 , a _n , a _{n + 1} of the memory 32 corresponding to the decoded sample input signal values X _n-1 , X _n , X _{n + 1} , X _{n + 2} . In the corresponding memory 32, as shown in FIG. 7A, information for performing Equation 1, that is, a sample input signal value at an end point of a predetermined interval (I, II, III) (hereinafter referred to as an endpoint sample input signal value) ) (X _n , X _{n + 1} , X _{n + 2} ) and the sample input signal values (X _n-1 , X _n , X _{n + 1} ,) at the starting point (hereinafter referred to as starting point sample input signal values) In addition to the difference value (hereinafter referred to as the difference value between the sample input signals) (X _Δn-1 , X _Δn , X _{Δn + 1} ), the sample compensation gain values (Y _n-1 , Y _n , Y _{n + 1} , Y _{n + 2} ) (hereinafter, referred to as starting point sample compensation gain value and end point sample compensation gain value) are stored, respectively.

본 발명의 다른 실시예에 따르면, 메모리(32)에는 필요에 따라서 도 6b에 도시된 바와 같이 표본 입력 신호들간 차이값(X_△n-1, X_△n, X_△n+1)을 저장하고, 이외에 구간(Ⅰ,Ⅱ, Ⅲ)의 시작점 표본 보상 이득값(Y_n-1, Y_n, Y_n+1)과, 구간(Ⅰ,Ⅱ, Ⅲ)내 시작점 및 끝점 표본 보상 이득값(Y_n-1, Y_n, Y_n+1, Y_n+2)간의 차이값(이 표본 보상 이득간 차이값이라 함)(Y_△n-1,Y_△n, Y_△n+1)이 저장될 수도 있다.According to another embodiment of the present invention, the memory 32 stores the difference values X _{DELTA n-1} , X _{DELTA n} , X _{DELTA n + 1} between the sample input signals as necessary, as shown in FIG. 6B. In addition to,, starting point sample compensation gain values (Y _n-1 , Y _n , Y _{n + 1} ) of intervals (I, II, III), and starting point and end point sample compensation gain values (Y, II, III) of interval (I, II, III) _The difference between _n-1 , Y _n , Y _{n + 1} , and Y _{n + 2} ) (called the difference between these sample compensation gains) (Y _Δn-1 , Y _Δn , Y _{Δn + 1} ) May be

또한, 그와 달리, 메모리(32)에는 필요에 따라서 도 6c에 도시된 바와 같이 표본 입력 신호들간 차이값(X_△n-1, X_△n, X_△n+1)을 저장하고, 이외에 구간(Ⅰ,Ⅱ, Ⅲ)내 시작점 및 끝점 표본 보상 이득값들의 기울기(이하, 표본 보상 이득값 기울기라 함)(m_n-1, m_n, m_n+1)와, 시작점 표본 보상 이득값(Y_n-1, Y_n, Y_n+1)이 저장될 수도 있다. 이러한 메모리(32)에 저장되는 정보의 사용에 대하여는 환산값 출력 회로(50)와 관련하여 상세히 설명하기로 한다. In addition, the interval other than storing the contrary, the memory 32 is required for the sample input signal difference value _{(X △ n-1, X} △ n, X △ n + 1) between, as shown in Figure 6c, depending on, and The slope of the starting and ending point sample compensation gains in (I, II, III) (hereinafter referred to as the slope of the sample compensation gain) (m _n-1 , m _n , m _{n + 1} ), and the starting point sample compensation gain value ( Y _n-1 , Y _n , Y _{n + 1} ) may be stored. The use of the information stored in the memory 32 will be described in detail with reference to the converted value output circuit 50.

한편, 레지스터(11)에 위치한 표본 입력 신호값(예컨데, X_n)은 감산 회로(40)내 감산기(41)에 제공되어 입력 신호값(X)으로부터 감산된다. 즉, 도 5에서의 △X은 감산기(41)로 구하는 것이다. On the other hand, a sample input signal value (eg, X _n ) located in the register 11 is provided to a subtractor 41 in the subtraction circuit 40 to be subtracted from the input signal value X. That is, ΔX in FIG. 5 is obtained by the subtractor 41.

연산기등으로 구현될 수 있는 환산값 출력 회로(50)는, 메모리(32) 및 감산기(41)로부터의 정보에 따라 입력 신호값(X)에 대한 추정 보상 이득값(Y)을 산출하 는 수단으로, 환산값 출력 회로(50)에 의해 수행되는 추정 보상 이득값(Y) 산출 과정은 도 7a, 도 7b, 도 7c를 참조하여 다음과 같이 상세히 설명될 것이다. The conversion value output circuit 50, which can be implemented by an arithmetic unit, is a means for calculating an estimated compensation gain value Y for the input signal value X in accordance with information from the memory 32 and the subtractor 41. By way of example, a process of calculating the estimated compensation gain value Y performed by the converted value output circuit 50 will be described in detail as follows with reference to FIGS. 7A, 7B, and 7C.

메모리(32)내에는 상술한 바와 같이 연산에 필요한 정보들이 선택적으로 저장될 수 있으며, 도 7a에서와 같이 구간(Ⅰ, Ⅱ, Ⅲ)내 시작점 및 끝점 표본 보상 이득값(Y_n-1, Y_n, Y_n+1, Y_n+2) 및 표본 입력 신호들간 차이값(X _△n-1, X△_n, X_△n+1)이 저장되는 경우를 먼저 설명한다.As described above, information necessary for the calculation may be selectively stored in the memory 32. As shown in FIG. 7A, starting and ending sample compensation gain values Y _n-1 and Y in the intervals I, II, and III. the _{_{n, Y n + 1, Y}} n + 2) , and samples the input signal when the difference between value _{(X △ n-1, X} △ n, X △ n + 1) is saved will be described first.

환산값 출력 회로(50)는 도 7a의 정보를 이용하여 다음 과정을 순차적으로 행하므로써 추청 보상 이득값(Y)을 산출한다. 이러한 과정을 도 5에 관련하여 설명한다. The converted value output circuit 50 calculates the tracking compensation gain value Y by sequentially performing the following process using the information of FIG. 7A. This process will be described with reference to FIG. 5.

과정 1. 메모리(32)로부터 제공되는 구간(Ⅰ,Ⅱ, Ⅲ)들중 하나로, 예컨데 구간( Ⅱ)의 시작점 및 끝점 표본 보상 이득값(Y_n, Y_n+1)들을 입력하고, 끝점 표본 보상 이득값으로부터 시작점 보상 이득값을 감산(Y_n+1-Y_n)하여 표본 보상 이득간 차이값(Y_△)을 검출한다. Procedure 1. One of the intervals (I, II, III) provided from the memory 32, for example, input the start and end sample compensation gain values (Y _n , Y _{n + 1} ) of the interval (II), and the endpoint sample. The difference between the sample compensation gains Y _Δ is detected by subtracting the starting point compensation gain value from the compensation gain value (Y _{n + 1} -Y _n ).

과정 2. 다음으로, 감산기(41)로부터 제공되는 입력 신호값(X)과 구간(Ⅱ)내 시작점 표본 입력 신호값(X_n)의 감산값(△X)을 표본 보상 이득간 차이값(Y_△)에 승산한다(△X×Y_△).Process 2. Next, the difference value Y between the sample compensation gain is subtracted from the subtracted value ΔX between the input signal value X provided from the subtractor 41 and the sample input signal value X _{n at the} starting point in the interval II. Multiply by _Δ ) (ΔX × _YΔ ).

과정 3. 과정 2에서의 결과값(△X×Y_△)을 메모리(33)의 표본 입력 신호들간 차이값(X_△)으로 제산한다(△X×Y_△)/X_△). Process 3. The resultant value ΔX × Y _Δ in process 2 is divided by the difference value X _Δ between sample input signals of the memory 33 (ΔX × Y _Δ ) / X _Δ .

과정 4. 과정 3의 결과 값에 메모리(32)로부터의 구간(Ⅱ)의 시작점 표본 보상 이득값(Y_n)을 가산하므로써 최종 추정 보상 이득값(Y)을 구한다. Step 4. The final estimated compensation gain value Y is obtained by adding the starting point sample compensation gain value Y _n of the interval II from the memory 32 to the result value of step 3.

그러므로, 환산값 출력 회로(50)는 상술한 과정1 내지 과정4를 실행하므로써 추정 보상 이득값(Y)을 산출할 수 있다. Therefore, the converted value output circuit 50 can calculate the estimated compensation gain value Y by performing steps 1 to 4 described above.

한편, 도 7b에서와 같이 메모리(32)내에 입력 신호값(X_n-1, X_n, X_n+1)들을 시작점으로 하는 영역(Ⅰ,Ⅱ, Ⅲ)에서의 표본 보상 이득간의 차이값(도 5에서의 Y_△)이 저장되어 있는 경우에는 상술한 4 과정중에서 과정1을 생략할 수 있음은 용이하게 알 수 있을 것이다. 따라서, 이 경우에는 과정1의 생략으로 인하여 연산 속도가 빠르다는 장점을 갖는다. On the other hand, as shown in FIG. 7B, the difference value between the sample compensation gains in the regions I, II and III starting from the input signal values X _n-1 , X _n , X _{n + 1 in the} memory 32 ( In the case where Y _Δ ) in FIG. 5 is stored, it may be easily understood that step 1 may be omitted in the above four steps. Therefore, in this case, the operation speed is high due to the omission of the process 1.

또한, 도 7c에서와 같이 메모리(32)내에 입력 신호값(X_n-1, X_n, X_n+1)들을 시작점으로 하는 영역(Ⅰ,Ⅱ, Ⅲ)에서 표본 보상 이득값(m) 및 시작점 표본 보상 이득값(Y_n-1, Y_n, Y_n+1)들이 저장되어 있는 경우에는 표본 입력 신호들간의 차이값(X_△)과 기울기(m)를 승산한 후에 과정4를 수행하므로써 추정 보상 이득값(Y)을 얻을 수 있음을 용이하게 알 수 있다. 즉, 연산 속도의 향상을 위하여는 기울기(m)및 이 시작점 표본 보상 이득값(Y_n-1, Y_n, Y_n+1)들을 메모리(32)내에 저장하는 것이 가장 좋다. In addition, as shown in FIG. 7C, the sample compensation gain m and the regions I, II, and III in the memory 32 starting from the input signal values X _n-1 , X _n , X _{n + 1} . If the starting point sample compensation gain values (Y _n-1 , Y _n , Y _{n + 1} ) are stored, multiply the difference value (X _△ ) and the slope (m) between the sample input signals by performing Step 4 It can be easily seen that the estimated compensation gain value Y can be obtained. That is, it is best to store the slope m and the starting sample compensation gain values Y _n-1 , Y _n , Y _{n + 1} in the memory 32 to improve the computation speed.

상술한 실시예에서는 구간 판별 회로(10)내의 레지스터(11-14)들을 상호 직렬로 접속하고, 레지스터(11-14)들은 저장 정보를 시프트하도록 구성하였다. 그러 나, 이러한 회로 구성에서는 레지스터(11-14) 내의 정보 즉, 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들이 레지스터(11-14)들을 경유하여 순차적으로 4 클럭 동안 전부 시프트될 때까지 입력 신호(X)가 어느 구역(Ⅰ, Ⅱ, Ⅲ)에 속하는지를 알 수 없다는 문제가 발생한다. 이러한 문제는 도 8에 도시된 바와 같이 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들을 레지스터(11-14)들에 각각 저장하고, 이 레지스터(11-14)의 값들과 입력 신호의 값(X)을 4개의 비교기(21, 22, 23, 24, 25)로서 비교하고, 어드레스 디코더(31)가 비교기(21, 22, 23, 24)의 비교 결과를 디코딩하도록 구성하므로써 해결할 수 있다. 이 경우 레지스터(11-14)에 저장되어 있는 표본 입력 신호값(X_n-1, X_n, X_n+1, X_n+2)들 중 어느 하나의 값을 입력 신호(X)가 속한 영역(Ⅰ,Ⅱ, Ⅲ)에서의 시작점 표본 신호값으로 선택하여 감산기(41)에 제공하여야 한다. 이를 위하여 레지스터(11-14)들과 감산기(33)사이에 스위치(SW1)가 제공되며, 이 스위치(SW1)는 어드레스 디코더(31)의 스위칭 신호에 따라 그 스위칭이 제어되도록 구성된다. 즉, 어드레스 디코더(31)는 비교기(21-25)로부터의 정보에 의하여 어느 레지스터(11-14)들중 하나의 표본 입력 신호값이 시작점 표본 입력 신호값으로 선택되어야하는지를 판단하여 스위치(SW1)의 스위칭을 제어하는 것이다. In the above-described embodiment, the registers 11-14 in the section discriminating circuit 10 are connected in series with each other, and the registers 11-14 are configured to shift the stored information. However, in this circuit configuration, the information in the registers 11-14, that is, the sample input signal values X _n-1 , X _n , X _{n + 1} , X _{n + 2} , are passed through the registers 11-14. A problem arises in which zone (I, II, III) the input signal (X) belongs until it is shifted all the way for four clocks in sequence. This problem stores the sample input signal values (X _n-1 , X _n , X _{n + 1} , X _{n + 2} ) in registers 11-14, respectively, as shown in FIG. -14) and the value X of the input signal are compared as four comparators 21, 22, 23, 24 and 25, and the address decoder 31 compares the comparators 21, 22, 23 and 24. You can solve this by configuring it to decode the result. In this case, one of the sample input signal values (X _n-1 , X _n , X _{n + 1} , X _{n + 2} ) stored in the register 11-14 includes an area to which the input signal X belongs. The starting point sample signal at (I, II, III) should be selected and provided to subtractor 41. For this purpose, a switch SW1 is provided between the registers 11-14 and the subtractor 33, which switch SW1 is configured to control the switching in accordance with the switching signal of the address decoder 31. That is, the address decoder 31 determines whether the sample input signal value of one of the registers 11-14 should be selected as the starting point sample input signal value based on the information from the comparator 21-25 and switches SW1. To control the switching.

한편, 도 8에 도시된 장치에서는 입력 신호의 구간 개수 즉, 표본 입력 신호값에 대응하는 개수의 레지스터 및 비교기가 필요하므로 제작 단가가 상승하는 부담이 발생한다. 이러한 문제는 도 9에서와 같이 스위치(SW11∼SW1n), (SW)를 이용 하면 해결할 수 있다. 즉, 레지스터(R₁₁∼R_Kn)에는 표본 입력 신호값(X₁∼X _kn)들이 크기 순서대로 저장되며, 이 레지스터(R₁₁∼R_kn)들은 n개의 단위로 각각 열을 형성하여 총 n의 행을 형성하고 있다. 이때, 스위치(SW11∼SW1n)들은 레지스터(R₁₁∼R_knN)의 n개의 열에 각각 하나씩 구성되며, 스위치 카운터(19)의 제어에 의하여 동일한 스위칭을 행하게 된다. 즉, 스위치(SW11∼SW1n)은 스위치 카운터(19)의 카운팅값에 따라 순차적으로 1행부터 K행까지의 레지스터들을 스위칭하는 것이다. 따라서, 스위치(SW11∼SW1n)가 1행의 레지스터(R₁₁∼R_k1)를 스위칭하는 경우에는 이 레지스터(R ₁₁∼R_k1)에 저장된 표본 입력 신호값(X₁₁∼X_k1)의 값들이 출력되고, 두 번째 행의 레지스터(R₁₂∼R_k2)에 스위칭되는 경우에는 레지스터(R₁₂∼R_k2)에 저장된 표본 입력 신호값(R₁₂∼R_k2)이 출력되는 것이다. 이러한 과정을 통하여 레지스터(R₁₁∼R _kn)내의 표본 입력 신호값(X₁₁∼X)은 그 크기 순으로 n개씩 비교기(C1∼Cn)에 각각 제공된다. 여기서, 비교기(C1∼Cn)에는 입력 신호값(X)이 제공되므로 비교기(C1∼Cn)는 n개씩 입력되는 레지스터(R₁₁∼R_kn)의 표본 입력 신호값(X₁₁∼X_k1)과 입력 신호값(X)을 비교하여 그 결과값을 어드레스 디코더(31)에 제공한다. 이때, 어드레스 디코더(31)에는 스위치 카운터(19)의 카운팅값이 제공된다. 따라서, 이 카운팅 값과 비교기(C1∼Cn)의 결과값을 조합하여 디코딩하면, 결국 입력 신호값(X)이 어느 표본 입력 신호값(X₁₁∼X_kn)을 시작점으로 하는 영역에 속하는지를 알리는 디코딩값을 메모리(33) 의 어드레스로서 제공할 수 있다. Meanwhile, in the apparatus illustrated in FIG. 8, since the number of sections of the input signal, that is, the number of registers and comparators corresponding to the sample input signal value is required, the burden of manufacturing cost increases. This problem can be solved by using the switches SW11 to SW1n and SW as shown in FIG. That is, the register (R ₁₁ ~R _Kn) is stored in order of magnitude to the input signal sample values (X ₁ ~X _kn), a resistor (R ₁₁ ~R _kn) are formed for each column of n units total n To form a row. At this time, the switch (SW11~SW1n) are configured respectively by one column of n number of registers (R ₁₁ ~R _knN), it performs the same switching by control of the switch counter 19. In other words, the switches SW11 to SW1n sequentially switch registers from row 1 to row K in accordance with the counting value of the switch counter 19. Therefore, the values of the switch (SW11~SW1n) the input signal sample values (X ₁₁ ~X _k1) stored in the case of switching the resistor (R ₁₁ ~R _k1) of the first line, the resistor (R ₁₁ ~R _k1) is output, when the switching to the two resistors (R ₁₂ ~R _k2) of the second row will be the output value of the input signal sample (R ₁₂ ~R _k2) stored in the register (R ₁₂ ~R _k2). Through this process, the sample input signal values X _{11 to} X in the registers R ₁₁ to R _kn are respectively provided to the comparators C 1 to C n in order of magnitude. Wherein the comparator (C1~Cn) is therefore an input signal value (X) to provide a comparator (C1~Cn) n are each input signal sample value of the input resistor (R ₁₁ ~R _kn) is (X ₁₁ ~X _k1) and The input signal value X is compared and the result value is provided to the address decoder 31. At this time, the address decoder 31 is provided with a counting value of the switch counter 19. Therefore, combining and counting this counting value and the resultant values of the comparators C1 to Cn informs which of the sample input signal values X _{11 to} X _kn belongs to an area starting from the starting point. The decoding value can be provided as an address of the memory 33.

또한, 어드레스 디코더(31)는 상술한 디코딩 과정중에서, 비교기(C1∼Cn)들의 출력값이 레지스터(R₁₁∼R_kn)의 1행단위로 순차적으로 인가되며, 레지스터(R₁₁∼R_kn)에 저장된 표본 입력 신호값(R₁₁∼R_kn)들이 입력 신호값(X)보다 크게되는 시점(또는 작게 되는 시점)에서의 표본 입력 신호값(R₁₁∼R_kn)이 입력 신호(X)가 속한 구간에서의 시작점 표본 입력 신호값이 된다. 따라서, 어드레스 디코더(31)는 레지스터(R₁₁∼R_kn)의 1행단위로 순차적으로 인가되는 비교기(C1∼Cn)의 값을 순차적으로 수신하다가 입력 신호(X)보다 크거나 작게 되는 표본 입력 신호값(X₁₁∼X_kn)이 저장된 레지스터(R₁₁∼R_kn)를 지시하는 스위칭 신호를 스위치(SW)에 제공하고, 이 스위칭 신호에 따라 스위치(SW2)는 해당 레지스터(R₁₁∼R_kn)에 저장된 표본 입력 신호값(X₁₁∼X_kn)을 감산기(41)에 제공한다. 따라서, 감산기(41)는 입력 신호값(X) 및 어드레스 디코더(31)의 스위칭 신호에 의하여 선택된 레지스터(R₁₁∼R_kn)의 표본 입력 신호값(X₁₁∼X_kn)(입력 신호(X)가 속한 영역의 시작점 표본 입력 신호값)을 가산하여 환산값 출력 회로(50)에 제공할 수 있다. 환산값 출력 회로(50)에서의 작동은 상술한 작동과 동일하므로 설명은 생략한다. In addition, the address decoder 31 from among the above-mentioned decoding process, the output value of the comparator (C1~Cn) is sequentially applied to the top of the register 1 haengdan (R ₁₁ ~R _kn), stored in the register (R ₁₁ ~R _kn) sampling an input signal value (R ₁₁ ~R _kn) to sample the input signal input value (R ₁₁ ~R _kn) period belongs the input signal (X) of the signal value (or the time the smaller), larger than the time of (X) The starting point at is the sample input signal value. Accordingly, the address decoder 31 sequentially receives the values of the comparators C1 to Cn sequentially applied in units of one row of the registers R ₁₁ to R _kn , and then becomes a sample input signal that is larger or smaller than the input signal X. value (X ₁₁ ~X _kn) is stored in the register (R ₁₁ ~R _kn) the switch (SW2) according to a switching signal provided to the switch (SW), and the switching signal is indicative of the resistor (R ₁₁ ~R _kn ) Provides the subtractor 41 with sample input signal values X _{11 to} X _kn stored in. Accordingly, the subtractor 41 has an input signal value (X) and sample the input signal value of the resistor (R ₁₁ ~R _kn) selected by the switching signal of the address decoder (31) (X ₁₁ ~X _kn) (an input signal (X ) Can be added to the converted value output circuit 50 by adding the starting point sample input signal value) of the region to which? Since the operation in the converted value output circuit 50 is the same as the operation described above, the description is omitted.

상술한 바와 같이 본 발명에서는 선형 근사화 방법을 이용하여 입, 출력 장치의 비선형 이득 특성을 보정하는데 있어서, 입, 출력 장치의 비선형 이득 특성 구간을 선형성이 큰 구간과 선형성이 작은 구간으로 구분하고, 선형성이 큰 구간은 비교적 적은 갯수의 표본 입력 신호값을 취하여 이에 대응하는 보상 이득값을 설정하고, 선형성이 작은 구간은 비교적 많은 갯수의 표본 입력 신호값 및 보상 이득값을 취하므로써 선형 근사 방법에 의한 오차값을 줄일 수 있다. As described above, in the present invention, in correcting the nonlinear gain characteristics of the input and output devices using the linear approximation method, the nonlinear gain characteristic sections of the input and output devices are divided into sections having a large linearity and sections having a small linearity. This large section takes a relatively small number of sample input signal values and sets the corresponding compensation gain value, while the small linear section takes a relatively large number of sample input signal values and the compensation gain value, resulting in a linear approximation error. The value can be reduced.

따라서, 본 발명은 비선형 특성을 갖는 입/출력 회로의 이득 특성을 선형 근사 방법을 통하여 비선형 특성을 보상하는데 있어 더욱 정확하게 보상할 수 있다는 효과가 있다.Therefore, the present invention has an effect that the gain characteristic of the input / output circuit having the nonlinear characteristic can be compensated more accurately in compensating the nonlinear characteristic through the linear approximation method.

Claims

In the linear approximation circuit for detecting the estimated compensation gain value for each input signal value for compensating the nonlinear characteristics of the gain of the input / output circuit,

All sections of the non-linear gain characteristics of the input / output circuit are divided into a plurality of sections according to their linearity, the starting values of each section are stored as sample input signal values of starting points, and the input provided to the input / output circuit. A section discriminating circuit which detects which section of the sections the signal value belongs to and provides section information indicating the section;

Subtracting means for providing a difference value between a starting point sample input signal value and the input signal value in a section to which the input signal value belongs;

A conversion variable extracting circuit storing information of a section to which the input signal value belongs for each address, and providing the information of the section stored at an address corresponding to the section information;

Gain interval recognition linear of an input / output circuit having a conversion value output circuit for detecting and providing an estimated compensation gain value for the input signal value using the difference value of the subtraction means and the section-specific information of the conversion variable extraction circuit. Compensation device.

The method of claim 1,

The section discriminating circuit,

A shift register for storing the starting point sample input signal values, sequentially shifting the stored starting point sample input signal values, and providing one of the starting point sample input signal values to the conversion variable extraction circuit;

At least two comparators for comparing at least two sample input values of the shift register including the starting point sample input signal values provided to the conversion variable extraction circuit with the input signal values, respectively;

A discriminator for outputting an enable signal in accordance with the comparison of the comparator;

And the conversion variable extracting circuit inputs the starting point sample input signal value output from the shift register as the interval information each time the enable signal is provided.

The method of claim 2,

And the shift register has a plurality of registers in which the starting point sample input signal values are stored in an order of magnitude, and an output of the shift register is configured to be fed back to an input.

The method of claim 3, wherein

And the respective starting point sample input signal values provided to the respective comparators in the shift register are output values of two registers adjacent to each other.

The method of claim 1,

The section discriminating circuit,

A plurality of registers for storing the starting point sample input signal values one by one;

A plurality of comparators for comparing the starting point sample input signal value and the input signal values respectively stored in the registers;

A first switch for providing the subtraction means with the starting point sample input signal value stored in one of the registers corresponding to a selection signal;

An output of the comparator is input to the conversion variable extraction circuit as the interval information, and the conversion variable extraction circuit is configured to provide the selection signal according to the input interval information.

The method of claim 5,

And a gain section recognition linear compensation device of an input / output circuit in which start point sample input signal values stored in the registers are arranged in an order of magnitude.

The method of claim 6,

The registers are arranged in m columns with n rows;

The section discriminating circuit,

A counter for providing a counting signal;

A second switch for providing the comparator sequentially with the starting point sample input values of the registers arranged in the m columns according to a counting value of the counter;

And the conversion parameter extraction circuit uses the counting signal and the output of the comparators as the section information.

The method of claim 1,

The conversion parameter extraction circuit,

An address decoder for providing an address corresponding to the section information;

A gain section recognition linear compensation device of an input / output circuit having a memory for storing the section-specific information for each address.

The method of claim 1,

The conversion parameter extraction circuit,

Start point and end point compensation gain values (Y _n , Y _{n + 1} ) corresponding to the start point and end point sample input signal values (X _n , X _{n + 1} ) of the section to which the input signal belongs, and the start point and end point sample inputs. A difference value X _Δ between sample input signals that is a difference value of the signal values X _n and X _{n + 1} is stored;

The converted value output circuit,

Equation using the difference value between the input signal value (X) applied from the subtraction means and the starting point sample input signal value (X _n ),

Calculate the estimated compensation gain (Y) according to

In the above equation, _YΔ is a difference value between the start point and the end point compensation gain values Y _n , Y _{n + 1} , and X _Δ is a difference between the start point and end point sample input signal values X _n , X _{n + 1} . A linear compensation device for gain section recognition of input / output circuits.

The method of claim 1,

The conversion parameter extraction circuit,

A difference value Y _Δ between a sample compensation gain obtained by subtracting the starting point compensation gain value Y _n from the end point compensation gain value Y _{n + 1} , and the starting point and end point sample input signal values X _n and X _n; The difference value (X _△ ) between sample input signal values, which is the difference value of ₊₁ ), is stored.

The converted value output circuit,

The estimated compensation gain value Y corresponding to the input signal value X is calculated by using a difference value between the input signal value X applied from the subtraction means and the starting point sample input signal value X _n . expression,

Gain Compensation Unit for Input / Output Circuits

The method of claim 1,

The conversion parameter extraction circuit,

Difference value Y _Δ between the start point and end point compensation gain values Y _n (Y _{n + 1} ) of the section, and the difference between the sample input signal values X _n and X _{n + 1} of the start and end points of the section. The value divided by the value (X _△ ) (

) And the difference value X _Δ between the start and end sample input signal values X _n and X _{n + 1} .

The converted value output circuit,

Input a difference value between the input signal value X applied from the subtraction means and the starting point sample input signal value X _n , and calculate the estimated compensation gain value Y corresponding to the input signal value X; expression,

A linear compensation device for gain section recognition of an input / output circuit calculated according to

A linear approximation method that compensates for nonlinear characteristics of an input / output circuit,

All sections of the nonlinear gain characteristics of the input / output circuit are divided into a plurality of sections having different intervals according to their linearity, and start point compensation gain values and end point compensation gains corresponding to the start and end sample input signal values of each section. Storing values and a difference value between the endpoint sample input signal value and the starting sample sample input signal value in a memory section;

Detecting a section to which an input signal value of the input / output circuit belongs;

Detecting a starting point sample input signal value and a difference value of the input signal value and the detected interval;

The estimated compensation gain value Y corresponding to the input signal value is read by reading the information stored in the memory.

Detecting using;

In the equation, X _△ is a differential value between the starting point samples the input signal value and the end point samples the input signal value, Y _△ is the differential value of the end point compensation gain value and the starting point compensation gain value, Y _n is the starting point compensation gain value And ΔX represents a gain interval recognition linear compensation method of an input / output circuit representing the input signal value and a starting point sample input signal value and a difference value of the detected interval.

All sections of the non-linear characteristics of the input / output circuit are divided into a plurality of sections having different intervals according to their linearity, and start point compensation gain values and end point compensation gains corresponding to the start point and end point sample input signal values of each section. Storing a difference value between values, a difference value between the end point sample input signal value and the start point sample input signal value, and the start point compensation gain value in a memory section by section;

Detecting a difference value [Delta] X between the input signal value and a starting point sample input signal value of the detected section;

Detecting using;

In the equation, X _△ is the starting point for the sample input value and the end point samples and differential value between the input signal value, Y _△ is the end point compensation gain value and a differential value between the starting point compensation gain value, Y _n is the starting point compensation gain value A linear compensation method for gain section recognition of an input / output circuit.

All sections of the nonlinear characteristic of the input / output circuit are divided into a plurality of sections having different intervals according to their linearity, and the difference between the start point and the end point compensation gain values corresponding to the start point and end point sample input signal values of each section. A value (m) divided by a difference value between the start point and the end point sample input signal value, a difference between the end point sample input signal value and the start point sample input signal value, and the start point compensation gain value are stored in the memory section by section Making a step;

Detecting using;

In the above equation, Y _n represents a gain interval recognition linear compensation method of the input / output circuit representing a starting point compensation gain value.