KR100548597B1 - Low Data Delay Variation in Column Selection - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치는 다수개의 비트라인 센스 엠프리파이어부와 다수개의 메모리 셀 어레이가 순차적으로 위치하여 Y 디코더부에서 나온 다수개의 Y셀 선택라인(YSEL)과 교차하고 상기 다수개의 메모리 셀 어레이의 워드라인(WL)이 Y 디코더부에서 나온 Y셀 선택라인(YSEL)과 교차하도록 형성된 반도체 메모리 장치에 셀 어레이 선택신호(MAT)를 입력받아 셀 어레이 코딩 신호(MAT-X)를 상기 다수개의 비트라인 센스 엠프리파이어부로 출력하는 셀 어레이 디코더부를 추가로 구비하여 Y셀 선택라인(YSEL)을 제어하도록 하여 서로 다른 워드라인(WL)이 선택될 때 스위칭 트렌지스터의 게이트 부하에 의하여 발생하는 데이터 출력의 변이를 최소화 할 수 있다.In the semiconductor memory device according to the present invention, a plurality of bit line sense amplifier units and a plurality of memory cell arrays are sequentially positioned to intersect a plurality of Y cell select lines YSEL from a Y decoder unit, and the plurality of memory cell arrays. A plurality of cell array coding signals MAT-X are received by receiving a cell array selection signal MAT from a semiconductor memory device formed such that a word line WL crosses a Y cell selection line YSEL from a Y decoder unit. Further comprising a cell array decoder for outputting to the bit line sense emulator part to control the Y cell select line (YSEL) to control the data output generated by the gate load of the switching transistor when different word lines (WL) are selected. Minimize mutations.
반도체 메모리 장치Semiconductor memory device
Description
도 1은 통상의 반도체 메모리 장치의 회로도.1 is a circuit diagram of a conventional semiconductor memory device.
도 2는 도 1의 비트라인 연결부의 구체 회로도.FIG. 2 is a detailed circuit diagram of the bit line connection unit of FIG. 1. FIG.
도 3은 통상의 반도체 메모리 장치의 YSEL1의 동작 파형도.3 is an operation waveform diagram of YSEL1 of a conventional semiconductor memory device.
도 4는 본 발명에 따른 반도체 메모리 장치의 회로도.4 is a circuit diagram of a semiconductor memory device according to the present invention.
도 5는 도 4의 비트라인 연결부의 구체 회로도.FIG. 5 is a detailed circuit diagram of the bit line connection unit of FIG. 4. FIG.
도 6은 본 발명에 따른 반도체 메모리 장치의 YSEL1의 동작 파형도.6 is an operation waveform diagram of YSEL1 of the semiconductor memory device according to the present invention;
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
WL : 워드라인(Word Line) WL: Word Line
10, 300 : 비트라인 센스 엠프리파이어부(BLSA)10, 300: bit line sense emulator part (BLSA)
20, 310 : 메모리 셀 어레이 30, 400 : Y 디코더부20, 310:
100, 200 : 비트라인(BLT)연결부 BIT : 비트라인100, 200: Bit line (BLT) connection part BIT: Bit line
LIO : 데어터 라인 YSEL : Y셀 선택라인LIO: Data line YSEL: Y cell selection line
MAT : 셀 어레이 선택신호 MAT-X : 셀 어레이 코팅신호MAT: Cell Array Selection Signal MAT-X: Cell Array Coating Signal
STR1, STR2 : 슈미트 트리거 OR1 ∼ ORn-1 : OR게이트STR1, STR2: Schmitt trigger OR1 to ORn-1: OR gate
S1 ∼ Sn : 스위칭 트렌지스터 J1 ∼ Jn : NMOS 트렌지스터S1-Sn: Switching Transistor J1-Jn: NMOS Transistor
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 셀의 집적도가 증가 할 때 생기는 데이터 전달의 지연을 효과적으로 줄일 수 있는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE
일반적으로 반도체 셀의 집적도가 증가하게 되면 한 개의 컬럼 선택 라인의 저항과 캐패시턴스의 증가로 인하여 데이터 전달의 시간이 각각의 선택된 셀의 거리가 멀 경우 지연폭이 커서 전체적인 데이터 전달의 증가를 가져올 수 있다.In general, when the density of semiconductor cells is increased, the data transfer time is increased due to the increase in the resistance and capacitance of one column select line, and thus, the delay width is large when the distance of each selected cell is too long, resulting in an increase in overall data transfer. .
도 1은 통상의 반도체 메모리 장치의 회로도이고, 도 2는 도 1의 비트라인 연결부의 구체 회로도이며, 도 3은 종래 반도체 메모리 장치의 YSEL1의 동작 파형도이다. 1 is a circuit diagram of a conventional semiconductor memory device, FIG. 2 is a detailed circuit diagram of the bit line connection unit of FIG. 1, and FIG. 3 is an operation waveform diagram of YSEL1 of a conventional semiconductor memory device.
통상의 반도체 메모리 장치는 다수개의 비트라인 센스 엠프리파이어부(10)와 다수개의 메모리 셀 어레이(20)가 순차적으로 위치하여 Y 디코더부(30)에서 나온 다수개의 Y셀 선택라인(YSEL)과 교차하도록 형성되며, 또한 상기 다수개의 메모리 셀 어레이(20)이 각각의 워드라인(WL)이 Y 디코더부(30)에서 나온 다수개의 Y셀 선택라인(YSEL)과 교차하도록 형성된다. 이때 각각의 Y셀 선택라인(YSEL)이 담당하는 비트라인 센스 엠프리파이어부(10)의 수는 반도체 메모리 장치의 크기에 의하여 결정된다.In a conventional semiconductor memory device, a plurality of bit line
상기 비트라인 센스 엠프리파이어부(10)와 Y셀 선택라인1(YSEL1)이 만나는 비트라인(BLT)연결부(100)에 위치한 다수개의 스위칭 트렌지스터(S1)는 게이트에는 Y셀 선택라인1(YSEL1)이 연결되고 소오스에는 비트라인 센스 엠프리파이어부(10)내의 각 비트라인 센스 엠프리파이어(BLSA)와 비트라인(BIT)을 통하여 연결되며 드레인은 데어터 라인(LIO)과 연결된다.A plurality of switching transistors S1 positioned at the bit line
상기 통상의 반도체 메모리 장치의 동작과정을 살펴보면 워드라인1(WL1)에 의하여 선택된 메모리 셀 어레이(20)의 데이터가 비트라인(BIT)에 실리게 되면 워드라인1(WL1)이 있는 메모리 셀 어레이(20)을 기준으로 위쪽과 아래쪽의 비트라인 센스 엠프리파이어부(10)에 셀 데이터가 실리게 된다. 이를 증폭하여 비트라인1(BIT-1)과 반전된 비트라인1(BITb-1)이 벌어지게 되면 센스 엠프리파이어부(10)에 있는 데이터를 데이터라인(LIO)으로 읽어 내기 위한 읽기 동작을 수행하게 된다. 이때 외부에서 읽기 신호가 들어오면 Y 디코더부(30)에서 코딩되어 Y셀 선택라인(YSELn)이 인에이블 되어 비트라인1(BIT-1)에 실린 데이터를 데이터라인(LIO)으로 읽어 내어 출력하게 된다. 즉 Y셀 선택라인1(YSEL1)이 선택되면 비트라인(BLT)연결부(100)에 위치한 다수개의 스위칭 트렌지스터(S1)를 '턴온'시켜 데이터라인1(LIO-1)에 비트라인1(BIT-1)의 데이타를 전달하게 된다. 또한 워드라인2(WL2)나 워드라인n(WLn)이 선택되어도 Y셀 선택라인1(YSEL1)에 의하여 선택된 다수개의 스위칭 트렌지스터2(S2) 또는 스위칭 트렌지스터n(Sn)를 '턴온'시켜 데이터라인2(LIO-2)에 비트라인2(BIT-2)의 데이타를 전달하거나, 데이터라인n(LIO-n)에 비트라인n(BIT-n)의 데이타를 전달하여 츨력한다. Referring to the operation of the conventional semiconductor memory device, when the data of the
그러나 종래의 기술에서는 워드라인1(WL1)이 선택될 때와 워드라인n(WLn)이 선택될 때의 데이터 출력의 차이는 스위칭 트렌지스터의 게이트 부하의 크기에 비례하여 늘어나게 된다. 즉, 메모리 셀의 어레이가 점점 커질수록 데이터라인(LIO)을 통하 여 출력되는 데이터를 컨트롤하기가 어려워지는 힘들게 하는 문제점을 가진다.However, in the related art, the difference between the data output when the
본 발명은 상술한 종래 장치의 문제점을 해결하기 위하여 안출 된 것으로서, 메모리 셀의 어레이가 점점 커지고 집적도가 높아져도 데이터라인(LIO)을 통하여 출력되는 데이터를 효과적으로 컨트롤 할 수 있는 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the conventional device, and provides a semiconductor memory device capable of effectively controlling data output through a data line (LIO) even when an array of memory cells becomes larger and more integrated. have.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 다수개의 비트라인 센스 엠프리파이어부와, 다수개의 메모리 셀 어레이와, 상기 다수개의 비트라인 센스 엠프리파이어부 및 다수개의 메모리 셀 어레이가 순차적으로 위치하여 Y 디코더부의 출력인 다수개의 Y셀 선택라인(YSEL)과 교차하고 상기 다수개의 메모리 셀 어레이의 워드라인(WL)이 Y 디코더부에서 나온 Y셀 선택라인(YSEL)과 교차하도록 형성된 반도체 메모리 장치에 셀 어레이 선택신호(MAT)를 입력받아 셀 어레이 코딩 신호(MAT-X)를 상기 다수개의 비트라인 센스 엠프리파이어부로 출력하는 셀 어레이 디코더부를 추가로 구비하여 Y셀 선택라인(YSEL)을 제어하도록 하여 서로다른 워드라인(WL)이 선택될 때 스위칭 트렌지스터의 게이트 부하에 의하여 발생하는 데이터 출력의 변이를 최소화 할 수 있는 따른 반도체 메모리 장치를 제공하는데 있다.A semiconductor memory device according to the present invention for achieving the above object is a plurality of bit line sense amplifier unit, a plurality of memory cell array, the plurality of bit line sense amplifier unit and a plurality of memory cell array are sequentially positioned To cross the plurality of Y cell selection lines YSEL that are outputs of the Y decoder unit, and the word lines WL of the plurality of memory cell arrays cross the Y cell selection line YSEL of the Y decoder unit. And a cell array decoder configured to receive a cell array selection signal MAT and output a cell array coding signal MAT-X to the plurality of bit line sense amplifier units to control the Y cell selection line YSEL. To change the output of the data generated by the gate load of the switching transistor when different word lines WL are selected. There is provided a semiconductor memory device according to digestion.
이하, 도면을 참고하여 본 발명에 따른 반도체 메모리 장치를 상세히 설명한다.Hereinafter, a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 반도체 메모리 장치의 회로도이다.4 is a circuit diagram of a semiconductor memory device according to the present invention.
본 발명에 따른 반도체 메모리 장치는 n개의 비트라인 센스 엠프리파이어부(300)와, n-1개의 메모리 셀 어레이(310)와, 상기 n개의 비트라인 센스 엠프리파이어부(300)와 n-1개의 메모리 셀 어레이(310)가 순차적으로 위치하여 출력되는 Y셀 선택라인(YSEL)과 교차하도록 한 Y 디코더부(400)와, 상기 다수개의 비트라인 센스 엠프리파이어부(210)에 셀 어레이 선택신호(MAT)를 입력받아 셀 어레이 코딩 신호(MAT-X)를 상기 다수개의 비트라인 센스 엠프리파이어부(300)로 각각 출력하는 셀 어레이 디코더부(210)를 포함한다.In the semiconductor memory device according to the present invention, n bit line
상기 셀 어레이 디코더부(210)는 셀 어레이 선택신호1(MAT1)를 입력받아 셀 어레이 코딩 신호1(MAT-X1)를 출력하는 제1슈미트 트리거(STR1)와, 셀 어레이 선택신호1(MAT1)에서 셀 어레이 선택신호n(MATn)을 순차적으로 2개씩 입력받아 셀 어레이 코딩 신호2(MAT-X2)에서 셀 어레이 코딩 신호n-1(MAT-Xn-1)까지를 출력하는 제 1 OR게이트(OR1)∼제n-1 OR게이트(ORn-1)와, 셀 어레이 선택신호n (MATn)를 입력받아 셀 어레이 코딩 신호n(MAT-Xn)를 출력하는 제2슈미트 트리거(STR2)로 구성된다.The
도 5는 도 4의 비트라인(BLT)연결부의 구체 회로도이다.FIG. 5 is a detailed circuit diagram illustrating the bit line (BLT) connection of FIG. 4.
상기 비트라인 센스 엠프리파이어부(300)의 비트라인(BLT)과의 연결부(200) 는 소오스는 데어터 라인(LIO) 및 Y셀 선택라인1(YSEL1)과 교차이 연결되고 드레인은 비트라인(BIT)하여 연결된 다수개의 스위칭 트렌지스터(S1)와, The
소오스에는 Y셀 선택라인1(YSEL1)이 연결되고 게이트에는 셀 어레이 코딩 신호1(MAT-X1)가 인가되고 드레인은 상기 다수개의 스위칭 트렌지스터(S1)의 게이 트와 각각 연결한 다수개의 NMOS트렌지스터1(J1)를 포함한다.Y cell select line 1 (YSEL1) is connected to the source, cell array coding signal 1 (MAT-X1) is applied to the gate, and a plurality of
또한 셀 어레이 코딩 신호1(MAT-X1)의 전압레벨은 Y셀 선택라인1(YSEL1)보다 높은 NMOS트렌지스터의 Threshold 전압 이상의 레벨로 인가하고, NMOS트렌지스터1(J1)의 크기는 스위칭 트렌지스터(S1)의 1/3정도의 크기로 형성한다.In addition, the voltage level of the cell array coding signal 1 (MAT-X1) is applied at a level equal to or higher than the threshold voltage of the NMOS transistor higher than the Y cell select line 1 (YSEL1), and the size of the NMOS transistor 1 (J1) is the switching transistor S1. Form about 1/3 of the size.
도 6은 본 발명에 따른 반도체 메모리 장치의 YSEL1의 동작 파형도이다.6 is an operational waveform diagram of YSEL1 of the semiconductor memory device according to the present invention.
본 발명에 따른 반도체 메모리 장치의 동작과정을 살펴보면 다음과 같다. 워드라인1(WL1)에 의하여 선택된 메모리 셀 어레이(310)의 데이터가 비트라인(BIT)에 실리게 되면 워드라인1(WL1)이 있는 메모리 셀 어레이(310)을 기준으로 위쪽과 아래쪽의 비트라인 센스 엠프리파이어부(300)에 셀 데이터가 실려 증폭되어 저장된다. 그리고 비트라인1(BIT-1)과 반전된 비트라인1(BITb-1)이 벌어지게 되면 센스 엠프리파이어부(300)에 있는 데이터를 데이터라인(LIO)으로 읽어 내기 위한 읽기 동작을 수행하게 된다. 이때, 하나의 메모리 셀 어레이(310)를 선택하는 셀 어레이 선택신호1(MAT1)를 입력받아 셀 어레이 코딩 신호1(MAT-X1)과 셀 어레이 코딩 신호2 (MAT-X2)만이 인에이블된다. 상기 셀 어레이 코딩 신호1(MAT-X1)와 셀 어레이 코딩 신호2(MAT-X2)에 의하여 다수개의 NMOS트렌지스터1(J1)과, 다수개의 NMOS트렌지스터2(J2)는 '턴온'된다. An operation process of the semiconductor memory device according to the present invention is as follows. When data of the
다음 외부에서 읽기 신호가 들어와 Y셀 선택라인1(YSEL1)이 선택되면 비트라인(BLT)연결부(200)에 위치한 다수개의 스위칭 트렌지스터(S1)를 '턴온'시켜 데이터라인1(LIO-1)에 비트라인1(BIT-1)의 데이타를 전달하게 된다. Y셀 선택라인1(YSEL1)은 다수개의 NMOS트렌지스터3(J3)에서 다수개의 NMOS트렌지스터n(Jn)까지의 부하만을 가지게 된다. 즉 스위칭트렌지스터(S)보다 NMOS트렌지스터(J)는 크기가 1/3만큼 작게 형성되어 크기의 제곱에 비례하는 만큼(1/9)의 부하가 줄어들게 되어 부하증가에 의해 발생되는 Y셀 선택라인(YSEL)의 지연에 의한 데이터의 변이가 줄어들게 된다.Next, when a read signal is input from the outside and the Y cell selection line 1 (YSEL1) is selected, the plurality of switching transistors S1 positioned at the bit line
따라서, 본 발명은 컬럼 쪽으로 셀 어레이가 증가하여도 Y셀 선택라인(YSEL)의 지연에 의한 데이터 변이를 최소화하고 출력속도를 개선하는 효과를 갖는다.Therefore, the present invention has the effect of minimizing data variation due to delay of the Y cell select line YSEL and improving the output speed even when the cell array increases toward the column.
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