KR100545609B1 - Finite impulse response filter in modulator of communication system - Google Patents
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Abstract
본 발명은 각종 통신 시스템의 변조기내 FIR 필터에 있어서, 제로 패딩된 데이터가 곱해지는 탭을 제거하여 48개의 탭에서 12개의 탭으로 FIR 필터의 탭 수를 줄임으로써 전체 FIR 필터의 게이트 수를 줄일 수 있도록 한 통신 시스템의 변조기내 FIR 필터에 관한 것으로, 12탭의 각 승산기에서 FIR 필터로 입력되는 하나의 데이터에 대해 먹스를 통해 선택 출력되는 4개의 필터 계수를 순차적으로 곱하고, 이 12개의 승산기에서 출력되는 데이터를 쉬프트 레지스터를 통해 쉬프트시키면서 순차적으로 모두 가산하여 줌으로써 FIR 필터의 최종 데이터를 출력하도록 함을 특징으로 하며, 이와 같이 제로 패딩된 데이터가 곱해지는 불필요한 탭을 제거하여 48개의 탭에서 12개의 탭으로 FIR 필터의 탭 수를 줄임으로써 전체 FIR 필터의 게이트 수를 줄일 수 있으며, 이에 따라 변조기의 소형화가 가능하고 칩 단가를 줄일 수 있게 되는 효과가 있다.The present invention can reduce the number of gates of an entire FIR filter by eliminating taps multiplied by zero-padded data and reducing the number of taps of the FIR filter from 48 taps to 12 taps in modulator FIR filters in various communication systems. A FIR filter in a modulator of a communication system, which sequentially multiplies the four filter coefficients selectively output through the mux on one data input to the FIR filter from each multiplier of 12 taps, and outputs from the 12 multipliers. The final data of the FIR filter is output by adding all the data sequentially while shifting the shifted data through the shift register. By reducing the number of taps in the FIR filter, the number of gates in the entire FIR filter can be reduced. Therefore, the modulator can be miniaturized and chip cost can be reduced.
Description
본 발명은 디지털 셀룰라 시스템(Digital Cellular System ; DCS), 개인 휴대통신 시스템(Personal Communication System ; PCS), 아이엠티(International Mobile Telecommunication ; IMT)-2000망 시스템 등의 각종 통신 시스템에서 사용되는 변조기내의 유한 임펄스 응답(Finite Impulse Response ; 이하, 'FIR'이라 칭함) 필터(Filter)에 있어서, 제로 패딩(Zero Padding)된 데이터가 곱해지는 탭(Tap)을 제거하여 48개의 탭에서 12개의 탭으로 FIR 필터의 탭 수를 줄임으로써 FIR 필터의 게이트(Gate) 수를 줄일 수 있도록 한 통신 시스템의 변조기내 FIR 필터에 관한 것이다.The present invention is a finite element in a modulator used in various communication systems such as a digital cellular system (DCS), a personal communication system (PCS), and an international mobile telecommunication (IMT) -2000 network system. In the Finite Impulse Response (FIR) filter, the FIR filter is removed from 48 taps to 12 taps by eliminating taps multiplied by zero padded data. The present invention relates to an FIR filter in a modulator of a communication system that can reduce the number of gates of an FIR filter by reducing the number of taps.
일반적으로 DCS, PCS, IMT-2000망 시스템 등의 각종 통신 시스템에서 사용되는 변조기는 여러 채널을 동시에 처리할 수 있는 기능을 구비하며, 도 1에 도시된 바와 같이 보코더(Vocoder)에서 출력되는 8Kbps 또는 13Kbps의 데이터를 인코딩하는 인코더(Encoder)(1)와, 상기 인코더(1)에서 출력되는 인코딩 데이터의 배열을 변환하는 인터리버(Interleaver)(2)와, 상기 인터리버(2)에서 변환된 데이터에 왈쉬코드(Walsh Code)를 곱하는 왈쉬코드 곱셈부(3)와, 상기 왈쉬코드 곱셈부(3)에서 출력된 데이터에 다시 PN(Pseudo Noise)코드를 곱하는 PN코드 곱셈부(4)와, 상기 PN코드 곱셈부(4)에서 출력된 데이터를 CQ-PSK(Coherent Quadrature-Phase Shift Keying) 변조하는 CQ-PSK 변조기(5)와, 상기 CQ-PSK 변조기(5)에서 출력된 데이터를 유한시간 동안만 데이터로 출력하는 FIR 필터(6)로 구성된다.In general, the modulator used in various communication systems such as DCS, PCS, IMT-2000 network system has the function to process several channels at the same time, as shown in Figure 1 8Kbps or output from the vocoder (Vocoder) or An encoder (1) for encoding 13 Kbps data, an interleaver (2) for converting an array of encoded data output from the encoder (1), and Walsh to the data converted in the interleaver (2). A Walsh code multiplier 3 for multiplying a Walsh code, a PN code multiplier 4 for multiplying a PN (Pseudo Noise) code by the data output from the Walsh code multiplier 3, and the PN code The CQ-PSK modulator 5 which modulates the data output from the multiplier 4 and the Coherent Quadrature-Phase Shift Keying (CQ-PSK), and the data output from the CQ-PSK modulator 5 are used only for a limited time. It consists of the FIR filter 6 outputting.
상기와 같이 구성된 변조기내의 FIR 필터(6)는 디지털 신호처리용 필터로서, 임펄스를 입력으로 할 때 유한시간 동안만 출력을 나타내도록 하는 필터이다.The FIR filter 6 in the modulator configured as described above is a filter for digital signal processing, and is a filter which shows an output only for a finite time when an impulse is input.
종래 변조기내의 상기 FIR 필터(6)는 하나의 입력 데이터에 대해 3개의 제로('0')를 삽입하는 1:4의 인터폴레이션(Interpolation)을 수행하게 되는데, 이는 FIR 필터에 입력되는 데이터가 칩 레이트(Chip Rate)의 4배로 입력되게 되는 것임을 알 수 있다.The FIR filter 6 in a conventional modulator performs a 1: 4 interpolation of three zeros for one input data, which means that the data input to the FIR filter is chip rate. It can be seen that the input is 4 times the (Chip Rate).
즉, 48개의 개수가 h(0), h(1), … , h(46), h(47)이고, 입력 데이터의 순서가 D(0), D(1), … 이며, FIR 필터의 출력을 Z(m)이라 할 때, 1 : 4 인터폴레이션 의 일반식은 다음과 같다.That is, 48 pieces are represented by h (0), h (1),... , h (46), h (47), and the order of input data is D (0), D (1),... When the output of the FIR filter is Z (m), the general equation of 1: 4 interpolation is as follows.
Z(0)=D(0)×h(0)Z (0) = D (0) × h (0)
Z(1)=D(0)×h(1)Z (1) = D (0) × h (1)
Z(2)=D(0)×h(2)Z (2) = D (0) × h (2)
Z(3)=D(0)×h(3)Z (3) = D (0) × h (3)
Z(4)=D(1)×h(0)+D(0)×h(4)Z (4) = D (1) × h (0) + D (0) × h (4)
Z(5)=D(1)×h(1)+D(0)×h(5)Z (5) = D (1) × h (1) + D (0) × h (5)
Z(6)=D(1)×h(2)+D(0)×h(6)Z (6) = D (1) × h (2) + D (0) × h (6)
Z(7)=D(1)×h(3)+D(0)×h(7)Z (7) = D (1) × h (3) + D (0) × h (7)
· ·
··
··
Z(4m)=D(m)×h(0)+D(m-1)×h(4)+ … +D(0)×h(4m)Z (4 m) = D (m) x h (0) + D (m-1) x h (4) +. + D (0) × h (4m)
Z(4m+1)=D(m)×h(1)+D(m-1)×h(5)+ … +D(0)×h(4m+1)Z (4 m + 1) = D (m) x h (1) + D (m-1) x h (5) +. + D (0) × h (4m + 1)
Z(4m+2)=D(m)×h(2)+D(m-1)×h(6)+ … +D(0)×h(4m+2)Z (4 m + 2) = D (m) x h (2) + D (m-1) x h (6) +. + D (0) × h (4m + 2)
Z(4m+3)=D(m)×h(3)+D(m-1)×h(7)+ … +D(0)×h(4m+3)Z (4 m + 3) = D (m) x h (3) + D (m-1) x h (7) +. + D (0) × h (4m + 3)
(여기서, m은 0보다 크거나 같은 정수이다)Where m is an integer greater than or equal to 0
상기와 같이 종래의 FIR 필터는 12비트의 데이터를 입력하는 경우 12비트의 각 하나의 데이터 비트마다 3비트의 제로가 삽입되므로, 결국 48비트의 데이터를 처리하게 된다.As described above, in the case of inputting 12 bits of data, the conventional FIR filter inserts 3 bits of zero for each data bit of 12 bits, thereby processing 48 bits of data.
그러나, 상기와 같이 순수 정보비트의 데이터 이외에도 제로 패딩된 데이터를 처리하기 위해 48탭으로 구성됨에 따라 로직 셀(Logic Cell), 즉 게이트 수가 증가하게 되는 문제점이 있었다.However, as described above, since 48 tabs are configured to process zero-padded data in addition to data of pure information bits, there is a problem in that the number of logic cells, that is, gates, increases.
또한, 1비트 각각의 데이터에 도 2에 도시된 바와 같이 양자화된 48개의 필터 계수 h(k)를 곱하기 위한 승산기가 모두 48개가 필요하고, 48개의 승산기를 통과한 각각의 데이터를 가산하기 위한 가산기도 모두 48개나 필요하므로, 이 역시 FIR 필터의 게이트 수를 더욱 많이 증가시키게 하는 원인이 되었다.In addition, 48 multipliers are required to multiply each of the 1-bit respective data by 48 quantized filter coefficients h (k) as shown in FIG. 2, and an adder for adding each data passed through the 48 multipliers. Since all 48 are needed, this also causes the gate number of the FIR filter to increase even more.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 각종 통신 시스템의 변조기내 FIR 필터에 있어서, 제로 패딩된 데이터가 곱해지는 불필요한 탭을 제거하여 48개의 탭에서 12개의 탭으로 FIR 필터의 탭 수를 줄임으로써 전체 FIR 필터의 게이트 수를 줄일 수 있도록 한 통신 시스템의 변조기내 FIR 필터를 제공하는 데에 있다.The present invention has been made to solve the above problems, the object of the FIR filter in the modulator of various communication systems, FIR from 48 taps to 12 taps by eliminating unnecessary taps multiplied by zero-padded data It is to provide an FIR filter in a modulator of a communication system so that the number of gates of the entire FIR filter can be reduced by reducing the number of taps of the filter.
이러한 목적을 달성하기 위한 본 발명의 통신 시스템의 변조기내 FIR 필터는, 각 12탭의 승산기에서 FIR 필터로 입력되는 하나의 데이터에 대해 먹스를 통해 선택 출력되는 4개의 필터 계수를 순차적으로 곱하고, 이 12개의 승산기에서 출력되는 데이터를 쉬프트 레지스터를 통해 쉬프트시키면서 순차적으로 모두 가산하여 줌으로써 FIR 필터의 최종 데이터를 출력하도록 함을 특징으로 한다.In order to achieve this object, the FIR filter in the modulator of the communication system of the present invention sequentially multiplies four filter coefficients selectively outputted through a mux on one data input to the FIR filter from each of the 12-tap multipliers, and It is characterized in that the final data of the FIR filter is output by sequentially adding all the data output from the 12 multipliers through the shift register.
이하, 첨부된 도면을 참고하여 본 발명에 의한 통신 시스템의 변조기내 FIR 필터의 구성 및 동작을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the FIR filter in the modulator of the communication system according to the present invention.
도 3은 본 발명에 의한 통신 시스템의 변조기내 FIR 필터의 블록 구성도로서, 칩 레이트가 4배인 동작 주파수에 따라 4개의 필터 계수를 선택 출력하는 12개의 제1∼제12 먹스(11-1∼11-12)와, 상기 제1∼제12 먹스(11-1∼11-12)에서 출력되는 4개의 필터 계수를 FIR 필터로 입력되는 하나의 데이터에 대해 각각 순차적으로 곱하는 12개의 제1∼제12 승산기(12-1∼12-12)와, 상기 제1∼제12 승산기(12-1∼12-12)에서 곱해진 각각의 결과 데이터를 순차적으로 가산하는 12개의 제1∼제12 가산기(13-1∼13-12)와, 상기 제1∼제12 가산기(13-1∼13-12)중 제12∼제2 가산기(13-12∼13-2)에서 출력되는 결과 데이터를 순차적으로 제11∼제1 가산기(13-11∼13-1)로 각각 쉬프트시켜 상기 제1 가산기(13-1)에서 최종적으로 모든 데이터를 가산하도록 하는 11개의 제1∼제11 쉬프트 레지스터(Shift Register)(14-1∼14-11)로 구성된다.FIG. 3 is a block diagram of a FIR filter in a modulator of a communication system according to the present invention, wherein twelve first through twelfth muxes 11-1 through 12 that selectively output four filter coefficients according to an operating frequency having a 4 times chip rate 11-12) and twelve first to fifth multiplied sequentially by the four filter coefficients output from the first to twelfth muxes 11-1 to 11-12 with respect to one data input to the FIR filter. Twelve first to twelfth adders that sequentially add twelve multipliers 12-1 to 12-12 and respective result data multiplied by the first to twelfth multipliers 12-1 to 12-12. 13-1 to 13-12 and the result data output from the twelfth to second adders 13-12 to 13-2 among the first to twelfth adders 13-1 to 13-12. Eleven first to eleventh shift registers which are shifted to the eleventh to first adders 13-11 to 13-1, respectively, so that all the data is finally added by the first adder 13-1. (14-1 It consists of 14-11).
상기와 같이 구성되는 본 발명에 의한 통신 시스템의 변조기내 FIR 필터의 동작을 설명하면 다음과 같다.The operation of the FIR filter in the modulator of the communication system according to the present invention configured as described above is as follows.
먼저, 칩 레이트가 4배인 동작 주파수에 따라 FIR 필터내 12개의 제1∼제12 먹스(11-1∼11-12)가 동작하게 되는데, 즉 FIR 필터내 12개의 제1∼제12 승산기(12-1∼12-12)로 데이터가 입력됨과 동시에 12개의 제1∼제12 먹스(11-1∼11-12)에서는 입력으로 주어진 4개의 필터 계수, 즉 총 48개의 필터 계수((h(0)∼h(3)), (h(4)∼h(7)), … ,(h(44)∼h(47)))를 선택하여 12개의 제1∼제12 승산기(12-1∼12-12)로 출력한다.First, the twelve first through twelfth muxes 11-1 through 11-12 in the FIR filter operate according to an operating frequency of four times the chip rate, that is, the twelve first through twelfth multipliers 12 in the FIR filter. At the same time as data is inputted from -1 to 12-12, the twelve first to twelfth muxes 11-1 to 11-12 have four filter coefficients, i.e., a total of 48 filter coefficients ((h (0 ) To h (3)), (h (4) to h (7)), ..., (h (44) to h (47)), and 12 first to twelfth multipliers 12 to 1 to 12-12).
이어, 상기 12개의 제1∼제12 승산기(12-1∼12-12)에서는 상기 제1∼제12 먹스(11-1∼11-12)에서 출력되는 필터 계수((h(0)∼h(3)), (h(4)∼h(7)), … ,(h(44)∼h(47)))를 입력되는 데이터의 각 비트에 순차적으로 곱한다.Subsequently, in the twelve first to twelfth multipliers 12-1 to 12-12, the filter coefficients output from the first to twelfth muxes 11-1 to 11-12 ((h (0) to h). (3)), (h (4) to h (7)), ..., (h (44) to h (47)) are sequentially multiplied by each bit of the input data.
즉, 본 발명에서는 FIR 필터로 3비트가 제로 패딩되어 입력되는 순수 정보 1비트를 갖는 총 4비트의 데이터는 각 탭에서 칩 레이트의 4배 속도로 4개의 필터 계수와 각각 곱해짐으로써 종래 제로 패딩된 3비트의 데이터를 필터 계수와 곱하기 위해 필요했던 탭을 제거할 수 있게 되는 것이다.That is, in the present invention, a total of four bits of data having one bit of pure information input by three bits being zero-padded by the FIR filter are multiplied by four filter coefficients at a rate four times the chip rate at each tap, respectively. This eliminates the taps needed to multiply the three-bit data by the filter coefficients.
계속해서, 12개의 제1∼제12 가산기(13-1∼13-12)에서는 상기 제1∼제12 승산기(12-1∼12-12)에서 곱해진 각각의 결과 데이터를 순차적으로 가산한다.Subsequently, in the twelve first to twelfth adders 13-1 to 13-12, the respective result data multiplied by the first to twelfth multipliers 12-1 to 12-12 are sequentially added.
이때, 각 탭의 제1∼제12 승산기(12-1∼12-12)에서 출력된 데이터를 모두 가산하기 위해 4개의 플립플롭으로 이루어진 각 11개의 제1∼제11 쉬프트 레지스터(14-1∼14-11)를 이용하게 되는데, 즉 마지막 제12 승산기(12-12)에서 곱해진 4비트의 데이터는 마지막 제12 가산기(13-12)에서 가산된 후, 마지막 제11 쉬프트 레지스터(14-11)내 4개의 플립플롭에 각각 래치되어, 다음 탭의 제11 가산기(도시하지 않음)에서 제11 승산기(도시하지 않음)의 결과 데이터와 함께 가산되어 상기와 마찬가지로 제10 쉬프트 레지스터(도시하지 않음)에 래치되게 된다.At this time, each of the eleventh first to eleventh shift registers 14-1 to 4 flip-flops to add up the data output from the first to twelfth multipliers 12-1 to 12-12 of each tap. 14-11), i.e., four bits of data multiplied by the last twelfth multiplier 12-12 are added by the last twelfth adder 13-12, and then the last eleventh shift register 14-11. Each of the four flip-flops in the N-th shifter (not shown) is added together with the result data of the eleventh multiplier (not shown) to the tenth shift register (not shown). Is latched in.
상기와 같은 동작을 반복하여 제1 쉬프트 레지스터(14-1)에는 11개의 탭에서 가산 출력되는 제12∼제2 가산기(13-12∼13-2)의 결과 데이터가 래치되어 있어, 마지막으로 제1 가산기(13-1)에서 이 탭에서의 결과 데이터와 상기 제1 쉬프트 레지스터(14-1)에 래치된 데이터를 가산하여 FIR 필터의 최종 데이터를 출력하도록 한다.By repeating the above operation, the result data of the twelfth to second adders 13-12 to 13-2, which are added and output from eleven taps, is latched in the first shift register 14-1. The first adder 13-1 adds the result data in this tap and the data latched in the first shift register 14-1 to output the final data of the FIR filter.
한편, 본 발명에 있어서, 12개의 제1∼제12 승산기(12-1∼12-12)로 동시에 입력되는 필터 계수를 그룹으로 표현하면 48개의 필터 계수는 4개의 계수 그룹 {G0,G1,G2,G3}으로 분류되고, 이때 G0은 {h(0), h(4), … , h(40), h(44)}이고 G1은 {h(1), h(5), … , h(41), h(45)}이며 G2는 {h(2), h(6), … , h(42), h(46)}이고 G3은 {h(3), h(7), … , h(43), h(47)}이다.On the other hand, in the present invention, when the filter coefficients simultaneously input to the twelve first to twelfth multipliers 12-1 to 12-12 are expressed in groups, the 48 filter coefficients are represented by four coefficient groups {G0, G1, G2. , G3}, where G0 is {h (0), h (4),... , h (40), h (44)} and G1 is {h (1), h (5),... , h (41), h (45)} and G2 is {h (2), h (6),... , h (42), h (46)} and G3 is {h (3), h (7),... , h (43), h (47)}.
상기와 같이 필터 계수가 분류되어, 한 개의 데이터가 입력될 때마다 가장 먼저 계수 그룹 G0이 곱해지고, 그 다음에는 G1, 그 다음에는 G2, 마지막으로 G3이 곱해지게 된다.As described above, the filter coefficients are classified so that each time one data is input, the coefficient group G0 is first multiplied, then G1, then G2, and finally G3.
이상, 상기 설명에서와 같이 본 발명은 제로 패딩된 데이터가 곱해지는 불필요한 탭을 제거하여 48개의 탭에서 12개의 탭으로 FIR 필터의 탭 수를 줄임으로써 전체 FIR 필터의 게이트 수를 줄일 수 있으며, 이에 따라 변조기의 소형화가 가능하고 칩 단가를 줄일 수 있게 되는 효과가 있다.As described above, the present invention can reduce the number of gates of the entire FIR filter by eliminating unnecessary taps multiplied by zero-padded data to reduce the number of taps of the FIR filter from 48 taps to 12 taps. Accordingly, the modulator can be miniaturized and chip cost can be reduced.
도 1은 일반적인 통신 시스템에서의 변조기의 간략 블록 구성도,1 is a simplified block diagram of a modulator in a general communication system;
도 2는 일반적인 유한 임펄스 응답 필터의 계수 값을 보인 표, 2 is a table showing coefficient values of a typical finite impulse response filter;
도 3은 본 발명에 의한 통신 시스템의 변조기내 유한 임펄스 응답 필터의 구조를 보인 도면.3 illustrates the structure of a finite impulse response filter in a modulator of a communication system according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11-1∼11-12 : 제1∼제12 먹스 11-1 to 11-12: 1st to 12th mux
12-1∼12-12 : 제1∼제12 승산기12-1 to 12-12: First to 12th multipliers
13-1∼13-12 : 제1∼제12 가산기 13-1 to 13-12: 1st to 12th adders
14-1∼14-11 : 제1∼제11 쉬프트 레지스터14-1 to 14-11: first to eleventh shift registers
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KR1019980061667A KR100545609B1 (en) | 1998-12-30 | 1998-12-30 | Finite impulse response filter in modulator of communication system |
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Citations (5)
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- 1998-12-30 KR KR1019980061667A patent/KR100545609B1/en not_active IP Right Cessation
Patent Citations (5)
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