KR100543867B1

KR100543867B1 - Wide memory pattern for finding defect easily at memory or embeded memory device

Info

Publication number: KR100543867B1
Application number: KR1020030006451A
Authority: KR
Inventors: 박상원
Original assignee: 동부아남반도체 주식회사
Priority date: 2003-01-30
Filing date: 2003-01-30
Publication date: 2006-01-20
Also published as: KR20040069895A

Abstract

본 발명은 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴에 관한 것으로, 보다 자세하게는 Fail Bit Map등의 주어진 정보가 부족하여도 칩내 구성하고 있는 전체 메모리 크기의 패턴과 u-AMOS등의 장비를 이용하여 공정상에서 발생한 결함을 쉽게 찾을 수 있게 하고자 하는 와이드 메모리 패턴에 관한 것이다.The present invention relates to a wide memory pattern that easily finds a defect in a memory or an embedded memory device. More specifically, even if a given information such as a fail bit map is insufficient, a pattern of a total memory size and a u-AMOS device included in a chip are included. The present invention relates to a wide memory pattern that is intended to make it easy to find defects generated in a process by using.

본 발명의 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴 형성 방법은 비트 라인(BIT LINE)은 비트 라인끼리 서로 연결시켜 패드(PAD)를 형성하여 칩내 메모리와 연결하고, 비트 바 라인(/BIT LINE)은 비트 바 라인끼리 연결하여 패드를 형성하여 칩내 메모리와 연결하며, 워드 라인(Word Line)은 워드 라인끼리 연결하여 패드를 형성하여 칩내 메모리와 연결하여 이루어짐에 기술적 특징이 있다.In the method of forming a wide memory pattern for easily finding defects in a memory or an embedded memory device of the present invention, a bit line connects bit lines with each other to form a pad PAD, and connects with an in-chip memory, and a bit bar line (/ BIT LINE) has a technical feature in that a bit bar line is connected to form a pad to form a pad, and a word line is connected to word lines to form a pad to form a pad to form a pad.

따라서, 본 발명의 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴은 스크라이브 라인 내 메모리 패턴을 이용하는 대신 실제 칩내 메모리를 이용함으로써 가장 조밀한 부분인 메모리 내에 발생하는 실질적인 결함을 찾을 수 있고, 메모리 내 발생한 결함으로 Logic부분의 결함을 유추할 수 있으며, Address나 Scramble Data없이도 u-AMOS 등의 장비로 결함을 쉽게 찾을 수 있어, 빠른 피드백을 통해 수율개선에 기여할 수 있다. 특히 BIT, /BIT, VCC, VSS, Word Line을 사용하는 모든 메모리에 적용할 수 있고, 모든 셀을 특정 프로그램 모드없이 인식할 수 있어 비트 맵 없이도 결함을 쉽게 찾을 수 있어, 디자인 데이터(Design Data)가 쉽게 주어지지 않는 업체(Foundry 업체 등)에서 유용하다.Therefore, the wide memory pattern that easily finds defects in the memory or the embedded memory device of the present invention can find the actual defects occurring in the most compact portion of the memory by using the actual in-chip memory instead of the memory pattern in the scribe line. It is possible to infer the defect of logic part by the fault that occurred inside, and it is easy to find the defect with u-AMOS equipment without address or sccramble data, and it can contribute to yield improvement through quick feedback. In particular, it can be applied to all memories using BIT, / BIT, VCC, VSS, and Word Line, and all cells can be recognized without a specific program mode so that defects can be easily found without bitmap, and design data. This is useful for companies that are not easily given (Foundry companies, etc.).

메모리, 임베디드 메모리, 패턴, 결함.Memory, embedded memory, pattern, defect.

Description

Wide memory pattern for finding defect easily at memory or embeded memory device}

도 1은 전(前) 공정의 특성을 평가하는 일반적인 메모리 패턴이다.1 is a general memory pattern for evaluating the characteristics of a preprocess.

도 2는 칩 사이의 스크라이브 라인을 도시한 것이다.2 shows a scribe line between chips.

도 3은 본 발명의 패턴 위치에 관한 것이다.3 relates to the pattern position of the present invention.

도 4는 본 발명의 칩내 메모리의 이용방법에 관한 것이다.4 relates to a method of using the on-chip memory of the present invention.

본 발명은 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴에 관한 것으로, 보다 자세하게는 Fail Bit Map등의 주어진 정보가 부족하여도 칩내 구성하고 있는 전체 메모리 크기의 패턴과 u-AMOS 등의 장비를 이용하여 공정상에서 발생한 결함을 쉽게 찾을 수 있게 하고자 하는 와이드 메모리 패턴에 관한 것이다.The present invention relates to a wide memory pattern that easily finds a defect in a memory or an embedded memory device. More specifically, even if a given information such as a fail bit map is insufficient, a pattern of the total memory size and u-AMOS, etc. that are formed in a chip are included. The present invention relates to a wide memory pattern that is intended to make it easy to find defects generated in a process by using.

최근에는 메모리와 로직 회로를 결합한 복합 반도체 메모리 장치(Memory Merged with Logic, 이하 MML이라 칭함)의 개발이 급속하게 진행되고 있다.Recently, development of a memory semiconductor with a memory and a logic circuit (memory referred to as MML) is rapidly progressing.

메모리의 집적도가 증가될수록 리던던트 라인 분석(Redundant Line Analysis)을 진행함으로써 고수율을 기대할 수 있다.As memory density increases, a higher yield can be expected by performing redundant line analysis.

이때 MML에 포함되는 메모리에서 데이터의 입출력핀은 ×64,×128,×256,×512,×1024 등 다중으로 구성되어 고속으로 동작한다. 이때 메모리 테스트 장비의 입출력 핀 수 한계로 인해 상기와 같은 다중 입출력 메모리를 테스트하지 못한다. 또한 로직 회로 테스트 장비는 ALPG(Algoritmic Pattern Generator)의 패턴 생성의 한계로 인해 고집적 메모리를 테스트하지 못한다.At this time, the input and output pins of the data in the memory included in the MML is composed of multiples such as x64, x128, x256, x512, x1024, and operate at high speed. In this case, due to the limit of the number of input / output pins of the memory test equipment, the above multiple input / output memory cannot be tested. In addition, logic circuit test equipment is unable to test highly integrated memory due to the limitations of the pattern generation of the Algoritmic Pattern Generator (ALPG).

따라서 현재는 모드 레지스터 셋(MRS, mode register set) 방법으로 메모리를 직접 접근(direct access)함으로써 다수개의 데이터 입출력 라인을 대표되는 데이터 출력핀에 할당하여 ×4,×8,×16등으로 메모리를 테스트한다.Therefore, at present, by directly accessing the memory through a mode register set (MRS) method, a plurality of data input / output lines are allocated to the representative data output pins, and the memory is divided into 4 × 8 × 16. Test it.

예컨대 64개의 데이터 입출력 라인을 구비하는 16메가 디램은 직접 접근 테스트 모드에서 모드 레지스터 세팅으로 데이터 입출력 라인을 8:1로 멀티플렉서 제어(8 to 1 mux control)함으로써 8개의 데이터핀으로 데이터가 입력 또는 출력된다.For example, a 16 mega DRAM with 64 data I / O lines can be used to input or output data to 8 data pins by 8x1 mux control of data I / O lines with mode register settings in direct access test mode. do.

종래의 디램 테스트 장비는 에러 캐치부, 패턴 발생부, 비교부, 데이터 검출부로 이루어지고 상기 패턴 발생부에서 발생된 어드레스 패턴 및 데이터 패턴에 의해 각 메모리 셀에 데이터가 라이트(write)된 후 상기 데이터를 다시 리드(read)함으로써 각 메모리 셀이 패스(pass) 또는 패일(fail)인지 테스트된다.The conventional DRAM test equipment includes an error catcher, a pattern generator, a comparator, and a data detector, and after data is written to each memory cell by an address pattern and a data pattern generated by the pattern generator, the data is written. By reading again, each memory cell is tested to see if it passes or fails.

따라서 상기 MML 및 동기식 디램(Synchronous DRAM)과 같이 다수의 메모리 뱅크를 가지는 반도체 메모리 장치에서는 각 메모리 뱅크가 구분되지 않음으로써, 상기 디램 테스트 장비로 각 메모리 셀을 테스트할 경우 어느 메모리 뱅크의 어느 메모리 셀에 패일이 발생하였는지 알 수 없다. 또한 MRS 모드 셋팅에 의해 데이터핀들 중 대표되는 데이터핀으로만 데이터가 출력되므로 어느 데이터 입출력선을 통해 데이터가 출력되었는지 알 수 없다.Therefore, in a semiconductor memory device having a plurality of memory banks, such as the MML and synchronous DRAM, the memory banks are not distinguished. Therefore, when testing each memory cell with the DRAM test equipment, which memory cell is in which memory bank. It is not known whether a failure has occurred. In addition, since the data is output only to the representative data pins among the data pins by the MRS mode setting, it is not known which data input / output line is output.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 스크라이브 라인 내 작은 패턴보다 더 유효하게 결함을 찾기 위함이며 가장 조밀한 부분인 메모리 내에 발생하는 실질적인 결함을 찾을 수 있도록 하며 메모리 내 발생한 결함으로 Logic부분의 결함을 유추할 수 있도록 하고, Address나 Scramble Data없이도 u-AMOS등의 장비로 결함을 쉽게 찾을 수 있도록 하는 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴을 제공함에 본 발명의 목적이 있다.Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, and to find defects more effectively than a small pattern in the scribe line, and to find a substantial defect occurring in the memory, which is the smallest part. In addition, it is possible to infer the defect of logic part by the fault occurred in the memory, and the wide memory pattern that easily finds the fault in the memory or the embedded memory device which makes it easy to find the fault with the equipment such as u-AMOS without the address or the sccramble data It is an object of the present invention to provide.

본 발명의 상기 목적은 메모리 혹은 임베디드 메모리 장치에서 결함을 찾기위해 스크라이브 라인에 메모리 패턴을 형성하는 대신 메모리 혹은 임베디드 메모리 디바이스 내의 실제 메모리 패턴을 이용하여 쉽게 결함을 찾는 메모리 패턴 형성 방법에 있어서, 비트 라인(Bit Line)은 비트 라인끼리 서로 연결시켜 하나의 패드에 연결하는 단계; 비트 바 라인(/Bit Line)은 비트 바 라인끼리 연결하여 하나의 패드에 연결하는 단계; 및 워드 라인(Word Line)은 워드 라인끼리 연결하여 하나의 패드에 연결하는 단계로 이루어짐을 특징으로 하는 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴 형성 방법에 의해 달성된다.SUMMARY OF THE INVENTION An object of the present invention is to provide a memory pattern forming method for easily finding a defect using a real memory pattern in a memory or an embedded memory device instead of forming a memory pattern in a scribe line to find a defect in a memory or an embedded memory device. (Bit Line) is a step of connecting the bit lines to each other by connecting to one pad; A bit bar line (/ Bit Line) is connected to one pad by connecting bit bar lines; And a word line is connected to a single pad by connecting word lines to each other, thereby achieving a wide memory pattern forming method for easily finding defects in a memory or an embedded memory device.

웨이퍼상의 스크라이브 라인(Scribe Line)에는 여러가지 목적의 패턴이 존재하는데 이것은 공정상의 특성을 측정하기 위해 쓰이기도 하고 또한 여러가지 결함을 찾는데 사용된다. 현장에서는 이런 패턴에 걸리지 않는 결함이 더 많이 존재한다.Scribe Lines on the wafer exist for a variety of purposes, which are used to measure process characteristics and also to find various defects. There are many more defects in the field that do not catch this pattern.

또한 이 패턴들 중에는 메모리도 있는데 대부분은 크기에 제한을 받아 50 cell 이하로 구성되어 결함을 찾아내기란 쉽지 않다.There are also memory in these patterns, most of which are limited in size and consist of less than 50 cells, making it difficult to find defects.

Foundry 산업이 발달함에 따라, Embeded Memory가 증가하고 있으며, 칩내 메모리 사이즈는 Core(logic) 사이즈보다 커지고 있다. 메모리의 Fail Bit Map정보가 주어진다면 그것을 이용하여 불량분석을 할 수 있지만 Foundry 업체등에서는 사업상 그런 모든 정보를 얻기가 어려운 실정이다.As the foundry industry develops, embedded memory is increasing, and the in-chip memory size is larger than the core (logic) size. If the Fail Bit Map information of memory is given, it can be used for defect analysis, but it is difficult for Foundry companies to obtain all such information in business.

그래서 Fail Bit Map등의 주어진 정보가 부족하여도 칩내 구성하고 있는 전체 메모리 크기의 패턴과 u-AMOS 등의 장비를 이용하여 공정상에서 발생한 Defect을 쉽게 찾을 수 있게 하고자 하는 것이다.Therefore, even if given information such as Fail Bit Map is insufficient, it is to make it easy to find the defect occurred in the process by using the total memory size pattern and u-AMOS equipment.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 1은 전(前) 공정의 특성을 평가하는 일반적인 메모리 패턴이다. 스크라이 브 라인 내에 전(前) 공정의 특성을 평가할 수 있는 작은 패턴을 넣는다. 상기 작은 패턴은 Metal 1(1), Metal 2(2), Via(3), 패턴(4), 스크라이브 라인(5)으로 구성된다.1 is a general memory pattern for evaluating the characteristics of a preprocess. Into the scribe line is a small pattern to evaluate the characteristics of the preprocess. The small pattern is composed of Metal 1 (1), Metal 2 (2), Via (3), pattern (4), and scribe line (5).

도 2는 칩(6) 사이의 스크라이브 라인(5)을 도시한 것이며, 상기 칩(6) 내부에 메모리(7)를 볼 수 있다.2 shows a scribe line 5 between chips 6, in which the memory 7 can be seen.

본 발명은 상기 도 1 내지 도 2에 도시된 스크라이브 라인 내 메모리 패턴을 이용하는 대신 실제 칩내 메모리를 이용하는 것이다. 만약 메모리 사이즈가 4 Mbit 라고 한다면 전체 4 Mbit를 모두 이용하는 것이다.The present invention uses the actual in-chip memory instead of the memory pattern in the scribe line shown in FIGS. If the memory size is 4 Mbit, all 4 Mbits are used.

본 발명의 패턴 위치는 제 3 도에서 보여지는 Wafer Exposure Edge Line에 걸치는 더미 칩을 이용하거나 Photo Shot이 지나가지 않은 빈 부분을 이용하거나 혹은 Edge부분의 정상적인 칩을 10 Point 정도 사용한다.The pattern position of the present invention uses a dummy chip that spans the wafer exposure edge line shown in FIG. 3, a blank portion where a photo shot has not passed, or a normal chip of the edge portion about 10 points.

양산시 불량이 많이 발생하는 부분에 부분적으로 사용하여 개선 후 사용하지 않을 수도 있으며 또는 개발시에는 정상적인 Shot내에 부분적으로 포함시켜 개발기간을 단축시킬 수도 있다.It may not be used after improvement by partially using it in the area where a lot of defects occur in mass production, or may shorten the development period by partially including it in the normal shot during development.

칩내 메모리의 이용방법은 도 4에 간략히 도시되었으며 다음과 같다. 메모리의 경우 주요 핀(Pin)은 BIT, /BIT, VCC, VSS, Word Line으로 구성되며 보통 활성(Active) 영역에서 Metal은 3개의 층을 이루고 있다.The method of using the in-chip memory is briefly illustrated in FIG. 4 and is as follows. In the case of memory, the main pin consists of BIT, / BIT, VCC, VSS, and Word Line. In the active area, the metal usually consists of three layers.

기존의 배선을 살리되 Peri부분(Sense Amp, Decorder 등)은 없애고 비트 라인(BIT LINE)은 비트 라인끼리 서로 연결시켜 패드(PAD)를 따로 빼내고 비트 바 라인(/BIT LINE)은 비트 바 라인끼리 연결하여 패드를 만들고 또한 워드 라인(Word Line)도 마찬가지로 따로 패드를 만든다. 더미 라인(Dummy Line)이 있으면 더미 라인끼리 연결하여 패드를 만든다. 그러면 그 만들어진 패드를 이용하여 모든 Cell들을 동작시킬 수 있으며 u-AMOS 등의 관찰 장비로 메모리 내에 발생한 주요 결함을 쉽게 찾아낼 수 있다.Keep the existing wiring, but remove the Peri part (Sense Amp, Decorder, etc.), and connect the bit lines to each other, remove the pads (PAD) separately, and connect the bit bar lines (/ BIT LINE) to each other. To make pads, and also to make word lines. If there is a dummy line, the dummy lines are connected to each other to make a pad. Then, all the cells can be operated by using the created pad, and observation equipment such as u-AMOS can easily find major defects in the memory.

Claims

A method of forming a memory pattern that easily finds a defect using a real memory pattern in a memory or an embedded memory device instead of forming a memory pattern in a scribe line to find a defect in a memory or an embedded memory device,

Bit lines are connected to one pad by connecting bit lines to each other;

A bit bar line (/ Bit Line) is connected to one pad by connecting bit bar lines; And

Connecting a Word Line to Word Pads by Connecting Word Lines to One Pad

A method of forming a wide memory pattern that easily finds defects in a memory or embedded memory device.

The method of claim 1,

And connecting the word lines to one pad after the step of connecting the word lines to one pad, further comprising connecting the dummy lines to one pad when there is a dummy line. How to form a wide memory pattern to find defects.

The method of claim 1,

The pads are formed by using a dummy chip that extends across the wafer exposure edge line, a wide memory pattern forming method for easily finding defects in a memory or embedded memory device.

The method of claim 1,

The pads are formed by using the empty portion that the Photo Shot has not passed wide memory pattern forming method for easily finding a defect in a memory or embedded memory device.

The method of claim 1,

The pads are formed by using a normal chip of the edge portion of about 10 Points wide memory pattern forming method for easily finding a defect in a memory or embedded memory device.

A wide memory pattern that easily finds defects in a memory or embedded memory device formed by the method of any one of claims 1 to 5.