KR100542706B1

KR100542706B1 - High voltage generator for burn-in test

Info

Publication number: KR100542706B1
Application number: KR1020030033089A
Authority: KR
Inventors: 손종호; 황미현
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-05-23
Filing date: 2003-05-23
Publication date: 2006-01-11
Also published as: KR20040100670A

Abstract

본 발명은 번인 테스트용 고전압 발생장치에 관한 것으로, 외부전원 단자와 제1 노드 사이에 구비되고 상기 제1 노드의 전위가 게이트로 입력되는 제1 PMOS 트랜지스터와, 상기 제1 노드의 전위가 게이트로 입력되고 상기 제1 PMOS 트랜지스터와 전류 미러 형태로 구비된 제2 PMOS 트랜지스터와, 상기 제1 노드와 접지 단자 사이에 구비되고 상기 제1 노드의 전위가 드레인으로 입력되며 상기 제2 PMOS 트랜지스터의 드레인과 게이트가 연결되어 있는 제1 NMOS 트랜지스터와, 상기 제2 PMOS 트랜지스터와 접지 단자 사이에 구비되고 상기 제2 PMOS 트랜지스터의 드레인과 게이트 및 드레인이 연결되어 있는 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터와 접지단자 사이에 연결된 제1 저항단과, 파워-업 신호를 입력으로 받는 인버터 및 상기 인버터의 출력을 게이트 입력으로 받고 상기 제1 노드와 접지단자 사이에 연결된 제3 NMOS 트랜지스터를 포함한다. 본 발명에 의하면, 공정과 온도에 따른 트리거 포인트의 변화를 최대한 억제하여 반도체 메모리 소자 검증시에 신뢰성을 증가시킬 수가 있다.The present invention relates to a high voltage generator for burn-in test, comprising: a first PMOS transistor provided between an external power supply terminal and a first node, the potential of the first node being input to the gate, and the potential of the first node to the gate; A second PMOS transistor which is input and is provided in the form of a current mirror with the first PMOS transistor, and is provided between the first node and a ground terminal, and a potential of the first node is input as a drain, and a drain of the second PMOS transistor; A first NMOS transistor having a gate connected thereto, a second NMOS transistor provided between the second PMOS transistor and a ground terminal and connected with a drain, a gate, and a drain of the second PMOS transistor, and the first NMOS transistor; The first resistor terminal connected between the ground terminal, the inverter receiving the power-up signal as an input and the output of the inverter are gated. Receiving a first 3 and a NMOS transistor connected between the first node and the ground terminal. According to the present invention, it is possible to suppress the change of the trigger point according to the process and the temperature as much as possible, thereby increasing the reliability at the time of verifying the semiconductor memory device.

고전압 발생장치, 번인 테스트, 전류 미러(current mirror), 차동증폭기High voltage generator, burn-in test, current mirror, differential amplifier

Description

High voltage generator for burn-in test

도 1은 종래의 번인 테스트용 고전압 발생장치의 회로도이다.1 is a circuit diagram of a conventional high voltage generator for burn-in test.

도 2는 도 1의 고전압 발생장치에 대하여 외부전원전위를 상승시키면서 시뮬레이션한 그래프이다.FIG. 2 is a graph simulated while raising the external power potential of the high voltage generator of FIG. 1.

도 3은 도 1의 고전압 발생장치에 대하여 공정과 온도 변화를 주고 시뮬레이션한 그래프이다.3 is a graph simulating the process and temperature change for the high voltage generator of FIG.

도 4는 본 발명의 바람직한 제1 실시예에 따른 번인 테스트용 고전압 발생장치의 회로도이다.4 is a circuit diagram of a burn-in test high voltage generator according to a first preferred embodiment of the present invention.

도 5는 도 4의 고전압 발생장치에 대하여 공정과 온도 변화를 주고 시뮬레이션한 그래프이다.5 is a graph simulating the process and temperature change for the high voltage generator of FIG.

도 6은 본 발명의 바람직한 제2 실시예에 따른 번인 테스트용 고전압 발생장치의 회로도이다.6 is a circuit diagram of a burn-in test high voltage generator according to a second preferred embodiment of the present invention.

<도면의 주요 부분에 부호의 설명><Description of the symbols in the main part of the drawing>

10, 110: 펌핑부 20, 120: 기준전위 발생부10, 110: pumping unit 20, 120: reference potential generating unit

30, 130: 내부전원전위 발생부 50, 150: 차동증폭기30, 130: internal power potential generator 50, 150: differential amplifier

60, 160: 내부전원전위 구동부60, 160: internal power potential drive unit

본 발명은 번인 테스트용 고전압 발생장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자의 내부전원전위를 이용한 번인 테스트용 고전압 발생장치에 관한 것이다.The present invention relates to a high voltage generator for burn-in test, and more particularly, to a high voltage generator for burn-in test using an internal power supply potential of a semiconductor memory device.

현재 대부분의 디램(DRAM) 메모리 소자는 외부전원 변동에 관계없이 내부전원이 일정하게 유지되도록 하는 내부 전압원을 생성하여 사용하고 있다. 그러나, 메모리 소자의 신뢰성 검증 테스트를 위한 번인(Burn-in) 테스트도 외부전원 상승과 같은 기울기로 상승하도록 하여야 한다. Currently, most DRAM memory devices generate and use an internal voltage source that maintains a constant internal power regardless of external power fluctuations. However, the burn-in test for the reliability verification test of the memory device should also be increased at the same slope as the external power supply.

일반적으로, 번인 테스트(burn-in test) 동작이란 고집적 반도체 회로에 있어서 제품의 신뢰성 확보를 위해 칩에 고온 및 고전위를 강제적으로 인가하여 스트레스를 줌으로써 잠재적인 불량을 제거하기 위한 칩의 테스트 방식을 말한다.In general, a burn-in test operation is a test method of a chip for eliminating potential defects by forcibly applying high temperature and high potential to the chip in order to ensure product reliability in a highly integrated semiconductor circuit. Say.

따라서, 외부전원 전위(Vext)로부터 항상 일정한 레벨의 내부전원 전위(Vrc)를 만들어내는 회로의 경우, 이는 번인 테스트 동작이 불가능해진다.Therefore, in the case of a circuit which always generates a constant level of the internal power supply potential Vrc from the external power supply potential Vext, the burn-in test operation becomes impossible.

종래에는 도 1에 도시된 바와 같이 특정영역(1.8V∼3.4V)의 외부전원 전위(Vext) 레벨에서는 일정한 내부전원전위(Vrc)를 출력하고, 3.4V 이상의 외부전원전위(Vext) 영역에서는 외부전원전위(Vext)에 비례하는 내부전원전위(Vrc)를 발생시키는 회로를 사용하여 번인 테스트 동작을 수행하였다.In the related art, as shown in FIG. 1, a constant internal power supply potential Vrc is output at an external power supply potential Vext level of a specific region (1.8V to 3.4V), and external in a external power supply potential Vext region of 3.4V or more. Burn-in test operation was performed using a circuit that generates an internal power potential Vrc proportional to the power potential Vext.

이때, 번인 테스트에 사용되는 내부전원전위(Vrc)는 트리거 포인트(Trigger Point) 이하의 외부전원전위(Vext)에 대하여는 일정전위가 출력되고, 트리거 포인 트 이상에서는 외부전원전위(Vext)에 비례하여 내부전원전위(Vrc)도 증가해야 한다.At this time, the internal power potential Vrc used for the burn-in test is output a constant potential with respect to the external power potential Vext below the trigger point, and above the trigger point in proportion to the external power potential Vext. The internal power potential (Vrc) must also increase.

도 1은 종래기술에 따른 번인 테스트용 고전압 발생장치로, 약 0.8V 정도의 기준전원전위(Vr1)를 출력하는 기준전위 발생부(20)와, 상기 기준전위(Vr1)를 이용하여 내부전원전위(Vrc)를 만들어내는 내부전원전위 발생부(30)와, 상기 기준전위(Vr1) 및 내부전원전위(Vrc)에 구동하여 번인 테스트 모드에서 내부전원전위 발생부(30)의 출력전위(Vrc)를 상승시키는 전류 미러 차동증폭기(50)와, 번인 테스트 모드시 내부전원전위(Vrc)를 외부전원전위(Vext)에 비례하여 증가시키기 위한 내부전원전위 구동부(60)와, 기준전위 발생부(20) 및 내부전원전위 발생부(30)를 파워-업시키기 위한 펌핑부(10)로 구성된다.1 is a high-voltage generator for burn-in test according to the prior art, using a reference potential generator 20 for outputting a reference power potential Vr1 of about 0.8 V, and an internal power potential using the reference potential Vr1. An internal power potential generator 30 generating Vrc and an output potential Vrc of the internal power potential generator 30 in a burn-in test mode by driving the reference potential Vr1 and the internal power potential Vrc. A current mirror differential amplifier 50 for increasing a voltage, an internal power potential driver 60 for increasing the internal power potential Vrc in proportion to the external power potential Vext in the burn-in test mode, and a reference potential generator 20 ) And a pumping unit 10 for powering up the internal power potential generator 30.

그런데, 상기한 종래에 따른 번인 테스트용 고전압 발생장치에 있어서는 공정상의 변화나 외부환경의 변화에 따라 발생되는 내부전원전위(Vrc)의 변화가 심해질 수 있다. 또한, 트리커 포인트(Trigger Point)가 공정과 온도에 따라 변화가 심하여 메모리 소자를 검증하는데 문제가 있다. By the way, in the above-described high-voltage generator for burn-in test according to the related art, the change in the internal power supply potential Vrc generated by the change in the process or the external environment may be severe. In addition, the trigger point (Trigger Point) changes significantly depending on the process and temperature, there is a problem in verifying the memory device.

도 2는 도 1의 고전압 발생장치를 가지고 외부전원전위(Vext)를 상승시키면서 시뮬레이션한 그래프이다. 여기서, 외부전원전위(Vext)가 3.2V 이상 상승하게 되면 번인 회로부(40) 중 전류 미러 차동증폭기(50)에 의해 내부전원전위(Vrc)가 Vstress 노드의 전위를 따라가게 됨을 볼 수 있다.FIG. 2 is a graph simulated while raising the external power potential Vext with the high voltage generator of FIG. 1. Here, when the external power supply potential Vext rises by 3.2V or more, it can be seen that the internal power supply potential Vrc follows the potential of the Vstress node by the current mirror differential amplifier 50 of the burn-in circuit unit 40.

도 3은 종래의 번인 테스트용 고전압 발생장치를 가지고 공정과 온도 변화를 주고 시뮬레이션한 그래프이다. 도 3에서 볼 수 있듯이 트리거 포인트가 3.34V에서 2.68V로 변화하여 그 변화량이 0.66V에 달한다. 이렇게 되면, 번인 테스트시에 각 제품의 트리거 포인트가 달라 가해지는 전압 레벨이 달라지게 되므로 번인 테스트의 신뢰성이 떨어지게 되며, 트리거 포인트가 동작영역내에서, 예를 들면 외부전원전위(Vext)가 4.0V에서 번인 테스트를 한다면 내부전원전위(Vrc)의 변화가 3.1V∼2.5V 정도까지 크게 차이가 난다.3 is a graph simulating the process and temperature change with a conventional burn-in test high voltage generator. As shown in FIG. 3, the trigger point changes from 3.34V to 2.68V, and the change amount reaches 0.66V. In this case, the voltage of the trigger point of each product is different during the burn-in test, so the reliability of the burn-in test is lowered, and the trigger point is within the operating range, for example, the external power supply potential (Vext) is 4.0V. If the burn-in test is performed at, the change in the internal power potential (Vrc) varies greatly from 3.1V to 2.5V.

본 발명이 이루고자 하는 기술적 과제는 공정과 온도에 따른 트리거 포인트의 변화를 최대한 억제하여 반도체 메모리 소자 검증시에 신뢰성을 증가시킬 수 있는 번인 테스트용 고전압 발생장치를 제공함에 있다. An object of the present invention is to provide a burn-in test high voltage generator that can increase the reliability of semiconductor memory device verification by suppressing the change of the trigger point according to the process and temperature as much as possible.

상기 기술적 과제를 달성하기 위하여 본 발명은, 외부전원 단자와 제1 노드 사이에 구비되고 상기 제1 노드의 전위가 게이트로 입력되는 제1 PMOS 트랜지스터와, 상기 제1 노드의 전위가 게이트로 입력되고 상기 제1 PMOS 트랜지스터와 전류 미러 형태로 구비된 제2 PMOS 트랜지스터와, 상기 제1 노드와 접지 단자 사이에 구비되고 상기 제1 노드의 전위가 드레인으로 입력되며 상기 제2 PMOS 트랜지스터의 드레인과 게이트가 연결되어 있는 제1 NMOS 트랜지스터와, 상기 제2 PMOS 트랜지스터와 접지 단자 사이에 구비되고 상기 제2 PMOS 트랜지스터의 드레인과 게이트 및 드레인이 연결되어 있는 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터와 접지단자 사이에 연결된 제1 저항단과, 파워-업 신호를 입력으로 받는 인버터 및 상기 인버터의 출력을 게이트 입력으로 받고 상기 제1 노드와 접지단자 사이에 연결된 제3 NMOS 트랜지스터를 포함하여 구성되는 내부 전원 전위 구동부를 포함하여 구성되는 번인 테스트용 고전압 발생장치를 제공한다.In order to achieve the above technical problem, the present invention provides a first PMOS transistor provided between an external power supply terminal and a first node, and the potential of the first node is input to the gate, and the potential of the first node is input to the gate. A second PMOS transistor provided in the form of a current mirror with the first PMOS transistor; a potential between the first node and a ground terminal; a potential of the first node is input as a drain, and a drain and a gate of the second PMOS transistor A first NMOS transistor connected between the second PMOS transistor and a ground terminal, and a second NMOS transistor connected between a drain, a gate, and a drain of the second PMOS transistor; and the first NMOS transistor and a ground terminal. A first resistor connected between the inverter, an inverter receiving a power-up signal as an input, and an output of the inverter as a gate input; Provides said first node and the ground terminal is connected between the third high-voltage generator for the burn-in test which is configured to include an internal power source potential driver is configured to include an NMOS transistor device.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. Like numbers refer to like elements in the figures.

본 발명은 번인 테스트용 고전압 발생장치에서 내부전원전위를 공정과 온도에 무관하게 외부전원전위와 일정한 비율로 증가시켜주는 회로를 사용하여 Vstress 노드의 전위 변화를 최소화한다.The present invention minimizes the potential change of the Vstress node by using a circuit that increases the internal power potential in a constant ratio with the external power potential regardless of process and temperature in the high voltage generator for burn-in test.

도 4를 참조하면, 본 발명의 바람직한 제1 실시예에 따른 번인 테스트용 고전압 발생장치는, 약 0.8V 정도의 기준전원전위(Vr1)를 출력하는 기준전위 발생부(110)와, 상기 기준전위(Vr1)를 이용하여 내부전원전위(Vrc)를 만들어내는 내부전원전위 발생부(130)와, 상기 기준전위(Vr1) 및 내부전원전위(Vrc)에 구동하여 번인 테스트 모드에서 내부전원전위 발생부(130)의 출력 전위(Vrc)를 상승시키는 전류 미러 차동증폭기(150)와, 번인 테스트 모드시 내부전원전위(Vrc)를 외부전원전위(Vext)에 비례하여 증가시키기 위한 내부전원전위 구동부(160)와, 기준전위 발생부(120) 및 내부전원전위 발생부(130) 및 내부전원전위 구동부(140)를 파워-업시키기 위한 펌핑부(110)로 포함한다.Referring to FIG. 4, the burn-in test high voltage generator according to the first exemplary embodiment of the present invention includes a reference potential generator 110 that outputs a reference power potential Vr1 of about 0.8 V, and the reference potential. An internal power potential generator 130 that generates an internal power potential Vrc using Vr1 and an internal power potential generator in a burn-in test mode by driving the reference potential Vr1 and the internal power potential Vrc. The current mirror differential amplifier 150 for raising the output potential Vrc of the 130 and the internal power potential driver 160 for increasing the internal power potential Vrc in proportion to the external power potential Vext in the burn-in test mode. And a pumping unit 110 for powering up the reference potential generator 120, the internal power potential generator 130, and the internal power potential driver 140.

본 발명의 바람직한 실시예에 따른 내부전원전위 구동부(160)는 제1 노드(Vstress)의 전위가 게이트로 입력되고 외부전원전위(Vext)가 소오스로 입력되는 제1 PMOS 트랜지스터(PM1)와, Vstress 노드의 전위가 게이트로 입력되고 외부전원전위(Vext)가 소오스로 입력되는 제2 PMOS 트랜지스터(PM2)와, 제2 PMOS 트랜지스터(PM2)의 드레인과 게이트가 연결되고 Vstress 노드의 신호가 드레인으로 입력되는 제1 NMOS 트랜지스터(NM1)와, 제2 PMOS 트랜지스터의 드레인과 게이트 및 드레인이 연결되어 있는 제2 NMOS 트랜지스터(NM2)와, 제1 NMOS 트랜지스터(NM1)와 접지단자(Vss) 사이에 연결된 제1 저항단(R)과, 펌핑부(110)의 출력인 파워-업 신호(pwrup)를 입력으로 받는 인버터(INV)과, 인버터(INV)의 출력을 게이트 입력으로 받고 Vstress 노드와 접지단자 사이에 연결된 제3 NMOS 트랜지스터(NM3)를 포함한다. 상기 제1 PMOS 트랜지스터(PM1)는 외부전원 단자와 제1 노드(Vstress) 사이에 구비된다. 제2 PMOS 트랜지스터(PM2)는 제1 노드(Vstress)의 전위가 게이트로 입력되고 상기 제1 PMOS 트랜지스터와 전류 미러 형태로 구비된다. 제1 NMOS 트랜지스터(NM1)는 제1 노드(Vstress)와 접지 단자(Vss) 사이에 구비된다. 제2 NMOS 트랜지스터(NM2)는 제2 PMOS 트랜지스터(PM2)와 접지 단자(Vss) 사이에 구비된다. The internal power potential driver 160 according to the preferred embodiment of the present invention includes a first PMOS transistor PM1 having a potential of a first node Vstress input to a gate and an external power potential Vext input to a source, and Vstress. The second PMOS transistor PM2, the potential of the node is input to the gate, and the external power potential Vext is input to the source, the drain and the gate of the second PMOS transistor PM2 are connected, and the signal of the Vstress node is input to the drain. A first NMOS transistor NM1, a second NMOS transistor NM2 having a drain, a gate, and a drain connected to the first NMOS transistor NM1 and a first NMOS transistor NM1 connected between the first NMOS transistor NM1 and the ground terminal Vss. 1 Resistance terminal (R), the inverter (INV) receiving the power-up signal (pwrup), the output of the pumping unit 110 as an input, between the Vstress node and the ground terminal receiving the output of the inverter (INV) as a gate input The third NMOS transistor NM3 connected to It should. The first PMOS transistor PM1 is provided between an external power supply terminal and a first node Vstress. In the second PMOS transistor PM2, the potential of the first node Vstress is input to the gate and is provided in the form of a current mirror with the first PMOS transistor. The first NMOS transistor NM1 is provided between the first node Vstress and the ground terminal Vss. The second NMOS transistor NM2 is provided between the second PMOS transistor PM2 and the ground terminal Vss.

도 5는 도 4의 번인 테스트용 고전압 발생장치를 가지고 공정과 온도 변화를 주고 시뮬레이션한 그래프이다. 도 5에서 온도는 각각 -40℃, 25℃, 90℃로 변화를 주었고, 공정은 일반전인(Typical) 공정과 패스트(Fast) 공정으로 변화를 주어 시뮬레이션을 하였다. 여기서, 패스트(Fast) 공정이라 함은 일반적인 공정에서 PMOS와 NMOS의 포화 전류(saturation current; Idsat)를 기준으로 봤을 때 속도 개선 목적으로 일반적인 공정을 적용한 포화 전류보다 상대적으로 많은 전류를 흐를 수 있도록 공정처리를 하는 것을 말한다. 도 5에서 보는 바와 같이, 외부전원전위(Vext)가 4.0V에서 번인 테스트를 한다면, 내부전원전위(Vrc)의 변화는 2.74V∼2.65V로 매우 작다. FIG. 5 is a graph simulating the process and temperature change with the burn-in test high voltage generator of FIG. 4. In FIG. 5, the temperature was changed to −40 ° C., 25 ° C., and 90 ° C., respectively, and the process was simulated by changing the general process and the fast process. Here, the fast process refers to a process that allows a relatively larger current to flow than a saturation current applied to a general process for the purpose of speed improvement in view of the saturation current (Idsat) of PMOS and NMOS in a general process. It means to process. As shown in Fig. 5, when the external power supply potential Vext is burned-in at 4.0V, the change of the internal power supply potential Vrc is very small, 2.74V to 2.65V.

다시 도 4를 참조하면, 제1 NMOS 트랜지스터(NM1)과 제2 NMOS 트랜지스터(NM2)가 전류 미러(current mirror) 형태이므로 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)의 채널 폭(width)과 채널 길이(length)가 같다면 양단은 동일한 전류(I1과 I2)가 흐르게 된다.Referring back to FIG. 4, since the first NMOS transistor NM1 and the second NMOS transistor NM2 are in the form of current mirrors, the channel widths of the first NMOS transistor NM1 and the second NMOS transistor NM2 ( If the width and the channel length are the same, the same currents I1 and I2 flow through both ends.

이를 식을 정리해보면,If you sum it up,

제1 NMOS 트랜지스터(NM1)의 V_gsn1은,V _gsn1 of the first NMOS transistor NM1 is

이고,

ego,

제2 NMOS 트랜지스터(NM2)의 V_gsn2는,V _gsn2 of the second NMOS transistor NM2 is

이다.

to be.

여기서, μ_n은 이동도이고, C_ox는 게이트 절연막의 커패시턴스이다.Where _n is the mobility and C _ox is the capacitance of the gate insulating film.

이므로

Because of

또한, 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)에 의한 전류 미러 효과로 I₁ = I₂이므로Further, since I ₁ = I ₂ due to the current mirror effect of the first PMOS transistor PM1 and the second PMOS transistor PM2.

그러므로, Vstress 노드의 전위, 즉 제1 PMOS 트랜지스터(PM1)의 V_gsp1은,Therefore, the potential of the Vstress node, that is, V _gsp1 of the first PMOS transistor PM1 is

위 식에서 보게 되면, 온도가 증가하면 V_th가 감소하고 μ_n이 감소하게 되어 외부전원전위(Vext)와 항상 일정비율을 갖게 된다. In the above equation, as the temperature increases, V _th decreases and μ _n decreases so that it always has a constant ratio with the external power potential (Vext).

그러므로, 온도와 공정 변화에 영향을 덜 받는 Vstress 곡선이 생성되므로, 번인 테스트 모드시 트리거 포인트의 변화가 작다.Therefore, a Vstress curve is generated that is less susceptible to temperature and process variations, so that the change in trigger point in burn-in test mode is small.

도 5를 보게되면, 트리거 포인트가 3.23V∼3.0V로 변화량이 매우 작아졌음을 알 수 있다.5, it can be seen that the change amount is very small, with the trigger point of 3.23V to 3.0V.

또한, Vstress 노드가 초기 전압 상승시(power-up할 때) Vstress 노드가 동작하지 못하는 상황을 방지하기 위해 제3 NMOS 트랜지스터(NM3)를 이용하여 초기 전압 상승시 잠깐 로우 레벨(low level)로 만들어주는 스킴(scheme)을 사용한다. 즉, 전압상승시 파워-업 신호(pwrup)가 잠깐 로우 레벨(low level)이었다가 하이 레벨(high level)로 전이되므로 제3 NMOS 트랜지스터(NM3)는 초기에 잠깐 턴-온(turn on)되었다가 파워-업 신호(pwrup)가 하이 레벨이 되면 턴-오프(turn off)가 되어 Vstress 노드가 일정한 비율로 상승될 수 있게 된다.In addition, to prevent the Vstress node from operating when the Vstress node is powered up, a low level is briefly made at the initial voltage rise by using the third NMOS transistor NM3. Note uses a scheme. That is, since the power-up signal pwrup briefly goes from low level to high level when the voltage rises, the third NMOS transistor NM3 is initially turned on briefly. When the power-up signal pwrup becomes high level, the power-up signal is turned off and the Vstress node can be raised at a constant rate.

도 6은 본 발명의 제2 실시예에 따른 회로도를 보여주는 도면이다.6 shows a circuit diagram according to a second embodiment of the present invention.

도 6을 참조하면, 내부전원전위 구동부(160)의 제2 실시예로서 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)와 직렬로 연결된 전류 미러 형태의 제3 PMOS 트랜지스터(PM3)와 제4 PMOS 트랜지스터(PM4)를 구비하고 제2 저항단(R2)을 도 6과 같이 구비함으로써 제2 저항단(R2)의 저항값을 변경하며 선택적으로 처리할 수 있다.Referring to FIG. 6, a third embodiment of the internal power potential driver 160 may include a third PMOS transistor PM3 having a current mirror connected in series with the first PMOS transistor PM1 and the second PMOS transistor PM2. By including the fourth PMOS transistor PM4 and including the second resistor terminal R2 as illustrated in FIG. 6, the resistance value of the second resistor terminal R2 may be changed and selectively processed.

본 발명의 제2 실시예에서는, 전류 미러 형태의 제1 PMOS 트랜지스터(PM1) 및 제2 PMOS 트랜지스터(PM2)와, 전류 미러 형태의 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)가 구비되고, 위 두 전류 미러 형태의 게이트 입력들과 연결되어 있는 제2 저항단(R2)을 구비한다. 또한, 제2 PMOS 트랜지스터(PM2)의 드레인과 게이트가 연결되고 Vstress 노드의 전위가 드레인으로 입력되는 제1 NMOS 트랜지스터(NM1)와, 제2 PMOS 트랜지스터(PM2)의 드레인과 게이트 및 드레인이 연결되어 있는 제2 NMOS 트랜지스터(NM2)와, 제1 NMOS 트랜지스터(NM1)와 접지단자(Vss) 사이에 연결된 제1 저항단(R1)과, 펌핑부(110)의 출력인 파워-업 신호(pwrup)를 입력으로 받는 인버터(INV)와, 인버터(INV)의 출력을 게이트 입력으로 받고 Vstress 노드와 접지단자(Vss) 사이에 연결된 제3 NMOS 트랜지스터(NM3)를 포함한다. 제3 PMOS 트랜지스터(PM3)는 제1 PMOS 트랜지스터(PM1)와 외부전원 단자 사이에 제1 PMOS 트랜지스터(PM1)와 직렬 연결된다. 제4 PMOS 트랜지스터(PM4)는 제2 PMOS 트랜지스터(PM2)와 외부전원 단자 사이에 제2 PMOS 트랜지스터(PM2)와 직렬 연결되며 제3 PMOS 트랜지스터(PM3)와 전류 미러 형태로 구비된다. 제2 저항단은 제1 PMOS 트랜지스터(PM1)와 제1 노드(Vstress) 사이에 구비되며, 제3 PMOS 트랜지스터(PM3)의 게이트와 제4 PMOS 트랜지스터(PM4)의 게이트는 제1 PMOS 트랜지스터(PM1)와 제2 저항단(R2) 사이의 노드에 연결된다.In the second embodiment of the present invention, the first PMOS transistor PM1 and the second PMOS transistor PM2 in the form of current mirror, the third PMOS transistor PM3 and the fourth PMOS transistor PM4 in the form of current mirror are And a second resistance terminal R2 connected to the gate inputs of the two current mirror types. In addition, the drain and gate of the second PMOS transistor PM2 are connected to each other, and the first NMOS transistor NM1 to which the potential of the Vstress node is input as a drain, and the drain, gate, and drain of the second PMOS transistor PM2 are connected to each other. The second NMOS transistor NM2, the first resistor terminal R1 connected between the first NMOS transistor NM1 and the ground terminal Vss, and the power-up signal pwrup which is an output of the pumping unit 110. Inverter INV receiving the input as an input, and a third NMOS transistor NM3 connected between the Vstress node and the ground terminal (Vss) receiving the output of the inverter INV as a gate input. The third PMOS transistor PM3 is connected in series with the first PMOS transistor PM1 between the first PMOS transistor PM1 and the external power supply terminal. The fourth PMOS transistor PM4 is connected in series with the second PMOS transistor PM2 between the second PMOS transistor PM2 and the external power supply terminal and is provided in the form of a current mirror with the third PMOS transistor PM3. The second resistor terminal is provided between the first PMOS transistor PM1 and the first node Vstress, and the gate of the third PMOS transistor PM3 and the gate of the fourth PMOS transistor PM4 are the first PMOS transistor PM1. ) And the second resistor terminal R2.

본 발명에 의한 번인 테스트용 고전압 발생장치에 의하면, 공정과 온도에 따른 트리거 포인트의 변화를 최대한 억제할 수 있고, 번인 테스트 모드시 트리거 포인트의 변화가 작기 때문에 신뢰성 있는 제품의 테스트 결과를 얻을 수 있다. According to the high voltage generator for burn-in test according to the present invention, the change of the trigger point according to the process and the temperature can be suppressed as much as possible, and since the change of the trigger point in the burn-in test mode is small, a reliable test result of the product can be obtained. .

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims

A burn-in test high voltage generator for driving an internal power potential in proportion to an external power potential in a burn-in test mode,

A first PMOS transistor provided between an external power supply terminal and a first node and having a potential of the first node input to a gate;

A second PMOS transistor having a potential of the first node input to a gate and provided in the form of a current mirror with the first PMOS transistor;

A first NMOS transistor provided between the first node and a ground terminal, the potential of the first node being input as a drain, and the drain and gate of the second PMOS transistor being connected;

A second NMOS transistor provided between the second PMOS transistor and a ground terminal and connected with a drain, a gate, and a drain of the second PMOS transistor;

A first resistor terminal connected between the first NMOS transistor and a ground terminal;

An inverter receiving a power-up signal as an input; And

And an internal power supply potential driver configured to receive an output of the inverter as a gate input and include a third NMOS transistor connected between the first node and a ground terminal.

According to claim 1, The burn-in test high voltage generator,

A reference potential generator for outputting a reference power potential;

An internal power potential generator for generating an internal power potential using the reference potential;

A current mirror differential amplifier driving the reference potential and the internal power potential to increase an output potential of the internal power potential generator in a burn-in test mode; And

And a pumping unit for powering up the reference potential generating unit, the internal power potential generating unit, and a driving unit for increasing the internal power potential in proportion to the external power potential in the burn-in test mode. High voltage generator.

The semiconductor device of claim 1, further comprising: a third PMOS transistor connected in series with the first PMOS transistor between the first PMOS transistor and the external power supply terminal;

A fourth PMOS transistor connected in series with the second PMOS transistor between the second PMOS transistor and the external power supply terminal and provided in the form of a current mirror with the third PMOS transistor; And

Further comprising a second resistor terminal provided between the first PMOS transistor and the first node,

And a gate of the third PMOS transistor and a gate of the fourth PMOS transistor are connected to a node between the first PMOS transistor and the second resistor terminal.