KR100541695B1 - Internal power supply circuit of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 31
- 230000000087 stabilizing effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 abstract 2
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
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Abstract
본 발명은 반도체 장치의 내부 전원전압 공급회로에 관한 것으로, 종래 반도체 장치의 내부 전원전압 공급회로는 내부 전원전압을 공급받아 동작하는 반도체 장치의 전류 소모량이 많은 경우 외부 전원전압을 승압한 승압된 전원전압의 값을 더욱 높게 하여야 하기 때문에 전력소모가 많은 문제점과, 그 승압된 전원전압의 값이 낮은 경우에는 충분한 전류를 내부의 반도체 장치에 공급할 수 없어 반도체 장치가 오동작 하거나, 전혀 동작할 수 없게 되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 승압된 전원전압과 외부 전원전압의 값을 비교하여, 상기 승압된 전원전압이 외부 전원전압보다 높은 경우 저전위의 출력신호를 출력하는 비교부와; 상기 비교부의 출력신호와 상기 승압된 전원전압에 따라 상기 외부 전원전압을 전압강하시킨 내부 전원전압을 출력하는 내부 전원전압 발생부로 구성하여 외부 전원전압과 승압된 전원전압을 비교한 결과에 따라 내부 전원전압의 크기를 조절하여 출력함으로써, 내부 전원전압을 공급받아 동작하는 반도체 장치의 전류 요구량이 많은 경우에도 상대적으로 낮은 승압된 전원전압을 사용하여 내부 전원전압을 공급함이 가능하여, 전력의 소모를 줄일 수 있는 효과와 아울러 내부의 반도체 장치의 동작을 안정화 시키는 효과가 있다. The present invention relates to an internal power supply voltage supply circuit of a semiconductor device, and the internal power supply voltage supply circuit of a conventional semiconductor device is a boosted power supply that boosts an external power supply voltage when a current consumption of a semiconductor device operating by receiving an internal power supply voltage is large. Since the value of the voltage must be made higher, a lot of power consumption is required, and when the value of the boosted power supply voltage is low, sufficient current cannot be supplied to the internal semiconductor device, causing the semiconductor device to malfunction or not operate at all. There was a problem. In view of the above problems, the present invention compares a value of a boosted power supply voltage with an external power supply voltage, and compares the output unit with a low potential output signal when the boosted power supply voltage is higher than an external power supply voltage; An internal power supply voltage generator configured to output an internal power supply voltage obtained by dropping the external power supply voltage according to the output signal of the comparison unit and the boosted power supply voltage, and compare the external power supply voltage with the boosted power supply voltage By adjusting the voltage and outputting the power, it is possible to supply the internal power supply voltage using a relatively low boosted power supply voltage even when the current demand of the semiconductor device operating under the internal power supply voltage is high, thereby reducing power consumption. In addition to the possible effects, there is an effect of stabilizing the operation of the internal semiconductor device.
Description
본 발명은 반도체 장치의 내부 전원전압 공급회로에 관한 것으로, 특히 승압 전원전압과 외부의 전원전압 값을 비교한 결과에 따라 특정 반도체 장치에 인가되는 내부 전원전압의 값을 변경함으로써, 래치업(latch up)현상을 방지하는데 적당하도록 한 반도체 장치의 내부 전원전압 공급회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an internal power supply voltage supply circuit of a semiconductor device, and more particularly, by latching up by changing a value of an internal power supply voltage applied to a specific semiconductor device according to a result of comparing a boosted power supply voltage with an external power supply voltage value. up) An internal power supply voltage supply circuit of a semiconductor device adapted to prevent the phenomenon.
일반적으로, 래치업(latch up)현상이란 인접한 서로 다른 형(type)의 모스 트랜지스터가 기판과 소스 드레인의 영향으로, 두 개의 바이폴라 트랜지스터와 저항 성분으로 작용하여 전류가 도통되면서 전류의 양이 점차 증가하여 결국 모스 트랜지스터가 파괴되는 현상을 말한다. 이와 같은 래치업 현상이 발생함을 방지하기 위해 누적되는 전류를 외부로 유출시키는 수단을 구비시키는 방법과 반도체 장치에 공급되는 내부 전원전압의 값이 기판전압으로 사용되는 승압된 전원전압 값보다 항상 낮게 유지시키는 방법을 사용하고 있으며, 이와 같은 종래 반도체 장치의 래치업 현상을 방지할 수 있는 반도체 장치의 내부 전원전압 공급회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the latch up phenomenon means that the MOS transistors of different types adjacent to each other are influenced by the substrate and the source drain, and act as two bipolar transistors and a resistive component. The MOS transistor is eventually destroyed. In order to prevent the occurrence of such a latch-up phenomenon, there is a method of providing a current flowing out to the outside and the value of the internal power supply voltage supplied to the semiconductor device is always lower than the boosted power supply voltage value used as the substrate voltage A method of retaining the same is described below in detail with reference to the accompanying drawings of an internal power supply voltage supply circuit of a semiconductor device capable of preventing the latch-up phenomenon of the conventional semiconductor device.
도1은 종래 반도체 장치의 내부 전원전압 공급회로도로서, 이에 도시한 바와 같이 게이트에 승압된 전원전압(Vpp)에 따라 도통제어되며, 드레인에 인가되는 외부의 전원전압(Vext)을 전압강하한 내부 전원전압(Vint)을 소스를 통해 출력하는 엔모스 트랜지스터(NM1)로 구성된다.FIG. 1 is an internal power supply voltage supply circuit diagram of a conventional semiconductor device. As shown in FIG. 1, a conductive control is performed according to a power supply voltage Vpp boosted to a gate and a voltage drop of an external power supply voltage Vext applied to a drain. The NMOS transistor NM1 outputs a power supply voltage Vint through a source.
이하, 상기와 같이 구성된 종래 반도체 장치의 내부 전원전압 공급회로의 동작을 설명한다.The operation of the internal power supply voltage supply circuit of the conventional semiconductor device configured as described above will be described below.
상기와 같은 구성에서는 항상 승압된 전원전압(Vpp)보다 내부 전원전압(Vint)이 그 엔모스 트랜지스터(NM1)의 문턱전압(Vt)이상 낮은 값으로 인가되어 래치업 현상을 방지할 수 있다. 즉, 외부 전원전압(Vext)을 승압한 승압된 전원전압(Vpp)은 상기 외부 전원전압(Vext)보다 같거나 크며, 상기 내부 전원전압(Vint)은 외부 전원전압(Vext)보다 최소한 문턱전압(Vt)만큼 작은 값이기 때문에 항상 내부 전원전압(Vint)은 기판전압으로 사용되는 승압된 전원전압(Vpp)보다 작게 유지된다.In the above configuration, the internal power supply voltage Vint is always applied to a value lower than the threshold voltage Vt of the NMOS transistor NM1 than the boosted power supply voltage Vpp to prevent the latch-up phenomenon. That is, the boosted power supply voltage Vpp that boosts the external power supply voltage Vext is equal to or greater than the external power supply voltage Vext, and the internal power supply voltage Vint is at least the threshold voltage (Vext). Since the value is as small as Vt), the internal power supply voltage Vint is always kept smaller than the boosted power supply voltage Vpp used as the substrate voltage.
이와 같은 상태에서, 비록 래치업 현상은 방지될 수 있지만, 내부 전원전압(Vint)을 전원전압으로 사용하는 반도체 장치에서 소모하는 전류에 관계없이 상기 엔모스 트랜지스터(NM1)인 내부 전원전압 공급회로에서 공급하는 전류는 항상 승압된 전원전압(Vpp)과 외부 전원전압(Vext)의 차에서, 상기 엔모스 트랜지스터(NM1)의 문턱전압값(Vt)를 감한 결과의 제곱에 비례하는 전류를 공급하게 된다.In this state, although the latch-up phenomenon can be prevented, in the internal power supply voltage supply circuit which is the NMOS transistor NM1 regardless of the current consumed by the semiconductor device using the internal power supply voltage Vint as the power supply voltage. The current to be supplied always supplies a current proportional to the square of the result of subtracting the threshold voltage value Vt of the NMOS transistor NM1 from the difference between the boosted power supply voltage Vpp and the external power supply voltage Vext. .
즉, 내부 전원전압(Vint)을 사용하는 반도체 장치의 전류 요구량이 많은 경우에는 승압된 전원전압(Vpp)의 값을 높여야 하며, 이와 같이 높은 승압된 전원전압(Vpp)을 얻기 위해서 부가회로가 필요하며, 전력의 소모가 많고, 승압된 전원전압(Vpp)의 값이 외부 전원전압(Vext)값보다 매우 큰 값이 되지 않으면 반도체 장치가 요구하는 전류를 공급할 수 없게 된다. That is, when the current demand of the semiconductor device using the internal power supply voltage Vint is large, the value of the boosted power supply voltage Vpp must be increased, and an additional circuit is required to obtain the high boosted power supply voltage Vpp. When the power consumption is high and the value of the boosted power supply voltage Vpp does not become much larger than the external power supply voltage Vext, the semiconductor device cannot supply the current required.
상기한 바와 같이 종래 반도체 장치의 내부 전원전압 공급회로는 내부 전원전압을 공급받아 동작하는 반도체 장치의 전류 소모량이 많은 경우 외부 전원전압을 승압한 승압된 전원전압의 값을 더욱 높게 하여야 하기 때문에 전력소모가 많은 문제점과, 그 승압된 전원전압의 값이 낮은 경우에는 충분한 전류를 내부의 반도체 장치에 공급할 수 없어 반도체 장치가 오동작 하거나, 전혀 동작할 수 없게 되는 문제점이 있었다.As described above, the internal power supply voltage of a conventional semiconductor device consumes more power since the value of the boosted power supply voltage that is boosted by the external power supply voltage is increased when the current consumption of the semiconductor device operated by the internal power supply voltage is high. There are many problems, and when the value of the boosted power supply voltage is low, there is a problem in that a sufficient current cannot be supplied to the internal semiconductor device and the semiconductor device malfunctions or cannot operate at all.
이와 같은 문제점을 감안한 본 발명은 래치업을 방지함과 동시에 상대적으로 낮은 승압된 전원전압값으로 내부의 반도체 장치에 충분한 전류를 공급할 수 있는 반도체 장치의 내부 전원전압 공급회로를 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide an internal power supply voltage supply circuit of a semiconductor device capable of preventing latch-up and supplying sufficient current to an internal semiconductor device at a relatively low boosted power supply voltage value. .
상기와 같은 목적은 승압된 전원전압과 외부 전원전압의 값을 비교하여, 상기 승압된 전원전압이 외부 전원전압보다 높은 경우 저전위의 출력신호를 출력하는 비교부와; 상기 비교부의 출력신호와 상기 승압된 전원전압에 따라 상기 외부 전원전압을 전압강하시킨 내부 전원전압을 출력하는 내부 전원전압 발생부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The purpose of the above is to compare the value of the boosted power supply voltage and the external power supply voltage, the comparison unit for outputting a low potential output signal when the boosted power supply voltage is higher than the external power supply voltage; This is achieved by configuring an internal power supply voltage generator for outputting an internal power supply voltage obtained by dropping the external power supply voltage according to the output signal of the comparator and the boosted power supply voltage. The present invention will be described in detail with reference to the accompanying drawings. The explanation is as follows.
도2는 본 발명 반도체 장치의 내부 전원전압 공급회로도로서, 이에 도시한 바와 같이 승압된 전원전압(Vpp)과 외부 전원전압(Vext)의 값을 비교하여, 상기 승압된 전원전압(Vpp)이 외부 전원전압(Vext)보다 높은 경우 저전위의 출력신호를 출력하는 비교부(10)와; 상기 비교부(10)의 출력신호와 상기 승압된 전원전압(Vpp)에 따라 상기 외부 전원전압(Vext)을 전압강하시킨 내부 전원전압(Vint)을 출력하는 내부 전원전압 발생부(20)로 구성된다.FIG. 2 is an internal power supply voltage supply circuit diagram of a semiconductor device according to an embodiment of the present invention. As shown therein, a value of a boosted power supply voltage Vpp and an external power supply voltage Vext is compared to an external power supply voltage Vpp. A comparator 10 for outputting a low potential output signal when the power supply voltage Vext is higher; The internal power supply voltage generator 20 outputs an internal power supply voltage Vint in which the external power supply voltage Vext is dropped in accordance with the output signal of the comparator 10 and the boosted power supply voltage Vpp. do.
상기 내부 전원전압 발생부(20)는 게이트에 승압된 전원전압(Vpp)에 따라 드레인에 인가되는 외부 전원전압(Vext)을 전압강하한 내부 전원전압(Vint)을 소스를 통해 출력하는 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NM1)의 드레인과 소스에 소스와 드레인이 각각 접속되며, 상기 비교부(10)의 출력신호에 따라 도통제어되는 피모스 트랜지스터(PM1)로 구성된다. The internal power supply voltage generator 20 outputs an internal power supply voltage Vint, which has a voltage drop of the external power supply voltage Vext applied to the drain, through a source according to the power supply voltage Vpp boosted by the gate. (NM1); A source and a drain are respectively connected to the drain and the source of the NMOS transistor NM1, and the PMOS transistor PM1 is electrically controlled according to the output signal of the comparing unit 10.
이하, 상기와 같이 구성된 본 발명 반도체 장치의 내부 전원전압 공급회로의 동작을 설명한다.Hereinafter, the operation of the internal power supply voltage supply circuit of the semiconductor device of the present invention configured as described above will be described.
먼저, 외부의 전원전압(Vext)을 승압한 승압된 전원전압(Vpp)이 인가되는 초기에는 전원전압(Vext)보다 낮은 값으로 공급되며, 이에 따라 상기 비교부(10)의 출력신호는 고전위의 출력신호를 출력한다. 이와 같이 고전위의 출력신호를 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프 되어 회로에 영향을 주지 않게 된다. 즉, 엔모스 트랜지스터(NM1)만이 턴온되어 외부 전원전압(Vext)을 전압강하한 내부 전원전압(Vint)을 출력한다.First, when the boosted power supply voltage Vpp that boosts the external power supply voltage Vext is applied at a value lower than the power supply voltage Vext, the output signal of the comparator 10 has a high potential. Outputs the output signal of. As such, the PMOS transistor PM1 applied with the high potential output signal to the gate is turned off so as not to affect the circuit. That is, only the NMOS transistor NM1 is turned on to output the internal power supply voltage Vint in which the external power supply voltage Vext is dropped.
그 다음, 일정한 시간이 경과하여 승압된 전원전압(Vpp)의 값이 외부의 전원전압(Vpp)보다 크게 되는 경우에는 상기 피모스 트랜지스터(PM1)가 턴온된다. 이에 따라 내부 전원전압(Vint)은 상호 병렬접속된 엔모스 트랜지스터(NM1)와 피모스 트랜지스터(PM1)를 통해 전압이 낮아지는 외부 전원전압(Vpp)에 의해 생성이되며, 이때 엔모스 트랜지스터(NM1)와 피모스 트랜지스터(PM1)의 문턱전압값은 하나의 모스 트랜지스터의 문턱전압 값보다 낮아지게 된다. 이는 병렬저항값이 하나의 저항값보다 작은 것으로 부터 쉽게 유추할 수 있다.Next, when the value of the boosted power supply voltage Vpp becomes greater than the external power supply voltage Vpp after a predetermined time elapses, the PMOS transistor PM1 is turned on. Accordingly, the internal power supply voltage Vint is generated by the external power supply voltage Vpp whose voltage is lowered through the NMOS transistor NM1 and the PMOS transistor PM1 connected in parallel with each other. In this case, the NMOS transistor NM1 ) And PMOS transistor PM1 are lower than the threshold voltage of one MOS transistor. This can be easily inferred from the fact that the parallel resistance value is smaller than one resistance value.
이와 같이 낮은 문턱전압에 의해 외부 전원전압(Vext)과 거의 동일한 내부 전원전압(Vint)을 생성하여 출력하게 된다. 이와 같이 종래에 비해 동일한 승압된 전원전압(Vpp)을 사용하는 경우에도 전류의 양이 큰 내부 전원전압(Vint)을 공급할 수 있게 된다.As such, the low threshold voltage generates and outputs an internal power supply voltage Vint that is almost equal to the external power supply voltage Vext. As described above, even when the same boosted power supply voltage Vpp is used, the internal power supply voltage Vint having a large amount of current can be supplied.
상기한 바와 같이 본 발명은 외부 전원전압과 승압된 전원전압을 비교한 결과에 따라 내부 전원전압의 크기를 조절하여 출력함으로써, 내부 전원전압을 공급받아 동작하는 반도체 장치의 전류 요구량이 많은 경우에도 상대적으로 낮은 승압된 전원전압을 사용하여 내부 전원전압을 공급함이 가능하여, 전력의 소모를 줄일 수 있는 효과와 아울러 내부의 반도체 장치의 동작을 안정화 시키는 효과가 있다.As described above, the present invention adjusts the magnitude of the internal power supply voltage according to a result of comparing the external power supply voltage with the boosted power supply voltage, and outputs the same, even when the current demand of the semiconductor device which is supplied and operated by the internal power supply voltage is relatively high. As a result, it is possible to supply the internal power supply voltage using a low boosted power supply voltage, thereby reducing power consumption and stabilizing the operation of the internal semiconductor device.
도1은 종래 반도체 장치의 내부 전원전압 공급회로도.1 is an internal power supply voltage supply circuit diagram of a conventional semiconductor device.
도2는 본 발명 반도체 장치의 내부 전원전압 공급회로도.2 is an internal power supply voltage supply circuit diagram of a semiconductor device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
10:비교부 20:내부 전원전압 발생부10: Comparative unit 20: Internal power supply voltage generator
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980033020A KR100541695B1 (en) | 1998-08-14 | 1998-08-14 | Internal power supply circuit of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980033020A KR100541695B1 (en) | 1998-08-14 | 1998-08-14 | Internal power supply circuit of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000013897A KR20000013897A (en) | 2000-03-06 |
| KR100541695B1 true KR100541695B1 (en) | 2006-04-28 |
Family
ID=19547239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980033020A KR100541695B1 (en) | 1998-08-14 | 1998-08-14 | Internal power supply circuit of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100541695B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101675318B1 (en) * | 2015-12-21 | 2016-11-11 | 주식회사 포스코 | Oriented electrical steel sheet and method for manufacturing the same |
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| US5479093A (en) * | 1992-05-21 | 1995-12-26 | Samsung Electronics Co., Ltd. | Internal voltage generating circuit of a semiconductor device |
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-
1998
- 1998-08-14 KR KR1019980033020A patent/KR100541695B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000013897A (en) | 2000-03-06 |
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| JPH11219586A (en) | Semiconductor integrated circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |