KR100537536B1 - offset removable control method for analog buffer - Google Patents

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KR100537536B1
KR100537536B1 KR10-2004-0030613A KR20040030613A KR100537536B1 KR 100537536 B1 KR100537536 B1 KR 100537536B1 KR 20040030613 A KR20040030613 A KR 20040030613A KR 100537536 B1 KR100537536 B1 KR 100537536B1
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Abstract

본 발명은 옵셋제거용 스위치의 온,오프타이밍을 콘트롤하여 스위치의 온,오프시에 발생되는 글리치와 피드스루현상을 방지할 수 있는 아날로그 버퍼의 제어방법을 개시한다.The present invention discloses a control method of an analog buffer which can control the on / off timing of an offset elimination switch to prevent glitches and feedthroughs occurring when the switch is turned on or off.

본 발명의 아날로그 버퍼 제어방법은 제1구간에서 제1레벨의 제1 및 제2제어신호에 의해 제1 및 제2스위치를 단락시키고 제2레벨의 제3제어신호에 의해 상기 제3스위치를 오픈시켜 연산증폭기의 출력단으로 캐패시터에 연산증폭기의 옵셋전압을 저장하고, 제2구간에서 제2레벨의 제1 및 제3제어신호에 의해 제1 및 제3스위치를 오픈시키고 제1레벨의 제2제어신호에 의해 상기 제2스위치를 단락시켜 연산증폭기의 옵셋전압에 제1스위치의 오프에 따른 옵셋전압이 더해진 값을 저장하며, 제3구간에서 제2레벨의 제1 내지 제3제어신호에 의해 제1 내지 제3스위치를 오픈시켜 제2스위치의 오프에 따른 옵셋전압을 상쇄시켜 캐패시터에 연산증폭기의 옵셋전압을 저장하고, 제4구간에서 제2레벨의 제1 및 제2제어신호에 의해 제1 및 제2스위치를 오픈시키고 제1레벨의 제3제어신호에 의해 상기 제3스위치를 단락시켜 연산증폭기의 출력단의 전압을 입력단의 전압과 동일하게 만들어준다.In the analog buffer control method of the present invention, the first and second switches are short-circuited by the first and second control signals of the first level in the first section, and the third switch is opened by the third control signal of the second level. To store the offset voltage of the operational amplifier in the capacitor at the output of the operational amplifier, open the first and third switches by the first and third control signals of the second level in the second section, and control the second level of the first level. The second switch is shorted by a signal to store the value obtained by adding the offset voltage of the first switch to the offset voltage of the operational amplifier, and storing the value by the first to third control signals of the second level in the third section. Open the first to third switches to offset the offset voltage according to the second switch off to store the offset voltage of the operational amplifier in the capacitor, and the first and second control signals of the second level in the fourth section And the second switch is opened and the first level The short-circuit to the second switch by a third control signal makes the voltage of the output terminal of the operational amplifier in the same way as the voltage at the input terminal.

Description

옵셋제거가 가능한 아날로그버퍼 제어방법{offset removable control method for analog buffer} Offset removable control method for analog buffer

본 발명은 평판표시장치에 사용되는 옵셋보정기능을 구비한 아날로그 버퍼회로에 관한 것으로서, 보다 상세하게는 스위치의 온,오프 타이밍을 콘트롤하글리치 및 피드스루를 제거할 수 있는 아날로그 버퍼회로의 제어방법에 관한 것이다.The present invention relates to an analog buffer circuit having an offset correction function used in a flat panel display, and more particularly, to a control method of an analog buffer circuit capable of controlling on / off timing of a switch and removing glitches and feedthroughs. It is about.

일반적으로, 평판표시장치에 사용되는 아날로그 버퍼는 연산증폭기를 이용하여 구성한다. 연산증폭기에 입력되는 전압에 연산증폭기의 옵셋값이 더해진 값이 연산증폭기의 출력전압으로 출력되는데, 이러한 오프셋은 신호왜곡의 중요한 원인이 된다. 이러한 옵셋에 의한 문제점을 해결하기 위하여, 클럭신호에 의해 제어된 스위치와 옵셋저장용 캐패시터로 구성된 옵셋보정회로를 추가로 구성하였다.In general, an analog buffer used in a flat panel display device is configured using an operational amplifier. The voltage input to the operational amplifier plus the offset value of the operational amplifier is output as the output voltage of the operational amplifier. This offset is an important cause of signal distortion. In order to solve the problem caused by such an offset, an offset correction circuit composed of a switch controlled by a clock signal and an offset storage capacitor is further configured.

도 1은 종래의 옵셋보정회로를 구비한 아날로그 버퍼의 회로구성도를 도시한 것이다.1 is a circuit diagram illustrating an analog buffer including a conventional offset correction circuit.

도 1을 참조하면, 종래의 옵셋보정회로를 구비한 아날로그버퍼회로는 입력신호에 대하여 버퍼기능을 하는, 입력신호(Vin)가 비반전 단자에 인가되는 연산증폭기(15)와, 제1노드(N1)에 음(-)단자가 연결되고 양(+)단자가 연산증폭기의 반전단자가 연결된 제2노드(N2)에 연결되는 옵셋저장용 캐패시터(14)와, 제1제어신호(S1)에 따라서 입력신호(Vin)와 캐패시터(14)의 음(-)단자를 단락 또는 오프시키는 제1스위치(11)와, 제1제어신호(S1)에 따라서 제2노드(N2)와 연산증폭기(15)의 출력단을 단락 또는 오픈시키는 제2스위치(12)와, 제2제어신호(S2)에 따라서 상기 제1노드(N1)와 연산증폭기(15)의 출력단을 단락 또는 오픈시키는 제3스위치(23)와, 상기 연산증폭기(15)의 출력단(VOUT)에 연결된 부하캐패시터(16)를 구비한다.Referring to FIG. 1, a conventional analog buffer circuit including an offset correction circuit includes an operational amplifier 15 to which an input signal Vin is applied to a non-inverting terminal, which functions as a buffer for an input signal, and a first node ( N1) is connected to the second storage terminal (14) connected to the negative (-) terminal and the positive (+) terminal connected to the inverting terminal of the operational amplifier and the first control signal (S1) Accordingly, the first switch 11 short-circuits or turns off the negative terminal of the input signal Vin and the capacitor 14, and the second node N2 and the operational amplifier 15 according to the first control signal S1. The second switch 12 short-circuits or opens the output terminal of < RTI ID = 0.0 >, < / RTI > and the third switch 23 short-circuits or opens the output terminal of the first node N1 and the operational amplifier 15 according to the second control signal S2. And a load capacitor 16 connected to the output terminal VOUT of the operational amplifier 15.

상기한 바와같은 구성을 갖는 아날로그 버퍼회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.The operation of the analog buffer circuit having the above configuration will be described with reference to FIG.

구간(A)에서는, 제1제어신호(S1)에 의해 제1 및 제2스위치(11), (12)가 턴온되어 입력단(Vin)과 노드(N1)이 단락되고 또한 연산증폭기(15)의 출력단(Vout)과 노드(N2)가 단락되며, 제2제어신호(S2)에 의해 제3스위치(13)가 턴오프되어 노드(N1)와 출력단(Vout)은 오픈되므로, 출력단(Vout)의 전압은 입력전압(Vin)과 캐패시터(14)에 저장된 연산증폭기(15)의 옵셋전압(Vos)의 합 즉, Vout=Vin+Vos 가 된다.In the section A, the first and second switches 11 and 12 are turned on by the first control signal S1 to short the input terminal Vin and the node N1, and the operational amplifier 15 The output terminal Vout and the node N2 are short-circuited, and the third switch 13 is turned off by the second control signal S2 so that the node N1 and the output terminal Vout are opened. The voltage becomes the sum of the input voltage Vin and the offset voltage Vos of the operational amplifier 15 stored in the capacitor 14, that is, Vout = Vin + Vos.

구간(C)에서는, 제1제어신호(S1)에 의해 제1 및 제2스위치(11), (12)가 턴오프되어 입력단(Vin)과 노드(N1) 그리고 출력단(Vout)과 노드(N2)가 오픈되며, 제2제어신호(S2)에 의해 제3스위치(13)가 턴온되어 노드(N1)와 출력단(Vout)이 단락되어 출력단(Vout)과 입력단의 전압이 동일하게된다. 즉, Vout=Vin 가 된다. In the section C, the first and second switches 11 and 12 are turned off by the first control signal S1 so that the input terminal Vin, the node N1, the output terminal Vout, and the node N2 are turned off. ) Is opened and the third switch 13 is turned on by the second control signal S2 to short-circuit the node N1 and the output terminal Vout so that the voltages of the output terminal Vout and the input terminal are the same. That is, Vout = Vin.

구간(B)에서는, 제1 내지 제2제어신호(S1-S2)에 의해 제1 내지 제3스위치(11 - 13)가 모두 턴오프되어 입력단(Vin)과 노드(N1), 출력단(Vout)과 노드(N2)그리고 노드(N1)과 출력단(Vout)이 오픈되어 캐패시터(14)가 플로팅된다.In the section B, all of the first to third switches 11 to 13 are turned off by the first to second control signals S1-S2, so that the input terminal Vin, the node N1, and the output terminal Vout are turned off. The node N2 and the node N1 and the output terminal Vout are opened to float the capacitor 14.

상기한 아날로그버퍼는 옵셋저장용 캐패시터와 스위치를 이용하여 연산증폭기의 옵셋을 보상하여 제거할 수 있었으나, 동작구간(B)에서는 캐패시터(14)가 플로팅되므로, 되므로, 외부로부터 노이즈가 제공되는 경우 상기 노이즈에 의해 유발된 전압이 연산증폭기의 반전단자에 연결된 캐패시터(14)로 유입되므로 연산증폭기의 출력단에 글리치가 발생되는 문제점이 있었다. 이러한 피드스루현상은 스위치의 온, 오프신호의 스윙폭에 비례하는데, 전원전압과 출력전압의 영역이 높아질수록 옵셋이 증가하게 되므로 회로성능저하를 초래하게 된다.The analog buffer was able to compensate for the offset of the operational amplifier by using the offset storage capacitor and the switch, but the capacitor 14 is floated in the operation section (B), so if the noise is provided from the outside Since the voltage caused by the noise flows into the capacitor 14 connected to the inverting terminal of the operational amplifier, there is a problem that the glitch is generated at the output terminal of the operational amplifier. This feedthrough phenomenon is proportional to the swing width of the on and off signals of the switch. As the range of the power supply voltage and the output voltage increases, the offset increases, resulting in a decrease in circuit performance.

또한, 구간(C)에서 모스 트랜지스터로 구성되는 스위치(11), (12)가 오픈될 때, 모스 트랜지스터의 채널전하가 옵셋전압을 저장하는 캐패시터(14)로 유입되는 피드스루가 발생된다. 이로 인하여 캐패시터(14)에는 옵셋전압(Vos)과 피드스루에 의해 발생된 전압(Vf)이 저장되므로 옵셋전압이 변화되는 문제점이 있었다. In addition, when the switches 11 and 12 constituted by the MOS transistors are opened in the section C, a feedthrough in which channel charges of the MOS transistors flow into the capacitor 14 that stores the offset voltage is generated. As a result, the capacitor 14 stores the offset voltage Vos and the voltage Vf generated by the feedthrough, so that the offset voltage is changed.

따라서, 본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 스위치의 온, 오프타이밍을 콘트롤하여 글리치 및 피드스루현상을 방지할 수 있는 아날로그 버퍼의 제어방법을 제공하는 데 그 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, the object of the present invention is to provide a control method of the analog buffer that can prevent the glitch and feedthrough by controlling the on and off timing of the switch. have.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 비반전단자에 입력신호가 인가되는 연산증폭기와, 제1노드와 제2노드에 음단자와 양단자가 각각 연결되는 캐패시터와, 입력단과 상기 제1노드에 연결되어 제1제어신호에 의해 제어되는 제1스위치와, 상기 제2노드와 연산증폭기의 출력단에 연결되어 제2제어신호에 의해 제어되는 제2스위치와, 상기 제1노드와 연산증폭기의 출력단에 연결되어 제3제어신호에 의해 제어되는 제3스위치를 구비하는 아날로그 버퍼를 제어하는 방법에 있어서,In order to achieve the above object, the present invention provides an operational amplifier to which an input signal is applied to a non-inverting terminal, a capacitor having a negative terminal and both terminals respectively connected to a first node and a second node, an input terminal, and the first terminal. A first switch connected to a node and controlled by a first control signal, a second switch connected to an output terminal of the second node and the operational amplifier and controlled by a second control signal, and of the first node and the operational amplifier. A method of controlling an analog buffer having a third switch connected to an output terminal and controlled by a third control signal, the method comprising:

제1구간에서 제1레벨의 제1 및 제2제어신호에 의해 제1 및 제2스위치를 단락시키고 제2레벨의 제3제어신호에 의해 상기 제3스위치를 오픈시켜 연산증폭기의 출력단으로 캐패시터에 연산증폭기의 옵셋전압을 저장하고, 제2구간에서 제2레벨의 제1 및 제3제어신호에 의해 제1 및 제3스위치를 오픈시키고 제1레벨의 제2제어신호에 의해 상기 제2스위치를 단락시켜 연산증폭기의 옵셋전압에 제1스위치의 오프에 따른 옵셋전압이 더해진 값을 저장하며, 제3구간에서 제2레벨의 제1 내지 제3제어신호에 의해 제1 내지 제3스위치를 오픈시켜 제2스위치의 오프에 따른 옵셋전압을 상쇄시켜 캐패시터에 연산증폭기의 옵셋전압을 저장하고, 제4구간에서 제2레벨의 제1 및 제2제어신호에 의해 제1 및 제2스위치를 오픈시키고 제1레벨의 제3제어신호에 의해 상기 제3스위치를 단락시켜 연산증폭기의 출력단의 전압을 입력단의 전압과 동일하게 만들어주는 것을 포함하는 아날로그 버퍼 제어방법을 제공하는 것을 특징으로 한다.In the first section, the first and second switches are short-circuited by the first and second control signals of the first level, and the third switch is opened by the third control signal of the second level, and the capacitor is output to the output terminal of the operational amplifier. Stores the offset voltage of the operational amplifier, opens the first and third switches by the first and third control signals of the second level in the second section, and opens the second switch by the second control signal of the first level. A short circuit is stored so that the offset voltage of the first switch is added to the offset voltage of the operational amplifier, and the first to third switches are opened by the first to third control signals of the second level in the third section. The offset voltage of the second switch is canceled to store the offset voltage of the operational amplifier in the capacitor, and the first and second switches are opened by the first and second control signals of the second level in the fourth section. The third switch by a third control signal of one level It is characterized in that it provides an analog buffer control method comprising the step of making the voltage of the output terminal of the operational amplifier equal to the voltage of the input terminal by shorting.

본 발명의 실시예에 있어서, 제1 내지 제3제어신호의 제1레벨은 로직 하이레벨이고, 제2레벨은 로직 로우레벨인 것을 특징으로 한다.In an embodiment of the present invention, the first level of the first to third control signals is a logic high level, and the second level is a logic low level.

상기 캐패시터의 양단자에서의 기생캐패시턴스에 따라 음단자에서의 기생캐패시턴스를 조절하여 준다. 상기 캐패시터는 상부전극과 하부전극이 폴리실리콘막으로 만들어진 폴리실리콘-절연막-폴리실리콘(PIP) 캐패시터로서, 캐패시터의 상부전극은 게이트롤리실리콘막으로 형성되고 캐패시터의 하부전극은 캐패시터 전극으로 형성되며, 상기 하부전극의 크기가 상대적으로 상부전극의 크기보다 큰 것을 특징으로 한다. 상기 캐패시터는 입력단에 더미 캐패시터를 형성하여 상기 캐패시터의 양단자에서의 기생캐패시턴스에 따라 음단자에서의 기생캐패시턴스를 조절하여준다.The parasitic capacitance at the negative terminal is adjusted according to the parasitic capacitance at both terminals of the capacitor. The capacitor is a polysilicon-insulating film-polysilicon (PIP) capacitor in which the upper electrode and the lower electrode are made of a polysilicon film. The upper electrode of the capacitor is formed of a gate lolly silicon film, and the lower electrode of the capacitor is formed of a capacitor electrode. The size of the lower electrode is relatively larger than the size of the upper electrode. The capacitor forms a dummy capacitor at an input terminal to adjust the parasitic capacitance at the negative terminal according to the parasitic capacitance at both terminals of the capacitor.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 옵셋보정회로를 구비한 아날로그 버퍼의 회로구성도를 도시한 것이다.3 is a circuit diagram of an analog buffer having an offset correction circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 아날로그 버퍼는 연산증폭기(25)에 연결된 전압보정기능을 하는 캐패시터(24)와 제1 내지 제3스위치(21-23)가 연결구성된다. 상기 연산증폭기(25)는 입력신호에 대하여 버퍼기능을 하는 것으로서 비반전단자에 입력신호(Vin)가 인가된다. 상기 연산증폭기(15)의 출력단(VOUT)에는 부하캐패시터(16)가 연결된다.상기 캐패시터(24)는 제1노드(N1)와 제2노드(N2)에 각각 음(-)단자와 양(+)단자가 연결되어, 옵셋전압(Vos)을 저장하는 역할을 한다.Referring to FIG. 3, in the analog buffer of the present invention, a capacitor 24 having a voltage correction function connected to the operational amplifier 25 and first to third switches 21-23 are connected to each other. The operational amplifier 25 functions as a buffer for the input signal, and an input signal Vin is applied to the non-inverting terminal. A load capacitor 16 is connected to the output terminal VOUT of the operational amplifier 15. The capacitor 24 is connected to the first and second nodes N1 and N2, respectively. +) Terminal is connected, and serves to store the offset voltage (Vos).

상기 제1스위치(21)는 입력단(Vin)과 제1노드(N1)에 연결되어, 제1제어신호(S1)에 따라서 입력단(Vin)과 제1노드(N1)에 연결된 캐패시터(14)의 음(-)단자를 단락 또는 오프시킨다. 상기 제2스위치(21)는 제2노드(N2)와 연산증폭기(25)의 출력단(Vout)에 연결되어, 제2제어신호(S2)에 따라서 제2노드(N2)에 연결된 캐패시터(24)의 양(+)단자와 연산증폭기(25)의 출력단을 단락 또는 오픈시킨다. 제3스위치(23)는 상기 제1노드(N1)와 연산증폭기(25)의 출력단(Vout)에 연결되어, 제3제어신호(S3)에 따라서 상기 제1노드(N1)에 연결된 캐패시터(24)의 음(-)단자와 연산증폭기(15)의 출력단을 단락 또는 오픈시킨다. The first switch 21 is connected to the input terminal Vin and the first node N1, and according to the first control signal S1 of the capacitor 14 connected to the input terminal Vin and the first node N1. Short or turn off the negative terminal. The second switch 21 is connected to the output terminal Vout of the second node N2 and the operational amplifier 25, and the capacitor 24 connected to the second node N2 according to the second control signal S2. Short or open the positive (+) terminal and the output terminal of the operational amplifier 25. The third switch 23 is connected to the output terminal Vout of the first node N1 and the operational amplifier 25, and the capacitor 24 connected to the first node N1 according to the third control signal S3. Short or open the negative (-) terminal and the output terminal of the operational amplifier 15.

상기한 바와같은 구성을 갖는 본 발명의 아날로그 버퍼회로의 동작을 도 4의 동작파형도 및 도 5 내지 도 8을 참조하여 설명하면 다음과 같다.The operation of the analog buffer circuit of the present invention having the above-described configuration will be described with reference to the operation waveform diagram of FIG. 4 and FIGS. 5 to 8 as follows.

구간(A)에서는, 하이레벨의 제1제어신호(S1)에 의해 제1스위치(21)가 턴온되어 입력단(Vin)과 노드(N1)이 단락되고, 하이레벨의 제2제어신호(S2)에 의해 제2스위치(22)가 턴온되어 연산증폭기(25)의 출력단(Vout)과 노드(N2)가 단락되며, 로우레벨의 제3스위치(23)가 턴오프되어 노드(N1)와 출력단(Vout)이 오픈된다. In the section A, the first switch 21 is turned on by the first control signal S1 at the high level, the input terminal Vin and the node N1 are shorted, and the second control signal S2 at the high level. As a result, the second switch 22 is turned on to short the output terminal Vout and the node N2 of the operational amplifier 25, and the third switch 23 of the low level is turned off so that the node N1 and the output terminal ( Vout) is open.

그러므로, 도 5에 도시된 바와같이 연산증폭기(25)의 출력단(Vout)의 전압은 입력전압(Vin)과 연산증폭기(25)의 합, 즉 Vout=Vin+Vos 가 되고, 연산증폭기(25)의 출력전압(Vout)은 제2스위치(S2)를 통해 반전단자로 피이드백되므로 캐패시터(24)에는 옵셋전압(Vos)가 충전된다.Therefore, as shown in FIG. 5, the voltage at the output terminal Vout of the operational amplifier 25 becomes the sum of the input voltage Vin and the operational amplifier 25, that is, Vout = Vin + Vos, and the operational amplifier 25. Since the output voltage Vout is fed back to the inverting terminal through the second switch S2, the capacitor 24 is charged with the offset voltage Vos.

구간(B)에서는, 로우레벨의 제1제어신호(S1)에 의해 제1스위치(21)가 턴오프되어 입력단(Vin)과 노드(N1)이 오픈되고, 하이레벨의 제2제어신호(S2)에 의해 제2스위치(22)가 턴온되어 연산증폭기(25)의 출력단(Vout)과 노드(N2)가 단락되며, 로우레벨의 제3제어신호에 의해 제3스위치(23)가 턴오프되어 노드(N1)와 출력단(Vout)이 오픈된다. In the section B, the first switch 21 is turned off by the low level first control signal S1 to open the input terminal Vin and the node N1, and the high level second control signal S2. The second switch 22 is turned on, and the output terminal Vout and the node N2 of the operational amplifier 25 are short-circuited, and the third switch 23 is turned off by the third control signal of low level. The node N1 and the output terminal Vout are open.

그러므로, 도 6에 도시된 바와같이 모스 트랜지스터로 구성된 제1스위치의 채널전하가 제1노드(N1)로 유입되고, 제2노드(N2)에는 제1노드(N1)로 유입되는 전하와 반대극성을 갖는 전하가 유입된다. 따라서, 캐패시터(24)에는 연산증폭기(25)의 옵셋에 상기 제1스위치(21)의 채널영역으로부터 유입되는 전하에 의한 옵셋이 더해져 저장된다.Therefore, as shown in FIG. 6, the channel charges of the first switch including the MOS transistors flow into the first node N1 and the second node N2 has the opposite polarity to the charges flowing into the first node N1. Charge is introduced. Therefore, the capacitor 24 is stored by adding an offset by the charge flowing from the channel region of the first switch 21 to the offset of the operational amplifier 25.

구간(C)에서는, 로우레벨의 제1제어신호(S1)에 의해 제1스위치(21)가 턴오프되어 입력단(Vin)과 노드(N1)이 오픈되고, 로우레벨의 제2제어신호(S2)에 의해 제2스위치(22)가 턴오프되어 연산증폭기(25)의 출력단(Vout)과 노드(N2)가 오픈되며, 로우레벨의 제3제어신호에 의해 제3스위치(23)가 턴오프되어 노드(N1)와 출력단(Vout)이 오픈된다. In the section C, the first switch 21 is turned off by the low level first control signal S1 to open the input terminal Vin and the node N1, and the low level second control signal S2. 2) the second switch 22 is turned off, and the output terminal Vout and the node N2 of the operational amplifier 25 are opened, and the third switch 23 is turned off by the low level third control signal. The node N1 and the output terminal Vout are opened.

그러므로, 도 7에 도시된 바와같이 모스 트랜지스터로 구성된 제2스위치의 채널전하가 제2노드(N2)로 유입되고, 제1노드(N1)에는 제2노드(N2)로 유입되는 전하와 반대극성을 갖는 전하가 유입된다. 이때, 제1스위치(21)와 제2스위치(22)의 크기가 동일하다고 가정하면, 구간(B)에서 제1노드(N1)에 유입되는 전하와 동일한 극성을 갖으며, 유입되는 양이 동일하다. 따라서, 제2노드(N2)에는 구간(B)에서 제1스위치(21)에 의해 유입된 전하와 반대극성을 갖는 동일한 양의 전하가 유입되어 상쇄되므로, 캐패시터(24)에는 구간(A)에서와 마찬가지로 연산증폭기(25)의 옵셋에 의한 전압만이 충전된다.Therefore, as shown in FIG. 7, channel charges of the second switch including the MOS transistors flow into the second node N2, and the first node N1 has the opposite polarity to the charges flowing into the second node N2. Charge is introduced. At this time, if it is assumed that the size of the first switch 21 and the second switch 22 is the same, it has the same polarity as the charge flowing into the first node (N1) in the section (B), the amount introduced is the same Do. Accordingly, since the same amount of charge having the opposite polarity to the charge introduced by the first switch 21 is introduced into and offset from the second node N2, the capacitor 24 is provided in the interval A. FIG. Similarly, only the voltage due to the offset of the operational amplifier 25 is charged.

구간(D)에서는, 로우레벨의 제1제어신호(S1)에 의해 제1스위치(21)가 턴오프되어 입력단(Vin)과 노드(N1)이 오픈되고, 로우레벨의 제2제어신호(S2)에 의해 제2스위치(22)가 턴오프되어 연산증폭기(25)의 출력단(Vout)과 노드(N2)가 오픈되며, 하이레벨의 제3제어신호에 의해 제3스위치(23)가 턴온되어 노드(N1)와 출력단(Vout)이 단락된다. In the period D, the first switch 21 is turned off by the low level first control signal S1 to open the input terminal Vin and the node N1, and the low level second control signal S2. 2) the second switch 22 is turned off, and the output terminal Vout and the node N2 of the operational amplifier 25 are opened, and the third switch 23 is turned on by the third control signal of high level. The node N1 and the output terminal Vout are short-circuited.

그러므로, 도 8에 도시된 바와같이 연산증폭기(25)의 출력이 제3스위치(23)를 통해 피이드백되므로, 연산증폭기(25)의 출력단의 전압 Vout=Vin+Vos 으로부터 캐패시터(24)에 저장된 옵셋전압(Vos)이 서로 상쇄되므로, 입력전압(Vin)과 출력전압(VOut)은 동일하게 된다. 즉, Vin=Vout 이 된다. 따라서, 본 발명의 실시예에서는 스위치(21-23)의 온, 오프 타이밍을 콘트롤하여 줌으로써 연산증폭기의 옵셋 뿐만 아니라 스위치의 온, 오프에 따른 옵셋을 제거할 수 있다.Therefore, as shown in FIG. 8, the output of the operational amplifier 25 feeds back through the third switch 23, so that it is stored in the capacitor 24 from the voltage Vout = Vin + Vos of the output terminal of the operational amplifier 25. Since the offset voltages Vos cancel each other, the input voltage Vin and the output voltage VOut become the same. That is, Vin = Vout. Therefore, in the embodiment of the present invention, by controlling the on and off timing of the switches 21 to 23, not only the offset of the operational amplifier but also the offset according to the on and off of the switch can be eliminated.

연산증폭기의 자체 옵셋을 감소시켜 주기위하여 연산증폭기의 입력단에 연결되는 스위치의 크기를 증대시키고 입력단을 레일-투-레일(rail-to-rail)방식으로 채택하는 경우, 연산증폭기의 입력단에서 바라보는 입력캐패시터가 증가한다. 그러므로, 제1노드(N1)와 제2노드(N2)에서의 캐패시턴스 차이로 인하여 스위치의 온,오프타이밍을 콘트롤하여 구간(B),(C)에서 모스 트랜지스터 스위치의 채널영역으로부터 유입되는 전하량을 동일하게 만들어 주더라도 옵셋이 발생할 수도 있다.In order to reduce the op amp's own offset, increase the size of the switch connected to the op amp's input stage and adopt the rail-to-rail method. The input capacitor is increased. Therefore, due to the difference in capacitance between the first node N1 and the second node N2, the on / off timing of the switch is controlled to determine the amount of charge flowing from the channel region of the MOS transistor switch in the periods B and C. Even if you make it the same, an offset may occur.

본 발명에서는 캐패시터의 전극구조를 변경하여 각 노드에서의 캐패시턴스차에 따른 옵셋을 보상할 수 있는데, 이를 도 9a 및 도 9b를 참조하여 설명하면 다음과 같다.In the present invention, by changing the electrode structure of the capacitor to compensate for the offset according to the capacitance difference at each node, this will be described with reference to Figures 9a and 9b.

옵셋저장용 캐패시터(24)로 PIP(polysilicon-Insulator-Polysilicon) 캐패시터가 사용하는 경우, 도 3에 도시된 바와같이 옵셋 캐패시터의 하부전극을 캐패시터 폴리실리콘막으로 하고 상부전극을 게이트 폴리실리콘막으로 하는 경우 연산증폭기의 입력측인 노드(N2)에서의 캐패시턴스를 Cin 이라 하고, 입력단(Vin)에서의 캐패시터가 하부전극을 반도체 실리콘기판으로 하고 상부전극을 캐패시터기판으로 하는 경우 입력단(Vin)에서의 캐패시턴스를 Cb 라한다.When the polysilicon-Insulator-Polysilicon (PIP) capacitor is used as the offset storage capacitor 24, as shown in FIG. 3, the lower electrode of the offset capacitor is a capacitor polysilicon film and the upper electrode is a gate polysilicon film. In this case, the capacitance at the node N2, which is the input side of the operational amplifier, is Cin, and when the capacitor at the input terminal Vin uses the lower electrode as the semiconductor silicon substrate and the upper electrode is the capacitor substrate, the capacitance at the input terminal Vin is determined. Cb.

이 경우, 입력단(Vin)에서의 캐패시턴스(Cb)가 증가함에 따라 연산증폭기(25)의 입력측에서의 캐패시턴스(Cin)도 큰 것이 바람직하다. 그러므로, 캐패시터의 음(-)단자에서의 기생캐패시턴스(Cb)가 캐패시터의 양(+)단자에서의 캐패시턴스(Cin)가 되도록 캐패시터(24)를 제작하는 것이 바람직하다. In this case, it is preferable that the capacitance Cin at the input side of the operational amplifier 25 also increases as the capacitance Cb at the input terminal Vin increases. Therefore, it is preferable to manufacture the capacitor 24 so that the parasitic capacitance Cb at the negative terminal of the capacitor becomes the capacitance Cin at the positive terminal of the capacitor.

따라서, 도 8a에 도시된 바와같이 통상적인 옵셋저장용 캐패시터의 구조에서와 같이 상, 하부전극의 크기가 동일한 경우와는 달리 본 발명에서는 도 8b에 도시된 바와같이 하부전극의 크기를 상부전극의 크기보다 상대적으로 크게 만들어 줌으로써, 입력단(Vin)에서의 기생캐패시턴스(Cb)를 증가시켜 준다. 그러므로, 본 발명에서는 연산증폭기의 옵셋전압을 스위치의 온,오프타이밍을 콘트롤하여 제거하고, 이와 동시에 캐패시터의 하부전극의 크기를 상부전극보다 크게 형성하여 줌으로써 스위치의 온,오프동작에 따른 옵셋전압을 제거할 수 있다.Therefore, unlike the case in which the upper and lower electrodes have the same size as in the structure of a conventional offset storage capacitor as shown in FIG. 8A, the size of the lower electrode is shown in FIG. By making it larger than the size, the parasitic capacitance Cb at the input terminal Vin is increased. Therefore, in the present invention, the offset voltage of the operational amplifier is removed by controlling the on / off timing of the switch, and at the same time, the size of the lower electrode of the capacitor is made larger than the upper electrode, thereby offsetting the offset voltage according to the on / off operation of the switch. Can be removed.

도 10은 본 발명의 다른 실시예에 따른 아날로그버퍼의 구성도를 도시한 것이다.10 is a block diagram of an analog buffer according to another embodiment of the present invention.

도 10을 참조하면, 본 발명의 다른 실시예에 따른 아날로그버퍼는 연산증폭기(35)에 캐패시터(34)와 제1 내지 제3스위치(31-33)가 연결구성된다. 옵셋저장용 캐패시터(34)가 연산증폭기(35)의 비반전단자에 연결되고, 도 4에 도시된 제3제어신호(S3)에 의해 입력단(Vin)에 연결된 제1스위치(31)가 제어된다. 출력단(Vout)과 노드(N1)사이에 연결된 제3스위치(33)는 도 4에 도시된 제1제어신호(S1)에 의해 제어된다. 입력단(VIn)과 노드(N2)에 연결된 제2스위치(22)는 제2제어신호(S2)에 의해 제어된다. Referring to FIG. 10, in the analog buffer according to another embodiment of the present invention, a capacitor 34 and first to third switches 31 to 33 are connected to the operational amplifier 35. The offset storage capacitor 34 is connected to the non-inverting terminal of the operational amplifier 35, and the first switch 31 connected to the input terminal Vin is controlled by the third control signal S3 shown in FIG. 4. . The third switch 33 connected between the output terminal Vout and the node N1 is controlled by the first control signal S1 shown in FIG. 4. The second switch 22 connected to the input terminal Vin and the node N2 is controlled by the second control signal S2.

상기한 바와같은 구성을 갖는 다른 실시예에 따른 아날로그버퍼회로도 도 4에 도시된 동작파형도에 따라 도 5 내지 도 8에서 설명한 바와같은 방식으로 옵셋을 제거할 수 있다.Analog buffer circuit according to another embodiment having the configuration as described above can also remove the offset in the manner described in Figures 5 to 8 according to the operating waveform diagram shown in FIG.

본 발명의 실시예에서는, 상기 스위치는 N형 또는 P형 모스 캐패시터로 구현할 수 있으며, 캐패시터의 양단자와 음단자에서의 기생캐패시턴스가 동일하게 되도록 하는 방법으로는 상기한 바와같이 하부전극의 크기를 상대적으로 상부전극보다 크게 형성하여 주는 방법이외에, 모스 캐패시터와 같은 별도의 캐패시터를 입력단에 더미 캐패시터로 형성하여 스위치의 온,오프동작에 따른 옵셋을 보상하여 줄 수도 있다. In an embodiment of the present invention, the switch may be implemented as an N-type or P-type MOS capacitor, and the size of the lower electrode as described above in such a way that the parasitic capacitance at both terminals and the negative terminal of the capacitor are the same. In addition to the method of forming a relatively larger than the upper electrode, an additional capacitor such as a MOS capacitor may be formed as a dummy capacitor at the input terminal to compensate for the offset according to the on / off operation of the switch.

상기한 바와 같은 본 발명의 실시예에 따른 아날로그버퍼는 스위치의 온,오프타이밍을 콘트롤하여 연산증폭기의 옵셋전압을 제거할 수 있을 뿐만 아니라 캐패시터의 하부전극을 상부전극에 비하여 크게 형성하여 줌으로써 스위치의 온,오프동작에 따른 옵셋전압을 제거할 수 있다.Analog buffer according to an embodiment of the present invention as described above can not only eliminate the offset voltage of the operational amplifier by controlling the on-off timing of the switch, but also by forming the lower electrode of the capacitor larger than the upper electrode of the switch The offset voltage due to the on and off operation can be eliminated.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

도 1은 종래의 아날로그버퍼의 회로구성도,1 is a circuit diagram of a conventional analog buffer,

도 2는 도 1에 도시된 아날로그 버퍼의 동작 타이밍도,2 is an operation timing diagram of the analog buffer shown in FIG. 1;

도 3은 본 발명의 실시예에 따른 옵셋제거가 가능한 아날로그 버퍼의 회로구성도,3 is a circuit diagram illustrating an offset-removable analog buffer according to an embodiment of the present invention;

도 4는 도 3에 도시된 아날로그 버퍼의 동작타이밍도,4 is an operation timing diagram of the analog buffer shown in FIG. 3;

도 5 내지 도 8은 도 3에 도시된 아날로그 버퍼의 회로동작을 설명하기 위한 도면,5 to 8 are views for explaining the circuit operation of the analog buffer shown in FIG.

도 9a 및 9b는 아날로그 버퍼에 사용된 옵셋저장용 캐패시터의 구성도,9A and 9B are configuration diagrams of an offset storage capacitor used in an analog buffer;

도 10은 본 발명의 다른 실시예에 따른 아날로그 버퍼의 회로구성도,10 is a circuit diagram of an analog buffer according to another embodiment of the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 - 23 : 스위치 24 : 옵셋저장용 캐패시터21-23: switch 24: offset storage capacitor

25 : 연산증폭기 26 : 출력 캐패시터25: operational amplifier 26: output capacitor

S1 - S3 : 제어신호 Vos : 옵셋전압S1-S3: Control Signal Vos: Offset Voltage

Claims (5)

비반전단자에 입력신호가 인가되는 연산증폭기와, 제1노드와 제2노드에 음단자와 양단자가 각각 연결되는 캐패시터와, 입력단과 상기 제1노드에 연결되어 제1제어신호에 의해 제어되는 제1스위치와, 상기 제2노드와 연산증폭기의 출력단에 연결되어 제2제어신호에 의해 제어되는 제2스위치와, 상기 제1노드와 연산증폭기의 출력단에 연결되어 제3제어신호에 의해 제어되는 제3스위치를 구비하는 아날로그 버퍼를 제어하는 방법에 있어서,An operational amplifier to which an input signal is applied to the non-inverting terminal, a capacitor connected to the negative terminal and both terminals of the first node and the second node, and a first control signal connected to the input terminal and the first node and controlled by a first control signal. A first switch connected to an output terminal of the second node and the operational amplifier and controlled by a second control signal, and a second switch connected to an output terminal of the first node and the operational amplifier and controlled by a third control signal. In the method for controlling an analog buffer having three switches, 제1구간에서 제1레벨의 제1 및 제2제어신호에 의해 제1 및 제2스위치를 단락시키고 제2레벨의 제3제어신호에 의해 상기 제3스위치를 오픈시켜 연산증폭기의 출력단으로 캐패시터에 연산증폭기의 옵셋전압을 저장하고,In the first section, the first and second switches are short-circuited by the first and second control signals of the first level, and the third switch is opened by the third control signal of the second level, and the capacitor is output to the output terminal of the operational amplifier. Stores the offset voltage of the operational amplifier, 제2구간에서 제2레벨의 제1 및 제3제어신호에 의해 제1 및 제3스위치를 오픈시키고 제1레벨의 제2제어신호에 의해 상기 제2스위치를 단락시켜 연산증폭기의 옵셋전압에 제1스위치의 오프에 따른 옵셋전압이 더해진 값을 저장하며,In the second section, the first and third switches are opened by the first and third control signals of the second level, and the second switch is shorted by the second control signal of the first level so that the offset voltage of the operational amplifier is reduced. 1 Stores the value added with the offset voltage according to the switch off. 제3구간에서 제2레벨의 제1 내지 제3제어신호에 의해 제1 내지 제3스위치를 오픈시켜 제2스위치의 오프에 따른 옵셋전압을 상쇄시켜 캐패시터에 연산증폭기의 옵셋전압을 저장하고,In the third section, the first to third switches are opened by the first to third control signals of the second level to cancel the offset voltage according to the off of the second switch to store the offset voltage of the operational amplifier in the capacitor. 제4구간에서 제2레벨의 제1 및 제2제어신호에 의해 제1 및 제2스위치를 오픈시키고 제1레벨의 제3제어신호에 의해 상기 제3스위치를 단락시켜 연산증폭기의 출력단의 전압을 입력단의 전압과 동일하게 만들어주는 것을 포함하는 것을 특징으로 하는 아날로그 버퍼 제어방법.In the fourth section, the first and second switches are opened by the first and second control signals of the second level, and the third switch is shorted by the third control signal of the first level, thereby reducing the voltage at the output terminal of the operational amplifier. Analog buffer control method comprising the same as the voltage of the input terminal. 제1항에 있어서, The method of claim 1, 제1 내지 제3제어신호의 제1레벨은 로직 하이레벨이고, 제2레벨은 로직 로우레벨인 것을 특징으로 하는 아날로그버퍼 제어방법.The first level of the first to third control signal is a logic high level, the second level is an analog buffer control method, characterized in that the logic low level. 제1항에 있어서, The method of claim 1, 상기 캐패시터의 양단자에서의 기생캐패시턴스에 따라 음단자에서의 기생캐패시턴스를 조절하여 주는 것을 특징으로 하는 아날로그 버퍼 제어방법.And controlling the parasitic capacitance at the negative terminal according to the parasitic capacitance at both terminals of the capacitor. 제3항에 있어서, The method of claim 3, 상기 캐패시터는 상부전극과 하부전극이 폴리실리콘막으로 만들어진 폴리실리콘-절연막-폴리실리콘(PIP) 캐패시터로서, 캐패시터의 상부전극은 게이트롤리실리콘막으로 형성되고 캐패시터의 하부전극은 캐패시터 전극으로 형성되며, 상기 하부전극의 크기가 상대적으로 상부전극의 크기보다 큰 것을 특징으로 하는 아날로그 버퍼 제어방법.The capacitor is a polysilicon-insulating film-polysilicon (PIP) capacitor in which the upper electrode and the lower electrode are made of a polysilicon film. The upper electrode of the capacitor is formed of a gate lolly silicon film, and the lower electrode of the capacitor is formed of a capacitor electrode. And the size of the lower electrode is relatively larger than the size of the upper electrode. 제3항에 있어서, The method of claim 3, 상기 캐패시터는 입력단에 더미 캐패시터를 형성하여 상기 캐패시터의 양단자에서의 기생캐패시턴스에 따라 음단자에서의 기생캐패시턴스를 조절하여 주는 것을 특징으로 하는 아날로그 버퍼 제어방법.And the capacitor forms a dummy capacitor at an input terminal to adjust the parasitic capacitance at the negative terminal according to the parasitic capacitance at both terminals of the capacitor.
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