KR100531954B1 - Crystal defect monitoring method after epitaxial deposition in semiconductor manufacturing - Google Patents
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Abstract
본 발명은 반도체 제조공정 중 에피택셜 증착 후 크리스탈 결함 모니터 방법에 관한 것으로, 보다 자세하게는 에피택셜 성장 실리콘의 제조공정 중 발생되는 크리스탈 결함을 전기적인 데이타에 의한 결함 유무를 판단하게 하는 방법에 관한 것이다.The present invention relates to a method for monitoring a crystal defect after epitaxial deposition in a semiconductor manufacturing process, and more particularly, to a method for determining the presence or absence of a defect due to electrical data of a crystal defect generated during the manufacturing process of epitaxially grown silicon. .
본 발명의 반도체 제조공정 중 에피택셜 증착 후 크리스탈 결함 모니터 방법은 단결정성장에 의해서 베어 웨이퍼를 제조하고, 상기 베어 웨이퍼의 표면에 에피택셜층을 증착하며, 상기 에피택셜층의 증착 후 POCL3을 도핑하고, 상기 POCL3을 도핑에 의한 불순물을 제거하는 클리닝을 하며, 상기 클리닝 된 웨이퍼 표면을 고정 프로브와 이동 프로브를 통해 크리스탈 결함을 OBIRCH 테스트하는 것에 기술적 특징이 있다.In the semiconductor manufacturing process of the present invention, the crystal defect monitoring method after epitaxial deposition fabricates a bare wafer by single crystal growth, deposits an epitaxial layer on the surface of the bare wafer, and dopes POCL3 after deposition of the epitaxial layer. In addition, the POCL3 may be cleaned to remove impurities by doping, and the OBIRCH test of crystal defects may be performed on the cleaned wafer surface through a fixed probe and a moving probe.
따라서, 본 발명의 반도체 제조공정 중 에피택셜 증착 후 크리스탈 결함 모니터 방법은 고정 프로브와 이동 프로브를 통해 크리스탈 결함의 저항에 따른 전류값을 분석함으로써 통계적인 데이타 관리가 가능하고 데이타 신뢰도가 높아진다.Therefore, in the semiconductor manufacturing process of the present invention, the crystal defect monitoring method after epitaxial deposition analyzes the current value according to the resistance of the crystal defect through the fixed probe and the moving probe, thereby enabling statistical data management and increasing data reliability.
또한, 에피텍셜 실리콘을 증착후 다른 추가적인 분석없이 크리스탈 결함의 모니터가 가능해져서 에피택셜 증착의 양산시간을 단축할 수 있으며 에피택셜 박질의 관리가 용이하다.In addition, after depositing epitaxial silicon, crystal defects can be monitored without further analysis, thereby reducing the mass production time of epitaxial deposition and facilitating the management of epitaxial thin film.
Description
본 발명은 반도체 제조공정 중 에피택셜 증착 후 크리스탈 결함 모니터 방법에 관한 것으로, 보다 자세하게는 에피택셜 성장 실리콘의 제조공정 중 발생되는 크리스탈 결함을 전기적인 데이타에 의한 결함 유무를 판단하게 하는 방법에 관한 것이다.The present invention relates to a method for monitoring a crystal defect after epitaxial deposition in a semiconductor manufacturing process, and more particularly, to a method for determining the presence or absence of a defect due to electrical data of a crystal defect generated during the manufacturing process of epitaxially grown silicon. .
반도체 소자의 제조 시에 기판으로 주로 사용되는 실리콘웨이퍼는 웨이퍼를 제조하거나 반도체 소자를 제조하는 동안 실리콘웨이퍼의 표면 및 내부에 철, 구리, 알루미늄 등과 같은 원치 않은 금속 불순물로 오염되기 쉽다. 또한 반도체 소자 제조 시에는 실리콘웨이퍼의 고온 열처리를 통한 산화 과정을 필연적으로 거치게 되는 데, 이 과정에서 실리콘웨이퍼 내부 및 산화막은 금속 불순물로 오염되기 쉽다.Silicon wafers, which are mainly used as substrates in the manufacture of semiconductor devices, are susceptible to contamination with unwanted metal impurities such as iron, copper, aluminum, etc. on the surface and inside of the silicon wafers during the manufacture of wafers or semiconductor devices. In addition, during the manufacturing of semiconductor devices, an oxidation process through high temperature heat treatment of a silicon wafer is inevitably performed. In this process, the inside of the silicon wafer and the oxide film are easily contaminated with metal impurities.
이렇게 실리콘웨이퍼 내부 및 산화막에 오염된 불순물은 산화막의 열화 현상을 초래하여 반도체 소자 제조시 소자의 전기적 특성에 치명적인 영향을 미칠 뿐만 아니라 반도체 소자 자체의 불량 원인이 되기 때문에 반드시 제거되어야 하고 실리콘웨이퍼 내부에는 존재하지 않아야 한다. 그러나, 이러한 불순물 오염은 실리콘웨이퍼 제조 또는 반도체 소자 제조 시에 쉽게 발생될 수 있으며, 따라서 실리콘웨이퍼 또는 반도체 소자를 제조하는 동안 그 오염 정도를 평가하는 기술은 매우 중요하다.Such impurities contaminated in the silicon wafer and the oxide film must be removed because the oxide film deteriorates, which not only has a fatal effect on the electrical characteristics of the device during semiconductor device manufacturing but also causes a defect of the semiconductor device itself. It must not exist. However, such impurity contamination can be easily generated during the manufacture of silicon wafers or semiconductor devices, and therefore a technique for evaluating the degree of contamination during the manufacture of silicon wafers or semiconductor devices is very important.
실리콘 웨이퍼의 내부 오염을 측정하는 대표적인 측정 기술은 성분 분석에 의한 직접적인 측정 방식과 전기적 특성 측정에 의한 간접적인 측정 방법 두 가지가 있다. 직접적인 측정 방법은 이차 이온 질량 분석법, DLTS(deep level transient spectroscopy) 분석법 등을 이용하여 불순물의 정성 및 정량을 측정하는 방법이며, 간접적인 측정 방법은 μ-PCD 라이프타임 측정법 및 표면 광 전압 측정법, 모스 C-V(capacitance-voltage)를 이용한 C-t(capacitance time) 측정법 등을 이용하여 정성 및 정량은 알 수 없으나 실리콘웨이퍼 내부의 불순물 오염 정도를 전자의 생성부터 재결합까지의 시간, 전자의 확산 거리, 전자-홀 쌍(electron-hole pairs) 발생 시간을 측정함으로써 간접적으로 평가하는 방법이다.There are two typical measurement techniques for measuring the internal contamination of silicon wafers: direct measurement by component analysis and indirect measurement by electrical characteristics. Direct measurement methods are qualitative and quantitative determination of impurities using secondary ion mass spectrometry and deep level transient spectroscopy (DLTS) analysis.Indirect measurement methods are μ-PCD lifetime measurement, surface photovoltage measurement, moss Qualitative and quantitative methods cannot be determined using the Ct (capacitance time) method using the capacitance-voltage (CV), but the time from the generation of electrons to recombination, the diffusion distance of electrons, electron-holes It is an indirect evaluation method by measuring the occurrence time of electron-hole pairs.
종래 기술의 크리스탈 결함의 모니터링 방법 중 Visual Inspection과 Automatic Inspection장비를 이용한 방법은 표면의 결함은 모니터 가능하나 Epi속에 묻혀있는 결함은 모니터하기 힘들며, Chemical Etching방법은 크리스탈 결함의 검출을 위해 특수목적으로 제작된 식각액(Etchant)에 도핑 후 Visual Inspection으로 모니터해 왔다. 그래서 육안관찰등에 의한 모니터이므로 통계적인 지수관리가 어렵고 데이타가 상대적으로 부정확하며 Chemical 등의 조건에 따른 데이타 변화가 심하다.In the conventional methods of monitoring crystal defects, the method using visual inspection and automatic inspection equipment can monitor the surface defects, but it is difficult to monitor the defects buried in the epi, and the chemical etching method is specially designed for the detection of crystal defects. After the doping into the etchant (Etchant) has been monitored by Visual Inspection. Therefore, since it is a monitor by visual observation, statistical index management is difficult, data is relatively inaccurate, and data change is severe according to chemical conditions.
또 소자영향의 근거가 되는 결함의 전기적인 근거가 없이 결함의 형상에 의한 결함의 유무를 판단하게 되므로 많은 제약을 수반한다.In addition, since there is no electrical basis for the defect that is the basis of device influence, it is determined whether or not there is a defect due to the shape of the defect.
Chemical Etching에 의한 방법은 Chemical상태에 따라 데이타 변화가 심하며 동일조건의 재현이 불가능하다는 제약이 있고 결함의 원래 형상이 아니라 간접 확인 방식이기 때문에 데이타의 해석에 대한 제약이 부수적으로 발생된다.The method by Chemical Etching has severe data change depending on the chemical state and it is impossible to reproduce the same condition. Since it is an indirect confirmation method rather than the original shape of the defect, additional limitations on the interpretation of the data arise.
대한민국 공개특허 제2001-0054915호를 보면, 프로브를 이용해 제너레이션 라이프타임(generation lifetime)을 측정하여 실리콘 웨이퍼의 결함을 측정하는 것을 기재하고 있다.Korean Patent Laid-Open No. 2001-0054915 discloses measuring defects of a silicon wafer by measuring a generation lifetime using a probe.
도 1은 상기 공개특허 공정에 따른 플로우 차트이다. 실리콘웨이퍼를 산화(S1)하고, 실리콘웨이퍼를 장착(S2)하며, 광 조사(S3)를 하고, 정전 용량 측정(S4)을 하며, 제너레이션 라이프타임을 계산(S5)하는 과정을 도시하고 있다.1 is a flow chart according to the published patent process. A process of oxidizing a silicon wafer (S1), mounting a silicon wafer (S2), irradiating light (S3), measuring capacitance (S4), and calculating generation life time (S5) are illustrated.
그러나, 상기 공개특허는 정전 용량을 측정하여 결함 유무를 판단하는 것으로, 특히 정전 용량을 측정하기 전에 반드시 광 조사를 해야만 신속한 측정이 가능하므로 광 조사부를 추가적으로 장착해야만 하는 단점이 있다.However, the disclosed patent is to determine the presence or absence of a defect by measuring the capacitance, in particular, since the light must be irradiated before the measurement of the capacitance can be quickly measured, there is a disadvantage that must be additionally equipped with a light irradiation.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 고정 프로브와 이동 프로브를 이용하여 결함의 특성에 따른 전류값을 측정함으로써 에피택셜 증착 후 크리스탈 결함의 통계적인 데이타 관리가 가능하고 데이타 신뢰도를 높일 수 있는 방법에 관한 것이다. Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, by using a fixed probe and a moving probe to measure the current value according to the characteristics of the defect by statistical data management of crystal defects after epitaxial deposition And how to increase data reliability.
본 발명의 상기 목적은 단결정성장에 의해서 베어 웨이퍼를 제조하고, 상기 베어 웨이퍼의 표면에 에피택셜층을 증착하며, 상기 에피택셜층의 증착 후 POCL3을 도핑하고, 상기 POCL3을 도핑에 의한 불순물을 제거하는 클리닝을 하며, 상기 클리닝 된 웨이퍼 표면을 고정 프로브와 이동 프로브를 통해 크리스탈 결함을 OBIRCH(Optical Beam Induced Resistance Change) 테스트하는 방법에 의해 달성된다.The object of the present invention is to fabricate a bare wafer by single crystal growth, deposit an epitaxial layer on the surface of the bare wafer, doping POCL3 after deposition of the epitaxial layer, and removing impurities by doping the POCL3. Cleaning is performed, and the cleaned wafer surface is achieved by a method of performing an optical beam induced resistance change (OBIRCH) test on a crystal defect through a fixed probe and a moving probe.
본 발명은 반도체 웨이퍼 제조공정 중 단결정성장에 의해서 제작된 베어 웨이퍼(Bare Wafer)에 에피택셜 실리콘을 성장시키고 여기에 도전층형성을 위한 POCL3 도핑을 하고 도핑에 의한 불순물을 제거하는 클리닝을 진행한 다음 크리스탈 결함의 모니터링을 위한 테스트를 하는 방법에 관한 것이다.In the present invention, epitaxial silicon is grown on bare wafers produced by single crystal growth during semiconductor wafer manufacturing, POCL3 doping for conductive layer formation, and cleaning is performed to remove impurities by doping. The present invention relates to a test method for monitoring crystal defects.
베어 웨이퍼를 제조하기 위하여는 규사 및 규석을 주원료로 사용하고 코크스, 나무 등을 보조원료로 사용하여 대용량 전기로 내부에서 환원작용을 이용하여 다결정 실리콘(Poly - crystalline silicon)을 제조하고, 다시 이를 정제한다.To manufacture a bare wafer, silica and silica are used as the main raw materials, and coke and wood are used as auxiliary raw materials, and poly-crystalline silicon is manufactured by using a reduction effect inside a large-scale electric furnace. do.
이어서, 쵸크랄스키(Czochralski) 결정성장법 또는 플로트 존(Float zone) 결정성장법을 사용하여 일단은 시드(Seed)부위라 칭하고, 타단은 테일(Tail)부위라 칭하는 단결정 실리콘봉(Ingot)을 형성한 후, 후속공정에 의해서 형성되는 베어 웨이퍼의 플랫존(Flat zone)부위가 형성될 수 있도록 상기 단결정 실리콘봉의 일면을 그라인딩(Grinding)한 후, 절단하고 절단된 금속원판의 표면을 거울면 연마하는 등의 공정이 진행됨에 따라 반도체장치 제조공정에 사용할 수 있는 베어 웨이퍼로 준비한다.Subsequently, using a Czochralski crystal growth method or a float zone crystal growth method, a single crystal silicon rod (Ingot), one end of which is referred to as a seed region and the other end thereof, is called a tail region, is used. After forming, after grinding one surface of the single crystal silicon rod to form a flat zone of a bare wafer formed by a subsequent process, the surface of the cut metal disc is mirror-polished. As the process proceeds, such as to prepare a bare wafer that can be used in the semiconductor device manufacturing process.
상기 쵸크랄스키 결정성장법에서는, 먼저 다결정실리콘을 약 1415 ℃ 정도의 결정성장기속에서 녹인 후, 상기 결정성장기를 회전시키며 실리콘 씨결정(Crystal seed)이 부착된 아암을 결정성장기 내부로 천천히 하강시켜 실리콘 씨결정이 용융실리콘의 표면에 닿게 한다.In the Czochralski crystal growth method, first, polycrystalline silicon is melted in a crystal growth phase of about 1415 ° C., and then the crystal growth phase is rotated, and the silicon seed crystal attached arm is slowly lowered into the crystal growth phase. Silicon seed crystals make contact with the surface of the molten silicon.
이에 따라, 상기 용융실리콘과 씨결정의 접촉에 의하여 상기 씨결정의 하부가 용해되기 시작하면, 상기 아암을 상방으로 천천히 이동시킨다. 상기 아암이 상방으로 이동됨에 따라 상기 씨결정과 그에 접촉하는 용융실리콘의 일부가 인상되게 되고, 이 과정에서 상기 씨결정의 접촉면 부근에서 용융실리콘의 냉각에 따른 결정화에 의하여 상기 씨결정이 점차 성장되고, 그 결과 씨결정과 동일한 결정구조를 가지는 단결정의 실리콘봉(Ingot)이 형성된다.Accordingly, when the lower portion of the seed crystal starts to dissolve due to the contact between the molten silicon and the seed crystal, the arm is slowly moved upward. As the arm moves upwards, the seed crystal and a part of the molten silicon in contact with the seed are pulled up, and in the process, the seed crystal is gradually grown by crystallization due to cooling of the molten silicon near the contact surface of the seed crystal. As a result, a single crystal silicon rod (Ingot) having the same crystal structure as the seed crystal is formed.
또한, 상기 플로트 존 결정성장법에서는, 다결정 실리콘봉을 주변부에 유동가능한 유도가열 코일이 감겨있고, 내부에 상부척 및 씨결정이 고정된 하부척이 형성된 결정성장기 내부의 상기 상부척과 씨결정이 고정된 하부척 사이에 삽입하여 상기 다결정 실리콘봉과 씨결정이 접촉하도록 한다. 이후, 유도가열 코일에 특정전압을 인가하면, 상기 유도가열 코일에서 발생된 열이 다결정 실리콘봉과 씨결정의 접촉부위에 전달되어 상기 다결정 실리콘봉은 용융되기 시작한다.In addition, in the float zone crystal growth method, the upper chuck and the seed crystal inside the crystal growth machine having the induction heating coil which is capable of flowing the polycrystalline silicon rod around the periphery, and the lower chuck having the upper chuck and the seed crystal fixed therein are fixed. It is inserted between the lower chuck so that the polycrystalline silicon rod and the seed crystal contact each other. Thereafter, when a specific voltage is applied to the induction heating coil, heat generated in the induction heating coil is transferred to the contact portion of the polycrystalline silicon rod and the seed crystal so that the polycrystalline silicon rod starts to melt.
그리고, 상기 유도가열 코일을 상방으로 이동하면, 먼저 용융된 다결정 실리콘봉은 씨결정과 접촉된 부위부터 냉각되기 시작하여 냉각에 따른 재결정화에 의해서 씨결정이 점차 성장되고, 그 결과 씨결정과 동일한 결정구조를 가지는 단결정 실리콘봉이 형성된다.Then, when the induction heating coil is moved upward, the first molten polycrystalline silicon rod starts to cool from the site in contact with the seed crystal, and the seed crystal grows gradually by recrystallization by cooling, and as a result, the same crystal as the seed crystal A single crystal silicon rod having a structure is formed.
그런데, 전술한 쵸크랄스키 결정성장법 또는 플로트 존 결정성장법에 의해서 제작된 베어 웨이퍼 내부에는, 결정성장기 내부의 온도차이 등의 여러가지 원인에 의해서 8면체형상의 빈공간을 이루는 D-디펙트가 형성될 수 있으며, 상기 베어 웨이퍼의 상부를 폴리싱(Polishing)하면서 상기 D-디펙트의 상부 일부가 절단 및 노출되어 상기 베어 웨이퍼 표면에 홈으로 존재하는 COP(Crystal Originated Particles)가 형성된다. 상기 D-디펙트 및 COP는 후속공정에 의해서 베어 웨이퍼 상에 형성되는 산화막의 브레이크 다운(Break down) 전압의 저하를 가져온다.By the way, inside the bare wafer produced by the above-mentioned Czochralski crystal growth method or the float zone crystal growth method, D-defects forming an octahedral void space due to various reasons such as temperature difference in the crystal growth phase are A portion of the upper portion of the D-defect may be cut and exposed while polishing the upper portion of the bare wafer, thereby forming Crystal Originated Particles (COPs) that exist as grooves on the bare wafer surface. The D-defect and COP lead to a decrease in the break down voltage of the oxide film formed on the bare wafer by a subsequent process.
특히, 쵸크랄스키 결정성장법에 있어서는, 상기 결정성장기 내부에 녹은 다결정 실리콘 내부에 산소(O2)성분이 포함됨에 따라 베어 웨이퍼 내부에는 OP(Oxygen Precipitates)가 발생할 수 있고, 상기 결정성장기 내부에 녹은 다결정실리콘 내부에 중금속물질이 포함됨으로 인해서 상기 베어 웨이퍼 내부에는 금속성 불순물(Metallic Contamination)이 존재할 수 있다. 상기 OP 및 금속성 불순물은 상기 베어 웨이퍼 상에 형성되는 반도체소자를 통전시킬 때, 누설전류(Leakage current)를 발생시키는 원인이 된다.Particularly, in the Czochralski crystal growth method, as the oxygen (O 2 ) component is included in the polycrystalline silicon dissolved in the crystal growth group, OP (Oxygen Precipitates) may occur in the bare wafer, and Due to the heavy metal material contained in the molten polysilicon, metallic impurities may exist in the bare wafer. The OP and the metallic impurities cause leakage current when the semiconductor element formed on the bare wafer is energized.
따라서, 반도체장치의 제조를 위한 공정전에 베어 웨이퍼 상에 디펙트가 존재하는 정도를 평가하는 분석공정을 선행시키는 것이 일반적이다.Therefore, it is common to precede the analytical process for evaluating the degree of the presence of defects on the bare wafer before the process for manufacturing the semiconductor device.
도 2는 본 발명의 공정에 따른 플로우 차트이다. 본 발명의 분석시료를 만들기 위한 모니터링 플로우로서 베어 웨이퍼에 에피택셜 실리콘을 성장시키고 여기에 도전층 형성을 위한 POCL3 도핑을 하고 도핑에 의한 불순물을 제거하는 클리닝을 진행한 다음 크리스탈 결함의 모니터링을 위한 테스트를 하게 된다.2 is a flow chart in accordance with the process of the present invention. As a monitoring flow for making an analytical sample of the present invention, epitaxial silicon is grown on a bare wafer, POCL3 doped to form a conductive layer, and cleaning is performed to remove impurities by doping, followed by a test for monitoring crystal defects. Will be
상기 POCL3은 실리콘을 인으로 도핑할 때 원료로 쓰이는 가스로 광섬유 제조공정에 많이 사용된다. POCl3는 산소와 반응하여 P2O5 증기가 되고 이 증기가 SiO2에 도포되어 P2O5를 함유한 유리가 된다. P2O5는 유리의 반사도를 바꾸는 역할을 한다. 반응식은 4POCl3 + 3O2 = 2P2O5 + 6Cl2 이다.The POCL3 is a gas used as a raw material when doping silicon with phosphorus and is widely used in the optical fiber manufacturing process. POCl 3 reacts with oxygen to form P 2 O 5 vapor, which is then applied to SiO 2 to form P 2 O 5 containing glass. P2O5 changes the reflectivity of the glass. The scheme is 4POCl 3 + 3 O 2 = 2P 2 O 5 + 6Cl 2.
도 3은 상기 테스트과정의 측면도로 고정 프로브(10), POCL3 도핑된 에피택셜 실리콘(20), Wafer기판(30), 이동 프로브(40), OBIRCH 테스트를 위한 광조사 장치(41)를 나타낸다.3 shows the fixed probe 10, the POCL3 doped epitaxial silicon 20, the wafer substrate 30, the moving probe 40, and the light irradiation apparatus 41 for the OBIRCH test.
도 4는 테스트 과정의 평면도로 고정 프로브(10), Wafer기판(30), 이동 프로브(40), 에피택셜 실리콘내의 크리스탈 결함(50)을 나타낸다.4 shows a fixed probe 10, a wafer substrate 30, a moving probe 40, and crystal defects 50 in epitaxial silicon in a plan view of the test procedure.
상기 도 3 및 도 4에 도시된 구성들의 상호 유기적 작용을 설명하면 다음과 같다. 고정 프로브(10)를 증착된 에피택셜 실리콘층(20)에 프로빙(Probing)한 후 파워(Power)단자로 쓰고, 이동 프로브(40)를 이동하며 프로빙하면서 그라운드(Ground)단자로 쓰면, 파워단자와 그라운드단자간에 전류가 흐르는 경로가 생기게 되며 프로빙된 상태에서 웨이퍼 표면을 OBIRCH 테스트함으로써, 각 영역별 위치에서의 전류값을 읽을 수 있고, 이를 웨이퍼 맵(Wafer map)에 데이타의 범위에 따라 맵핑하게 되면 웨이퍼 영역에 따른 변화와 크리스탈 결함의 저항에 따른 피크(Peak)를 확인할 수 있게 된다.Referring to the mutual organic action of the components shown in FIG. 3 and FIG. 4 as follows. Probing the fixed probe 10 to the deposited epitaxial silicon layer 20 and writing it as a power terminal, while moving the probe 40 and writing it as a ground terminal while probing, the power terminal There is a current flow path between the ground and the ground terminals. By OBIRCH testing the wafer surface in the probed state, the current value at each region can be read and mapped according to the data range on the wafer map. Then, the peak according to the change according to the wafer area and the resistance of the crystal defect can be confirmed.
따라서, 본 발명의 반도체 제조공정 중 에피택셜 증착 후 크리스탈 결함 모니터 방법은 고정 프로브와 이동 프로브를 통해 크리스탈 결함의 저항에 따른 전류값을 분석함으로써 통계적인 데이타 관리가 가능하고 데이타 신뢰도가 높아진다.Therefore, in the semiconductor manufacturing process of the present invention, the crystal defect monitoring method after epitaxial deposition analyzes the current value according to the resistance of the crystal defect through the fixed probe and the moving probe, thereby enabling statistical data management and increasing data reliability.
또한, 에피텍셜 실리콘을 증착후 다른 추가적인 분석없이 크리스탈 결함의 모니터가 가능해져서 에피택셜 증착의 양산시간을 단축할 수 있으며 에피택셜 박질의 관리가 용이하다.In addition, after depositing epitaxial silicon, crystal defects can be monitored without further analysis, thereby reducing the mass production time of epitaxial deposition and facilitating the management of epitaxial thin film.
도 1은 종래의 실리콘 웨이퍼의 제너레이션 라이프타임 측정 방법을 개략적으로 도시한 것이다.1 schematically illustrates a method for measuring generation lifetime of a conventional silicon wafer.
도 2는 본 발명의 공정에 따른 플로우 차트이다.2 is a flow chart in accordance with the process of the present invention.
도 3은 본 발명에 따른 OBIRCH 테스트과정의 측면도이다.3 is a side view of the OBIRCH test process according to the present invention.
도 4는 본 발명에 따른 OBIRCH 테스트과정의 평면도이다.4 is a plan view of the OBIRCH test process according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
10 : 고정 프로브 20 : 에피택셜 실리콘 10: fixed probe 20: epitaxial silicon
30 : 웨이퍼 40 : 이동 프로브 30: wafer 40: moving probe
50 : 크리스탈 결함 50: crystal defect
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2003
- 2003-01-30 KR KR10-2003-0006450A patent/KR100531954B1/en not_active IP Right Cessation
Patent Citations (5)
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| Publication number | Publication date |
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