KR100528072B1 - Method for manufacturing capacitor - Google Patents
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Abstract
본 발명은 캐패시터의 제조방법에 관한 것으로, 특히 MIM 캐패시터 제조시 상부 금속층과 유전층을 식각하여 MIM 캐패시터를 제조할 경우 캐패시터의 모서리 부분에서 나타나는 하부 금속층과 상부 금속층의 브릿지 현상 및 프린징 효과에 의해 발생하는 누설 전류를 감소시키는 MIM 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor, and in particular, when manufacturing the MIM capacitor by etching the upper metal layer and the dielectric layer during the manufacturing of the MIM capacitor, it is caused by the bridge phenomenon and the fringing effect of the lower metal layer and the upper metal layer appearing at the corners of the capacitor. The present invention relates to a MIM capacitor manufacturing method for reducing leakage current.
본 발명의 상기 목적은 제 1 층간 절연막의 상부에 하부 금속층 및 유전체를 형성하는 단계, 상기 유전체의 상부에 MIM-1 마스크를 이용하여 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막과 상기 유전체의 상부에 MIM-2 마스크를 이용하여 상부 금속층을 형성하는 단계 및 상기 상부 금속층을 포함한 기판의 상부에 제 3 층간 절연막을 형성하는 단계를 포함하는 캐패시터의 제조방법에 의해 달성된다.The object of the present invention is to form a lower metal layer and a dielectric on top of the first interlayer insulating film, to form a second interlayer insulating film using a MIM-1 mask on the dielectric, the second interlayer insulating film and the And forming a third interlayer insulating film on top of the substrate including the upper metal layer using a MIM-2 mask on top of the dielectric.
따라서, 본 발명의 캐패시터 제조방법은 상부 금속층 형성시 금속원자의 재스퍼터링으로 상부 금속층과 하부 금속층 사이에 발생하는 브릿지 현상을 상부 금속층과 유전체 사이에 층간 절연막을 형성하여 방지함으로써 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.Accordingly, the capacitor manufacturing method of the present invention prevents the bridge phenomenon occurring between the upper metal layer and the lower metal layer by resputtering metal atoms when the upper metal layer is formed by forming an interlayer insulating film between the upper metal layer and the dielectric to improve the reliability and yield of the device. There is an effect that can be improved.
Description
본 발명은 캐패시터의 제조방법에 관한 것으로, 특히 금속-절연층-금속(Metal-Insulator-Metal, 이하 MIM) 캐패시터 제조시 상부 금속층과 유전층을 식각하여 MIM 캐패시터를 제조할 경우 캐패시터의 모서리 부분에서 나타나는 하부 금속층과 상부 금속층의 브릿지 현상 및 프린징 효과에 의해 발생하는 누설 전류를 감소시키는 MIM 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor, in particular, when manufacturing a metal-insulator-metal (hereinafter referred to as MIM) capacitor, when the MIM capacitor is manufactured by etching the upper metal layer and the dielectric layer. The present invention relates to a method for manufacturing a MIM capacitor which reduces leakage current caused by bridge phenomenon and fringing effect of a lower metal layer and an upper metal layer.
반도체 메모리 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다. In order to secure a high capacitance in a small area according to the improvement of the integration degree of a semiconductor memory device, a method of forming a capacitor with a dielectric film having a high dielectric constant, forming a thin dielectric film, or increasing the cross-sectional area of a capacitor has been proposed.
캐패시터의 단면적을 증가시키기 위해서, 적층형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리 실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.In order to increase the cross-sectional area of the capacitor, various techniques have been proposed, such as a technique for forming a stacked capacitor or a trench capacitor, or a technique using a hemispherical polysilicon film, but these techniques complicate the structure of the capacitor and the process is too complicated. Therefore, there are problems such as an increase in manufacturing cost and a decrease in yield.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.Usually, SiO 2 / Si 3 N 4 -based dielectric material is used as the dielectric film of the capacitor. Depending on the electrode material of the capacitor, a PIP (Poly Insulator Poly) capacitor or a MIM capacitor is used. Thin-film capacitors such as PIP capacitors or MIM capacitors are used in analog products that require the precision of capacitors, unlike MOS capacitors and junction capacitors, because they are bias-independent.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)와 TCC(Temperature Coefficient for Capacitor)가 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.In addition, in the case of MIM capacitors, the capacitance per unit area is harder to manufacture than PIP capacitors, whereas the VCC (Voltage Coefficient for Capacitor) and TCC (Temperature Coefficient for Capacitor) of the capacitance according to voltage or temperature are applied to the PIP capacitor. It is very advantageous for producing precise analog products because it shows very good characteristics.
도 1a 내지 도 1f는 종래 기술에 의한 캐패시터 제조 공정의 단면도이다.1A to 1F are cross-sectional views of a capacitor manufacturing process according to the prior art.
먼저, 도 1a는 소정의 장치가 구성되어 있는 기판(1)의 하부 금속층(2) 상에 유전체층(3) 및 상부 금속층(4)을 증착하는 단계이다.First, FIG. 1A is a step of depositing a dielectric layer 3 and an upper metal layer 4 on a lower metal layer 2 of a substrate 1 in which a predetermined device is constructed.
다음, 도 1b는 마스크(도시 안 함)를 사용하여 캐패시터가 형성될 영역의 유전체층과 상부 금속층을 동시에 식각하여 MIM 캐패시터(5)를 형성하는 단계이다.Next, FIG. 1B is a step of forming the MIM capacitor 5 by simultaneously etching the dielectric layer and the upper metal layer in the region where the capacitor is to be formed using a mask (not shown).
다음, 도 1c는 상기 MIM 캐패시터가 형성된 기판 전면에 층간 절연층(6)을 형성하는 단계이다.Next, FIG. 1C is a step of forming the interlayer insulating layer 6 on the entire surface of the substrate on which the MIM capacitor is formed.
다음, 도 1d는 상기 형성된 MIM 캐패시터의 상부 금속층 및 하부 금속층을 각각 최상부 금속층과 연결하기 위한 콘택 비아 홀을 형성하기 위해 층간 절연층을 식각하고, 베리어 금속(7)을 증착하는 단계이다. Next, FIG. 1D is a step of etching the interlayer insulating layer and depositing the barrier metal 7 so as to form contact via holes for connecting the upper metal layer and the lower metal layer of the formed MIM capacitor with the uppermost metal layer, respectively.
다음, 도 1e는 비아 홀에 플러그 금속(8)을 매립하고 평탄화하여 콘택 비아 홀을 완성하는 단계이다.Next, FIG. 1E is a step of filling the plug metal 8 in the via hole and planarizing to complete the contact via hole.
다음, 도 1f는 상기 텅스텐 상부에 금속층을 증착하고 패턴하여 최상부 금속층(9)을 형성하여 MIM 캐패시터를 완성하는 단계이다.Next, FIG. 1F is a step of depositing and patterning a metal layer on the tungsten to form a top metal layer 9 to complete a MIM capacitor.
대한민국 공개특허 제 2003-58317호에는 하부전극을 지지하고 있는 산화물의 습식 제거시 식각용액에 층간 절연막이 어택받는 것을 방지하도록 하기 위해 식각 정지막을 형성하는 방법에 대하여 기재되어 있고, 대한민국 공개특허 제 2002-73822호에는 유전막이 균일하게 형성되고 또한 단차피복성을 우수하게 하고, 하부전극의 측벽에 스페이서를 구비하는 것이 특징인 MIM 캐패시터에 대하여 기재되어 있다.Korean Patent Laid-Open Publication No. 2003-58317 describes a method of forming an etch stop layer in order to prevent an interlayer insulating layer from attacking an etching solution when the oxide supporting the lower electrode is wetly removed. -73822 describes a MIM capacitor which is formed uniformly and has excellent step coverage, and has a spacer on the sidewall of the lower electrode.
그러나, 상기와 같은 종래의 기술들에 있어서, 상부 금속층과 MIM 유전체를 동시에 식각하여 MIM 캐패시터를 형성하는 공정은 MIM 캐패시터의 모서리에서 발생되는 프린징 효과(fringing effect) 및 MIM 유전체의 식각에 필요한 어느 정도의 과잉 식각에 따라 하부 금속층이 식각되어 재증착되어 발생되는 브릿지(bridge) 현상을 수반하므로 MIM 캐패시터가 쇼트되어 누설 전류 특성을 저하시킨다. 도 2는 종래 기술에 의한 MIM 캐패시터의 제조 중에 상부 금속층을 증착 후에 스퍼터링 공정으로 식각시 과잉 식각공정에 의해 유전체층의 측벽에 금속 원자가 증착되어 상부 금속층과 하부 금속층이 연결(A)되는 현상을 나타내는 SEM 이미지 사진이다.However, in the above conventional techniques, the process of forming the MIM capacitor by simultaneously etching the upper metal layer and the MIM dielectric may include any fringing effect occurring at the corners of the MIM capacitor and the etching of the MIM dielectric. As a result of excessive etching, the lower metal layer is etched and re-deposited, resulting in a bridge phenomenon, which short-circuits the MIM capacitor and degrades leakage current characteristics. 2 is a SEM illustrating a phenomenon in which a metal atom is deposited on a sidewall of a dielectric layer by an excessive etching process during the sputtering process after deposition of an upper metal layer during the manufacture of a MIM capacitor according to the prior art, thereby connecting the upper metal layer and the lower metal layer (A). Image is a picture.
한편 상기와 같은 문제점을 해결하기 위해 하부 전극에 스페이서를 사용하는 방법이 있었으나, 공정 제어의 어려움으로 인해 브릿지 현상을 완전히 해결할 수 없고, 공정이 복잡해진다는 문제점이 있다.On the other hand, there was a method of using a spacer in the lower electrode to solve the above problems, but due to the difficulty of process control, there is a problem that the bridge phenomenon cannot be completely solved, and the process is complicated.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 하부 금속층, 유전체 및 층간 절연 산화막을 증착한 후에 MIM-1 마스크와 MIM-2 마스크를 이용하여 상부 금속층 및 측벽 산화막을 형성하여 상부 금속층 형성시 발생되는 하부 금속층과 상부 금속층과의 브릿지를 제거하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 MIM 캐패시터의 제조방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the above problems of the prior art, by depositing a lower metal layer, a dielectric and an interlayer insulating oxide film to form an upper metal layer and sidewall oxide film using a MIM-1 mask and a MIM-2 mask An object of the present invention is to provide a method for manufacturing a MIM capacitor which can improve the reliability and yield of the device by removing the bridge between the lower metal layer and the upper metal layer generated when forming the upper metal layer.
본 발명의 상기 목적은 제 1 층간 절연막의 상부에 하부 금속층 및 유전체를 형성하는 단계, 상기 유전체의 상부에 MIM-1 마스크를 이용하여 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막과 상기 유전체의 상부에 MIM-2 마스크를 이용하여 상부 금속층을 형성하는 단계 및 상기 상부 금속층을 포함한 기판의 상부에 제 3 층간 절연막을 형성하는 단계를 포함하는 캐패시터의 제조방법에 의해 달성된다.The object of the present invention is to form a lower metal layer and a dielectric on top of the first interlayer insulating film, to form a second interlayer insulating film using a MIM-1 mask on the dielectric, the second interlayer insulating film and the And forming a third interlayer insulating film on top of the substrate including the upper metal layer using a MIM-2 mask on top of the dielectric.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 3a 내지 도 3d는 본 발명에 따른 MIM 캐패시터의 제조공정에 따른 단면도이다.3A to 3D are cross-sectional views of a manufacturing process of a MIM capacitor according to the present invention.
우선, 도 3a에 도시된 바와 같이, 제 1 층간 절연막(11)의 상부에 MIM 캐패시터의 하부 전극으로 사용될 하부 금속층(12) 및 유전체층(13)을 형성한다. 상기 유전체는 Si3N4, SiO2, Al2O3, TaON, TiO 2, Ta2O5, ZrO2, (Ba,Sr)TiO3 (BST), (Pb,Zr)TiO3 (PZT) 또는 (Pb,La)(Zr,Ti)O3 (PLZT)와 같은 물질을 화학기상증착 또는 원자층 성장법(Atomic Layer Deposition)으로 단층 또는 복층으로 사용할 수 있으며, 200 내지 1000Å의 두께로 증착하는 것이 바람직하다.First, as shown in FIG. 3A, the lower metal layer 12 and the dielectric layer 13 to be used as the lower electrodes of the MIM capacitor are formed on the first interlayer insulating film 11. The dielectric material is Si 3 N 4 , SiO 2 , Al 2 O 3 , TaON, TiO 2 , Ta 2 O 5 , ZrO 2 , (Ba, Sr) TiO 3 (BST), (Pb, Zr) TiO 3 (PZT) Alternatively, a material such as (Pb, La) (Zr, Ti) O 3 (PLZT) may be used as a single layer or multiple layers by chemical vapor deposition or atomic layer deposition, and deposited at a thickness of 200 to 1000Å. It is preferable.
다음, 도 3b에 도시된 바와 같이, 제 2 층간 절연막(14)을 증착한 후에 제 1 포토레지스트(15)를 도포하고 MIM-1 마스크를 이용하여 상기 제 1 포토레지스트를 패터닝하고 상기 패터닝된 포토레지스트를 이용하여 상기 제 2 층간 절연막을 식각한다. 상기 제 2 층간 절연막은 HDP-FSG(high density plasma fluorinated silicate glass)가 바람직하다.Next, as shown in FIG. 3B, after depositing the second interlayer insulating film 14, the first photoresist 15 is applied, the first photoresist is patterned using a MIM-1 mask, and the patterned photo The second interlayer insulating layer is etched using a resist. The second interlayer insulating film is preferably HDP-FSG (high density plasma fluorinated silicate glass).
다음, 도 3c에 도시된 바와 같이, 상기 제 1 포토레지스트를 제거하고, MIM 캐패시터의 상부 전극으로 사용될 상부 금속층(16)을 형성한 후에 제 2 포토레지스트(17)를 도포하고 MIM-2 마스크를 이용하여 상기 제 2 포토레지스트를 패터닝하고 상기 패터닝된 포토레지스트를 이용하여 상기 하부 금속층이 드러나도록 상기 상부 금속층, 제 2 층간 절연막 및 유전체를 식각한다.Next, as shown in FIG. 3C, the first photoresist is removed, the upper metal layer 16 to be used as the upper electrode of the MIM capacitor is formed, and then the second photoresist 17 is applied and the MIM-2 mask is applied. Patterning the second photoresist and etching the upper metal layer, the second interlayer insulating film and the dielectric so that the lower metal layer is exposed using the patterned photoresist.
기존의 공정에서는 상부 금속층과 유전체를 식각시 하부 금속층에서 금속의 재스퍼터링이 발생하고, 이 때 발생한 금속은 유전체의 외벽에 증착되어 상부 금속층과 하부 금속층을 브릿지시키는 현상이 발생하였으나, 본 발명은 상부 금속층과 유전체 사이에 층간 절연막을 형성하여, 상부 금속층과 하부 금속층 사이에 발생하는 브릿지 현상을 방지한다(B).In the conventional process, when the upper metal layer and the dielectric are etched, metal sputtering occurs in the lower metal layer, and the generated metal is deposited on the outer wall of the dielectric to bridge the upper metal layer and the lower metal layer. An interlayer insulating film is formed between the metal layer and the dielectric to prevent bridge phenomenon occurring between the upper metal layer and the lower metal layer (B).
마지막으로, 도 3d에 도시된 바와 같이, 상부 금속층을 포함한 기판의 상부에 제 3 층간 절연막을 증착한다.Finally, as shown in FIG. 3D, a third interlayer insulating film is deposited on top of the substrate including the upper metal layer.
상기와 같이 본 발명은 MIM-1 마스크를 이용하여 층간 절연막을 형성후 MIM캐패시터를 형성함으로써, 하부 금속층과 상부 금속층간의 브릿지 현상을 제거하여 소자의 신뢰성 및 수율을 향상시키는 효과를 가져올 수 있다. 이때, MIM-1 마스크와 MIM-2 마스크의 오버랩을 최소 0.25㎛ 제작하여야 하며, MIM 마스크 공정을 I-Line으로 진행한다.As described above, the present invention can form an MIM capacitor after forming an interlayer insulating film using a MIM-1 mask, thereby removing the bridge phenomenon between the lower metal layer and the upper metal layer, thereby improving the reliability and yield of the device. At this time, the overlap between the MIM-1 mask and the MIM-2 mask should be manufactured at least 0.25 μm, and the MIM mask process is performed by I-Line.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 캐패시터 제조방법은 상부 금속층 형성시 금속원자의 재스퍼터링으로 상부 금속층과 하부 금속층사이에 발생하는 브릿지 현상을 상부 금속층과 유전체 사이에 층간 절연막을 형성하여 방지함으로써 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.Therefore, the capacitor manufacturing method of the present invention prevents the bridge phenomenon occurring between the upper metal layer and the lower metal layer by the re-sputtering of the metal atoms when forming the upper metal layer by forming an interlayer insulating film between the upper metal layer and the dielectric to improve the reliability and yield of the device. There is an effect that can be improved.
도 1은 종래기술에 의한 MIM 캐패시터의 제조 공정단면도.1 is a cross-sectional view of the manufacturing process of the MIM capacitor according to the prior art.
도 2는 종래기술에 의한 MIM 캐패시터의 제조 공정 중 브릿지가 발생한 것을 나타낸 이미지 사진.Figure 2 is an image photograph showing that the bridge occurs during the manufacturing process of the MIM capacitor according to the prior art.
도 3은 본 발명에 따른 MIM 캐패시터의 제조 공정단면도.Figure 3 is a cross-sectional view of the manufacturing process of the MIM capacitor according to the present invention.
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