KR100524059B1 - ST. Computer's ST. Function support device - Google Patents
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Abstract
본 발명은 에스.티.알. 지원장치에 관한 것으로, 시스템이 명령을 수행하지않으면서 전력을 소량 소모하고있는 상태로 되었을 때 소정 정보를 복수의 메모리 모듈에 저장하고 시스템이 워킹 상태로 되돌아올 때 상기 저장된 정보를 로드하여 실행하는 컴퓨터 시스템에 있어서, 소정 입력 전압의 온오프시 소정시간이 경과된 후 안정된 전압을 출력하는 전원부; 전원부가 오프되면 각 메모리 모듈의 복수의 메모리에 저장된 정보를 리프레쉬하는 에스.티.알. 지원부; 및 전원부의 오프시에 각 메모리 모듈의 리프레쉬를 위해 에스.티.알. 지원부에 소정 명령을 출력하는 메모리 콘트롤러를 포함함을 특징으로한다.The present invention relates to S.T.R. The present invention relates to a support apparatus, wherein when a system consumes a small amount of power without executing a command, a predetermined information is stored in a plurality of memory modules, and the stored information is loaded and executed when the system returns to a working state. A computer system comprising: a power supply unit for outputting a stable voltage after a predetermined time elapses when a predetermined input voltage is turned on and off; When the power supply unit is turned off, it stores the information stored in the plurality of memories of each memory module. Support; And ST for refreshing each memory module when the power supply unit is turned off. And a memory controller for outputting a predetermined command to the support unit.
본 발명에 의하면, STR이 지원되는 컴퓨터의 파워 온 시간이 단축될 수 있고, 칩셋에서 별도로 지원하지않더라도 STR을 지원할 수 있으므로 칩셋의 사용제약에서 벗어날 수 있다.According to the present invention, the power-on time of the STR-supported computer can be shortened and the STR can be supported even if not separately supported by the chipset, thereby deviating from the limitation of use of the chipset.
Description
본 발명은 컴퓨터의 에스.티.알.(STR, Save To RAM) 기능 지원장치에 관한 것으로, 특히 컴퓨터에 있어서 메모리의 셀프 리프레쉬(Self Refresh)기능을 갖는 칩셋을 구비하지않고도 STR 기능을 지원하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for supporting a computer's ST (Save To RAM) function, and more particularly, to support an STR function without a chipset having a self refresh function of a memory in a computer. Relates to a device.
에이.씨.피.아이.(ACPI, Advanced Configuration and Power Interface)는 운영체제(Operating System)가 컴퓨터의 마더보드(mother board)를 조작할 수 있는 하드웨어 및 소프트웨어 인터페이스를 말한다.ACPI (Advanced Configuration and Power Interface) is a hardware and software interface that allows an operating system to operate a computer's motherboard.
ACPI에 필요한 것으로는, 예를 들어, 코아 칩셋(Core Chipset), 그래픽 콘트롤러, 모뎀 칩 그리고 시스템 콘트롤 인터럽트(System Control Interrupt)와 같이 ACPI와 호환성이 있는 하드웨어, ACPI 바이오스(BIOS, Basic Input Output System) 그리고 ACPI OS 등이다.For ACPI, you need ACPI compatible hardware such as Core Chipsets, graphics controllers, modem chips and System Control Interrupts, and Basic Input Output System (BIPI). And ACPI OS.
ACPI의 파워 상태를 살펴보자. 전체 시스템 상태로 보면, 시스템이 본질적으로 명령을 수행하지않으면서 전력을 조금만 소모하고있는 상태인 G1상태가 있다. 이 상태는 웨이크 업(wake-up) 명령이 발생하면 워킹(working)상태로 돌아올 수 있다.Let's look at the power state of ACPI. In the overall system state, there is the G1 state, which is essentially a state where the system consumes little power without executing commands. This state may return to the working state when a wake-up command occurs.
G1상태중 시스템 메모리를 제외한 모든 하드웨어의 콘텍스트(context)가 유지되지않는 S3상태가 있다. 이 상태에서 웨이크 업 명령이 발생하면 중앙처리장치(CPU)는 리셋 벡터(reset vector)를 수행한다.Among the G1 states, there is an S3 state in which the context of all hardware except system memory is not maintained. When the wake up command occurs in this state, the CPU performs a reset vector.
이러한 S3상태는 STR상태로서, CPU 및 칩셋은 오프되고, 메모리는 온 상태로 있다. S3상태로부터의 웨이크 업은 다음과 같이 이루어진다. 먼저, CPU는 파워 온(power-on) 리셋 벡터에서 실행을 시작한다. BIOS는 메모리 컨트롤러 구성(configuration)을 리스토아(restore)하고, 캐쉬를 무효화하며, 칩셋 레지스터를 리스토아한다. OS가 다시 제어를 시작하고, 웨이크(wake) 벡터를 시작한다.This S3 state is a STR state, where the CPU and chipset are off, and the memory is on. The wake up from the S3 state is performed as follows. First, the CPU starts executing at a power-on reset vector. The BIOS restores the memory controller configuration, invalidates the cache, and restores the chipset registers. The OS regains control and starts a wake vector.
컴퓨터가 STR상태에 들어가면, 메모리 컨트롤러는 메모리에 기록된 정보를 계속 유지하기위해 메모리를 리프레쉬해야한다. 메모리의 종류에는 셀프 리프레쉬(Self-refresh) 기능을 구비한 메모리도 있지만, 그러한 메모리는 고가이다. 따라서, 외부에서 메모리를 리프레쉬하는 장치가 필요하다.When the computer enters the STR state, the memory controller must refresh the memory to keep the information written to it. Some types of memory include a memory having a self-refresh function, but such a memory is expensive. Therefore, an apparatus for refreshing the memory from the outside is needed.
본 발명이 이루고자하는 기술적 과제는 컴퓨터가 STR상태로 들어갔을 때, 메모리의 리프레쉬가 가능하도록 제어하는 컴퓨터의 에스.티.알. 기능 지원 장치를 제공하는데 있다.The technical problem to be achieved by the present invention is to control the computer memory to enable the refresh of the memory when the computer enters the STR state. It is to provide a function support device.
상기 기술적 과제를 이루기 위한, 본 발명은 시스템이 명령을 수행하지않으면서 전력을 소량 소모하고있는 상태로 되었을 때 소정 정보를 복수의 메모리 모듈에 저장하고 상기 시스템이 워킹 상태로 되돌아올 때 상기 저장된 정보를 로드하여 실행하는 컴퓨터 시스템에 있어서, 소정 입력 전압의 온오프시 소정시간이 경과된 후 안정된 전압을 출력하는 전원부; 상기 전원부가 오프되면 상기 각 메모리 모듈의 복수의 메모리에 저장된 정보를 리프레쉬하는 에스.티.알. 지원부; 및 상기 전원부의 오프시에 상기 각 메모리 모듈의 리프레쉬를 위해 상기 에스.티.알. 지원부에 소정 명령을 출력하는 메모리 콘트롤러를 포함함을 특징으로한다.In order to achieve the above technical problem, the present invention stores predetermined information in a plurality of memory modules when a system consumes a small amount of power without executing a command, and the stored information when the system returns to a working state. A computer system for loading and executing a power supply, the computer system comprising: a power supply unit configured to output a stable voltage after a predetermined time elapses when a predetermined input voltage is turned on and off; When the power supply is turned off, the ST is to refresh information stored in a plurality of memories of each memory module. Support; And the ST for refreshing each of the memory modules when the power supply unit is turned off. And a memory controller for outputting a predetermined command to the support unit.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다. 도 1은 본 발명에 따른 컴퓨터의 STR 기능을 지원하는 장치에 대한 블록도이다. 도 1에 따른 장치는 메모리 컨트롤러(100), STR 지원부(102), 전원부(104) 및 메모리 모듈(106)을 포함한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. 1 is a block diagram of an apparatus for supporting a STR function of a computer according to the present invention. The apparatus according to FIG. 1 includes a memory controller 100, a STR support 102, a power supply 104, and a memory module 106.
메모리 컨트롤러(100)는 메모리 모듈(106)에 데이터의 저장, 리프레쉬 등을 제어한다. STR 지원부(102)는 컴퓨터가 STR 상태에 들어갔을 때, 메모리 모듈(106)을 리프레쉬한다. 메모리 모듈(106)은 복수의 메모리를 구비하여 컴퓨터가 STR 상태에 들어갔을 때 웨이크 업할 때 필요한 여러 정보를 저장한다. The memory controller 100 controls the storage, refresh, and the like of the data in the memory module 106. The STR support unit 102 refreshes the memory module 106 when the computer enters the STR state. The memory module 106 includes a plurality of memories to store various information required when the computer wakes up when entering the STR state.
전원부(104)는 파워가 온 되어 상승시간(rising time)이 경과된 후의 안정된 전압인 PWROK를 출력한다. 도 2a는 써스비(SUSB*) 전압이 인가되어 소정 전압과 PWROK를 출력하는 에스.엠.피.에스.(SMPS)를 도시한 것이다. 도 2b는 SUSB*의 전압과 SUSB*의 전압이 안정된 후 값을 출력하는 PWROK의 값을 도시한 것이다.The power supply unit 104 outputs PWROK, which is a stable voltage after the power is turned on and the rising time has elapsed. FIG. 2A illustrates an SPS (SMPS) to which a SUSB * voltage is applied to output a predetermined voltage and PWROK. Figure 2b shows a value of PWROK for outputting a voltage and the voltage is stabilized after SUSB * value of SUSB *.
메모리 모듈(106)은 복수 개 모듈들로 구성되며, 각 모듈은 복수의 메모리를 구비한다. 본 발명에서 메모리 모듈(106)의 각 메모리는 에스.디.램(Synchrous Dynamic RAM)이다. SDRAM은 클럭(clock), 클럭 인에이블(clock enable, CKE), 라스(RAS, Row Adderess Strobe), 카스(CAS, Column Address Strobe), 칩 선택(Chip Select, CS), 라이트 인에이블(Write Enable, WE), 어드레스, 데이터 단자들을 구비한다. SDRAM을 리프레쉬하기 위해서는 CKE, RAS, CAS, CS, WE의 신호를 제어해야한다.The memory module 106 is composed of a plurality of modules, each module having a plurality of memories. In the present invention, each memory of the memory module 106 is S.D.RAM (Synchrous Dynamic RAM). SDRAM includes Clock, Clock Enable (CKE), Row Adderess Strobe (RAS), Column Address Strobe (CAS), Chip Select (CS), and Write Enable WE), address, and data terminals. Refreshing the SDRAM requires controlling the signals of CKE, RAS, CAS, CS, and WE.
STR 지원부(102)는 CKE, RAS, CAS, CS, WE 신호들을 공급한다. 도 3a 내지 도 3c는 이러한 신호를 생성하는 장치를 나타낸다. 도 3a는 CKE 신호를 공급하는 CKE 신호 공급부에 대한 회로를 도시한 것이다. CKE 신호의 공급부로서 JK 플립플롭을 사용한다. JK 플립플롭의 J 입력단자로는 저항 R1과 전압 안정화 커패시터 C를 통해 전압 Vcc가 공급되고, K 입력단자는 접지된다. 클럭(CLK) 단자로는 메모리 컨트롤러(100)로부터 CKE-CTRL 신호가 공급된다. 클리어(CL) 단자로는 전원부(104)의 PWROK가 공급되는데, 보다 안정적인 전압공급을 위해 R2를 통해 전압 Vcc가 공급된다. Q 출력단자는 메모리 모듈(106) 전체의 CKE 신호로 공급되는데, 보다 안정적인 값을 공급하도록 버퍼 B를 연결하고, 버퍼의 출력단에 저항 R3를 통해 전압 Vcc를 연결한다.The STR support 102 supplies the CKE, RAS, CAS, CS, WE signals. 3A-3C show an apparatus for generating such a signal. 3A shows a circuit for a CKE signal supply for supplying a CKE signal. JK flip-flop is used as the supply portion of the CKE signal. The J input terminal of the JK flip-flop is supplied with a voltage Vcc through a resistor R1 and a voltage stabilizing capacitor C, and the K input terminal is grounded. The CKE-CTRL signal is supplied from the memory controller 100 to the clock CLK terminal. The PWROK of the power supply unit 104 is supplied to the clear (CL) terminal, and the voltage Vcc is supplied through R2 for more stable voltage supply. The Q output terminal is supplied with the CKE signal of the whole memory module 106. The buffer B is connected to supply a more stable value, and the voltage Vcc is connected to the output terminal of the buffer through the resistor R3.
도 3b는 JK 플립플롭의 동작에 따른 타이밍도이다. 참조번호 300단계는 컴퓨터가 정상동작할 때의 SUSB*, PWROK, CKE-CTRL 및 CKE의 신호 레벨이다. 302 단계는 STR상태로 들어가기 위해 파워를 오프하는 단계로서, 먼저, SUSB*가 오프된다. 소정의 파워 안정화시간이 경과한 다음, PWROK가 오프된다. 304단계에서 PWROK가 오프되었으므로, JK 플립플롭은 정상동작하여 CKE 신호가 로우로 된다. 이때부터 메모리 모듈(106)에 있는 각 메모리는 셀프 리프레쉬를 시작한다. 306단계에서 SUSB*가 온되면, 소정 시간이 경과된 후 PWROK가 온되지만, JK플립플롭의 클럭 입력신호인 CKE-CTRL신호가 여전히 하이레벨이므로 CKE는 로우레벨이다. 308단계에서 CKE-CTRL신호가 소정 시간동안 로우레벨로 바뀌면, CKE신호가 하이레벨로 되어서 메모리의 셀프 리프레쉬가 중단되고 컴퓨터는 정상동작으로 전환된다.3B is a timing diagram according to the operation of the JK flip-flop. Reference numeral 300 denotes signal levels of SUSB * , PWROK, CKE-CTRL, and CKE during normal operation of the computer. Step 302 is a step of turning off the power to enter the STR state. First, SUSB * is turned off. After the predetermined power stabilization time has elapsed, PWROK is turned off. Since PWROK is turned off in step 304, the JK flip-flop operates normally and the CKE signal goes low. At this point, each memory in the memory module 106 starts self refresh. If SUSB * is turned on in step 306, PWROK is turned on after a predetermined time has elapsed, but CKE is low level because the CKE-CTRL signal, which is the clock input signal of the JK flip-flop, is still high level. If the CKE-CTRL signal is changed to the low level for a predetermined time in step 308, the CKE signal is set to the high level so that self refresh of the memory is stopped and the computer is switched to normal operation.
PWROK가 로우이고 CKE 신호가 로우가 됨으로써 메모리가 셀프 리프레쉬 모드로 들어갈 때, 메모리의 각 단자의 입력신호 조건과 셀프 리프레쉬에서 뻐져나오는 조건은 다음 표와 같다. When PWROK is low and CKE signal is low, and the memory enters the self refresh mode, the input signal conditions of each terminal of the memory and the conditions that are cleared from the self refresh are shown in the following table.
여기서, H는 하이레벨, L은 로우레벨을 나타낸다.Here, H represents a high level and L represents a low level.
도 3c 내지 도 3d는 메모리의 셀프 리프레쉬를 위해 상술한 조건을 제공하는 칩 선택부 및 리프레쉬 명령부에 대한 회로도이다. 도 3c는 칩 선택부로서, 메모리 모듈(106)에 CS신호를 공급하는 회로를 도시한 것이다. CS신호는 제1버퍼칩 BC1의 4개의 출력단자로부터 공급된다. 버퍼칩은 컴퓨터가 정상모드로 동작할 때와 STR모드일 때 각 메모리에 입력되는 신호를 스위칭하기 위한 것이다. 3C to 3D are circuit diagrams of a chip select unit and a refresh command unit that provide the above conditions for self refresh of a memory. 3C illustrates a circuit for supplying a CS signal to the memory module 106 as a chip selector. The CS signal is supplied from four output terminals of the first buffer chip BC1. The buffer chip is for switching signals input to each memory when the computer operates in the normal mode and in the STR mode.
BC1칩의 2G 및 1G 단자는 각각 SUSB* 및 SUSB* 의 반전신호인 P_OFF 신호에 의해 컴퓨터가 정상동작 모드(SUSB* 및 P_OFF 신호가 각각 하이 및 로우레벨)일때는 1A1 내지 1A4의 입력단자들과 1Y1 내지 1Y4의 출력단자들을 활성화시킨다. 컴퓨터가 STR 모드(SUSB* 및 P_OFF 신호가 각각 로우 및 하이레벨)일 때는 2A1 내지 2A4의 입력단자들과 2Y1 내지 2Y4의 출력단자들을 활성화시킨다. 1A1 내지 1A4 단자들은 컴퓨터가 정상모드로 동작할 때, 메모리 컨트롤러(100)로부터 칩 선택을 위한 값을 입력받아 1Y1 내지 1Y4단자들로 출력한다. 컴퓨터가 STR상태일 때, 2A1 내지 2A4 단자들은 2G단자로 입력되는 값을 같이 입력받아 2Y1 내지 2Y4단자들로 출력한다. 1Y1 내지 1Y4 및 2Y1 내지 2Y4는 각각 연결되어있다.Of BC1 chip 2G and 1G terminals with respective SUSB * and SUSB * inverted signal of P_OFF signal is normal operating computer by the mode (SUSB * and each P_OFF signal is at a high and low level) when the input of 1A1 to 1A4 terminal of Activate the output terminals 1Y1 to 1Y4. When the computer is in STR mode (SUSB * and P_OFF signals are low and high levels, respectively), the input terminals 2A1 to 2A4 and the output terminals 2Y1 to 2Y4 are activated. When the computer operates in the normal mode, the 1A1 to 1A4 terminals receive a value for chip selection from the memory controller 100 and output the 1Y1 to 1Y4 terminals. When the computer is in the STR state, the 2A1 to 2A4 terminals receive a value input to the 2G terminal together and output them to the 2Y1 to 2Y4 terminals. 1Y1 to 1Y4 and 2Y1 to 2Y4 are connected, respectively.
도 3d는 리프레쉬 명령부로서, RAS, CAS 및 WE신호를 공급하는 회로를 도시한 것이다. 도 3d에 도시된 회로는 각 메모리 모듈에 위치하여 모듈의 각 메모리에 이 신호들을 공급한다. 각 신호는 제2버퍼칩 BC2의 3개의 출력단자로부터 공급된다. BC2칩의 2G 및 1G 단자는 각각 SUSB* 및 SUSB* 의 반전신호인 P_OFF 신호에 의해 컴퓨터가 정상동작 모드일때는 1A1 내지 1A4의 입력단자들과 1Y1 내지 1Y4의 출력단자들을 활성화시킨다. 컴퓨터가 STR상태일 때는 2A1 내지 2A4의 입력단자들과 2Y1 내지 2Y4의 출력단자들을 활성화시킨다.Fig. 3D shows a circuit for supplying RAS, CAS and WE signals as a refresh command unit. The circuit shown in FIG. 3D is located in each memory module and supplies these signals to each memory of the module. Each signal is supplied from three output terminals of the second buffer chip BC2. The 2G and 1G terminals of the BC2 chip activate input terminals 1A1 to 1A4 and output terminals 1Y1 to 1Y4 when the computer is in the normal operation mode by the P_OFF signal, which is an inverted signal of SUSB * and SUSB * , respectively. When the computer is in the STR state, the input terminals of 2A1 to 2A4 and the output terminals of 2Y1 to 2Y4 are activated.
컴퓨터가 정상모드로 동작할 때, 1A1, 1A2 및 1A3단자는 각각 메모리 컨트롤러로부터 공급되는 RAS, CAS 및 WE신호를 1Y1, 1Y2 및 1Y3 단자로 출력한다. 컴퓨터가 STR모드로 동작할 때, 2A1단자는 접지되고, 2A2 및 2A3 단자는 PWROK 신호를 입력받아서, 각각 2Y2 및 2Y3단자로 출력한다. 1Y1 내지 1Y4 및 2Y1 내지 2Y4는 각각 연결되어있다.When the computer is operating in normal mode, the 1A1, 1A2 and 1A3 terminals output the RAS, CAS and WE signals from the memory controller to the 1Y1, 1Y2 and 1Y3 terminals, respectively. When the computer operates in the STR mode, the 2A1 terminals are grounded, and the 2A2 and 2A3 terminals receive the PWROK signal and output the 2Y2 and 2Y3 terminals, respectively. 1Y1 to 1Y4 and 2Y1 to 2Y4 are connected, respectively.
본 발명에 의하면, STR이 지원되는 컴퓨터의 파워 온 시간이 단축될 수 있고, 칩셋에서 별도로 지원하지않더라도 STR을 지원할 수 있으므로 칩셋의 사용제약에서 벗어날 수 있다. According to the present invention, the power-on time of the STR-supported computer can be shortened and the STR can be supported even if not separately supported by the chipset, thereby deviating from the limitation of use of the chipset.
도 1은 본 발명에 따른 컴퓨터의 STR 기능을 지원하는 장치에 대한 블록도이다.1 is a block diagram of an apparatus for supporting a STR function of a computer according to the present invention.
도 2a 내지 도 2b는 도 1의 전원부의 구성 및 출력을 도시한 것이다.2A to 2B illustrate the configuration and output of the power supply unit of FIG. 1.
도 3a 내지 도 3d는 메모리를 리프레쉬하는 신호를 생성하는 장치를 나타낸다.3A-3D illustrate an apparatus for generating a signal for refreshing a memory.
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Also Published As
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| KR20000024727A (en) | 2000-05-06 |
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