KR100520218B1 - A wafer test method of a semiconductor memory device and a test system thereof - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 웨이퍼 테스트 방법 및 그 시스템을 공개한다. 그 방법은 반도체 메모리 장치의 메인 셀들과 스페어 셀들에 각각 대응되는 어드레스를 생성하는 단계와; 상기 각 셀의 어드레스를 실제 셀의 배열에 따라 스크램블하여 물리적인 어드레스 시퀀스를 구성하는 단계와; 상기 물리적인 어드레스 시퀀스의 최상위 비트를 상기 스페어 셀 테스트 패드의 인에이블 핀에 공급하고, 나머지 비트를 상기 반도체 메모리 장치의 어드레스 핀에 공급하면서 메인 셀과 스페어 셀을 테스트하는 단계와; 상기 테스트 결과 얻어지는 메인 셀과 스페어 셀의 불량 정보를 상기 불량 해석 메모리에 저장하는 단계를 구비하여 메인 셀과 스페어 셀의 테스트를 함께 진행한다. 또한, 그 시스템은 어드레스 생성수단과, 상기 어드레스 생성수단에서 출력되는 어드레스를 반도체 메모리 장치의 실제 셀 배열에 따라 스크램블하여 물리적인 어드레스 시퀀스를 구성한 다음 순차적으로 출력하는 어드레스 스크램블수단과, 상기 어드레스 스크램블수단에서 출력되는 어드레스의 최상위 비트를 스페어 셀 테스트 패드의 인에이블 핀에 공급하고, 나머지 비트를 상기 반도체 메모리 장치의 어드레스 핀에 공급하는 어드레스 구성수단을 구비하고 있다. 따라서, 본 발명은 반도체 메모리 장치에 포함된 불량 셀을 보다 정확하게 검출할 수 있고, 스페어 셀의 테스트 시간도 감소시킬 수 있다.The present invention discloses a wafer test method and a system thereof for a semiconductor memory device. The method includes generating an address corresponding to each of the main cells and the spare cells of the semiconductor memory device; Scrambled the address of each cell according to the arrangement of actual cells to form a physical address sequence; Testing a main cell and a spare cell while supplying the most significant bit of the physical address sequence to an enable pin of the spare cell test pad and supplying the remaining bits to an address pin of the semiconductor memory device; And storing defect information of the main cell and the spare cell obtained as a result of the test in the failure analysis memory to test the main cell and the spare cell together. In addition, the system includes an address scrambler, an address scrambler that scrambles an address outputted from the address generator according to an actual cell arrangement of a semiconductor memory device to form a physical address sequence, and then sequentially outputs the scrambler; And an address constructing means for supplying the most significant bit of the address outputted from to the enable pin of the spare cell test pad and supplying the remaining bits to the address pin of the semiconductor memory device. Therefore, the present invention can more accurately detect a defective cell included in the semiconductor memory device, and also reduce the test time of the spare cell.
Description
본 발명은 반도체 메모리 장치의 프리-레이저(PL: Pre-Laser) 웨이퍼 테스트 방법 및 그 시스템에 관한 것으로서, 특히 반도체 메모리 장치의 메인 셀 어레이 블록과 스페어 셀 어레이 블록의 테스트를 하나의 테스트 패턴(원 패턴)으로 한번에 진행하는 반도체 메모리 장치의 웨이퍼 테스트 방법 및 그 시스템에 관한 것이다.The present invention relates to a method for testing a pre-laser (PL) wafer of a semiconductor memory device and a system thereof. In particular, the test of the main cell array block and the spare cell array block of the semiconductor memory device is performed using a single test pattern. The present invention relates to a wafer test method for a semiconductor memory device and a system thereof.
일반적으로 반도체 메모리 장치는 제조된 후 EDS(Electrical Die Sorting) 공정을 거치게 된다.In general, a semiconductor memory device is manufactured and then subjected to an electrical die sorting (EDS) process.
상기 EDS 공정에는 반도체 메모리 장치의 웨이퍼 상태에서의 동작 특성을 검증하기 위하여 소정 전기적 특성 검사를 통해 반도체 메모리 장치의 양·불량을 선별하고 그 불량 정보를 발생시키는 프리-레이저 웨이퍼 테스트 공정과, 상기 프리-레이저 웨이퍼 테스트 공정에서 발생된 불량 정보를 기준으로 레이저 빔을 이용하여 수선 가능한 반도체 메모리 장치를 수선하는 레이저-리페어(laser-repair) 공정이 포함되어 있다. 즉, 상기 프리-레이저 웨이퍼 테스트 공정에서는 반도체 메모리 장치에 포함된 불량 셀의 어드레스를 정확하게 파악해 두고, 추후 레이저-리페어 공정에서 해당 어드레스를 스페어 셀(리던던시 셀이라고도 함)로 치환한다.The EDS process includes a pre-laser wafer test process for sorting good or bad semiconductor memory devices and generating defect information through a predetermined electrical property test to verify operating characteristics in a wafer state of the semiconductor memory device, and the pre-laser. A laser-repair process for repairing a semiconductor memory device that can be repaired using a laser beam is included based on defect information generated in a laser wafer test process. That is, in the pre-laser wafer test process, the address of the defective cell included in the semiconductor memory device is accurately identified, and the address is replaced with a spare cell (also called a redundancy cell) in the laser-repair process later.
한편, 일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이 다수개의 메인 셀 어레이 블록(①)과 스페어 셀 어레이 블록(②, ③, ④)으로 구성되어 있으며, 실제 셀의 배열이 도면상 가로 및 세로 방향으로 메인 셀 어레이 블록, 스페어 셀 어레이 블록, 메인 셀 어레이 블록, 스페어 셀 어레이 블록, … 의 순서로 혼합되어 있다. 또한, 상기 스페어 셀 어레이 블록(②, ③, ④)은 스페어 로우 셀 어레이 블록(②)과, 스페어 칼럼 셀 어레이 블록(③)과, 스페어 로우-칼럼 셀 어레이 블록(④, 텃밭 영역이라고도 함)으로 구분된다.On the other hand, a typical semiconductor memory device is composed of a plurality of main cell array block (①) and spare cell array block (②, ③, ④) as shown in Figure 1, the actual cell arrangement in the drawings horizontal and vertical Direction, the main cell array block, the spare cell array block, the main cell array block, the spare cell array block,. It is mixed in order. In addition, the spare cell array blocks ②, ③, ④ are spare row cell array blocks ②, spare column cell array blocks ③, and spare row-column cell array blocks ④, also referred to as garden areas. Separated by.
종래에는 반도체 메모리 장치의 프리-레이저 웨이퍼 테스트시 메인 셀 어레이 블록(①)과 스페어 셀 어레이 블록(②, ③, ④)의 테스트가 도 1에 도시된 화살표 방향으로 각각 따로 따로 진행되도록 하였으며, 그 중 스페어 셀 어레이 블록(②, ③, ④)의 경우 "PRT(Pi Redundancy Test) 패드"라는 스페어 셀 테스트 패드를 인에이블시켜 각각의 스페어 셀에 대한 테스트가 진행되도록 하였다.Conventionally, the test of the main cell array block (①) and the spare cell array block (②, ③, ④) during the pre-laser wafer test of the semiconductor memory device is performed separately in the direction of the arrow shown in FIG. Among the spare cell array blocks ②, ③, and ④, spare cell test pads called “Pi (Pi Redundancy Test) pads” are enabled to test each spare cell.
그러나, 상기에서 설명된 종래 기술과 같이 반도체 메모리 장치의 프리-레이저 웨이퍼 테스트시 메인 셀 어레이 블록과 스페어 셀 어레이 블록을 따로 따로 분리하여 테스트하는 경우 메인 셀과 스페어 셀의 경계에서 발생할 수 있는 워드 라인 브릿지(word line bridge)에 의한 오류를 스크린할 수 없기 때문에 레이저-리페어 공정 후 far(EDS 수율/PL 수율) 드롭의 원인이 되는 문제점이 있었다.However, when the main cell array block and the spare cell array block are separated and tested separately during the pre-laser wafer test of the semiconductor memory device as described above, the word lines that may occur at the boundary between the main cell and the spare cell. Since the error due to the word line bridge cannot be screened, there is a problem that causes the far (EDS yield / PL yield) drop after the laser-repair process.
아울러, 도 1에 도시된 스페어 로우-칼럼 셀 어레이의 경우 테스트 셋업에 필요한 시간이 길어 통상적으로 오류를 스크린하지 않는데, 이 또한 레이저-리페어 공정 후 far 드롭의 원인이 되는 문제점이 있었다.In addition, the spare low-column cell array shown in FIG. 1 does not normally screen an error because the time required for test setup is long, which also causes a problem of far drop after the laser-repair process.
또한, 종래 기술과 같이 반도체 메모리 장치의 메인 셀 어레이 블록과 스페어 셀 어레이 블록의 테스트를 분리하여 진행하는 경우 메인 셀과 스페어 셀의 오류 적용 범위가 서로 달라지기 때문에 테스트 상의 인에이블-패스(enable-path) 및 어드레스의 차이로 인하여 많은 셀들에서 테스트 에러가 발생하는 문제점이 있었다.In addition, when the test of the main cell array block and the spare cell array block of the semiconductor memory device is separated and performed as in the related art, the error coverage of the main cell and the spare cell is different from each other. Due to the difference in paths and addresses, a test error occurs in many cells.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 메인 셀 어레이 블록과 스페어 셀 어레이 블록의 테스트를 하나의 테스트 패턴으로 한번에 진행할 수 있는 반도체 메모리 장치의 웨이퍼 테스트 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a test method for a wafer of a semiconductor memory device, which can test the main cell array block and the spare cell array block of the semiconductor memory device in one test pattern at a time. The purpose is.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 테스트 시스템을 제공하는데 있다.Another object of the present invention is to provide a test system for a semiconductor memory device for achieving the above object.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치의 웨이퍼 테스트 방법은 반도체 메모리 장치에 테스트 패턴을 공급하여 각 셀의 불량 정보를 검출하고, 검출된 불량 정보를 불량 해석 메모리에 기입하며, 상기 반도체 메모리 장치에 접속된 스페어 셀 테스트 패드를 인에이블시켜 상기 반도체 메모리 장치의 스페어 셀을 테스트하는 반도체 메모리 장치의 웨이퍼 테스트 방법에 있어서, 상기 반도체 메모리 장치의 메인 셀들과 스페어 셀들에 각각 대응되는 어드레스를 생성하는 단계와; 상기 각 셀의 어드레스를 실제 셀의 배열에 따라 스크램블하여 물리적인 어드레스 시퀀스를 구성하는 단계와; 상기 물리적인 어드레스 시퀀스의 최상위 비트를 상기 스페어 셀 테스트 패드의 인에이블 핀에 공급하고, 나머지 비트를 상기 반도체 메모리 장치의 어드레스 핀에 공급하면서 메인 셀과 스페어 셀을 테스트하는 단계와; 상기 테스트 결과 얻어지는 메인 셀과 스페어 셀의 불량 정보를 상기 불량 해석 메모리에 저장하는 단계를 구비한 것을 특징으로 한다.In order to achieve the above object, a wafer test method of a semiconductor memory device according to the present invention supplies a test pattern to a semiconductor memory device to detect defect information of each cell, and writes the detected defect information into a defect analysis memory. A wafer test method of a semiconductor memory device for testing a spare cell of a semiconductor memory device by enabling a spare cell test pad connected to the semiconductor memory device, the address corresponding to a main cell and a spare cell of the semiconductor memory device, respectively. Generating a; Scrambled the address of each cell according to the arrangement of actual cells to form a physical address sequence; Testing a main cell and a spare cell while supplying the most significant bit of the physical address sequence to an enable pin of the spare cell test pad and supplying the remaining bits to an address pin of the semiconductor memory device; And storing defect information of the main cell and the spare cell obtained as a result of the test in the failure analysis memory.
또한, 본 발명에 의한 반도체 메모리 장치의 테스트 시스템은 스페어 셀 테스트 패드와 접속된 반도체 메모리 장치에 어드레스를 발생시켜 공급하는 어드레스 발생수단과, 상기 어드레스 발생수단에서 발생되는 각 어드레스에 해당되는 데이터를 발생시켜 상기 반도체 메모리 장치에 공급하는 데이터 발생수단을 구비한 반도체 메모리 장치의 테스트 시스템에 있어서, 상기 어드레스 발생수단이 상기 반도체 메모리 장치의 메인 셀들과 스페어 셀들에 각각 대응되는 어드레스를 생성하여 순차적으로 출력하는 어드레스 생성수단과; 상기 어드레스 생성수단에서 출력되는 어드레스를 상기 반도체 메모리 장치의 실제 셀 배열에 따라 스크램블하여 물리적인 어드레스 시퀀스를 구성한 다음 순차적으로 출력하는 어드레스 스크램블수단과; 상기 어드레스 스크램블수단에서 출력되는 어드레스의 최상위 비트를 상기 스페어 셀 테스트 패드의 인에이블 핀에 공급하고, 나머지 비트를 상기 반도체 메모리 장치의 어드레스 핀에 공급하며, 해당 어드레스를 상기 데이터 발생수단에 전달하는 어드레스 구성수단을 구비한 것을 특징으로 한다.In addition, the test system of the semiconductor memory device according to the present invention includes address generating means for generating and supplying an address to a semiconductor memory device connected to a spare cell test pad, and generating data corresponding to each address generated by the address generating means. A test system for a semiconductor memory device having data generating means for supplying the semiconductor memory device to the semiconductor memory device, wherein the address generating means generates and sequentially outputs addresses corresponding to the main cells and the spare cells of the semiconductor memory device. Address generating means; Address scramble means for scrambling the address output from the address generating means according to the actual cell arrangement of the semiconductor memory device to form a physical address sequence, and then sequentially outputting the address; An address for supplying the most significant bit of the address output from the address scramble means to the enable pin of the spare cell test pad, the remaining bit to the address pin of the semiconductor memory device, and transferring the address to the data generating means It is characterized by comprising a constituent means.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 테스트 시스템의 개략적인 구성 블록도로서, 상기 테스트 시스템(200)은 테스트 패턴 발생기(210)와, 비교회로(220)와, 불량 해석 메모리(230)와, 제어 장치(240)와, 모니터(250)를 구비하고 있다.2 is a schematic block diagram of a test system for a semiconductor memory device according to an exemplary embodiment of the present invention, wherein the test system 200 includes a test pattern generator 210, a comparison circuit 220, and a failure analysis memory. 230, a control device 240, and a monitor 250 are provided.
상기 테스트 패턴 발생기(210)는 반도체 메모리 장치(100)에 기입할 데이터와 그 기입 위치를 지정하는 어드레스와 각종 제어신호로 이루어진 테스트 패턴을 발생하여 반도체 메모리 장치(100)에 공급하고, 비교회로(220)에 기대치 패턴을 출력한다.The test pattern generator 210 generates a test pattern composed of data to be written to the semiconductor memory device 100, an address specifying the writing position thereof, and various control signals, and supplies the test pattern to the semiconductor memory device 100, and compares the result of the comparison circuit ( The expected value pattern is output to 220).
상기 비교회로(220)는 반도체 메모리 장치(100)에서 독출되는 데이터와 테스트 패턴 발생기(210)로부터 입력받은 기대치 패턴을 비교하여 각 셀의 불량 정보를 검출하고, 그 불량 정보를 불량 해석 메모리(230)의 해당 어드레스에 기입한다.The comparison circuit 220 detects defect information of each cell by comparing the data read from the semiconductor memory device 100 with the expected pattern input from the test pattern generator 210, and detects the defect information of the respective cells, and compares the defect information with the failure analysis memory 230. Write at the corresponding address.
상기 제어 장치(240)는 테스트 패턴 발생기(210), 비교회로(220) 및 불량 해석 메모리(230)에 제어신호를 인가하여 전체 시스템을 제어하고, 모니터(250)에 각종 테스트 결과가 디스플레이되도록 한다.The control device 240 applies a control signal to the test pattern generator 210, the comparison circuit 220 and the failure analysis memory 230 to control the entire system, and to display various test results on the monitor 250 .
도 3은 도 2에 도시된 테스트 패턴 발생기의 개략적인 구성 블록도로서, 상기 테스트 패턴 발생기(210)는 시퀀스 제어회로(211)와, 명령어 저장 메모리(212)와, 타이밍신호 발생회로(213)와, 제어신호 발생회로(214)와, 데이터 발생회로(215)와, 어드레스 발생회로(216)를 구비하고 있다.3 is a schematic block diagram of the test pattern generator illustrated in FIG. 2, wherein the test pattern generator 210 includes a sequence control circuit 211, an instruction storage memory 212, and a timing signal generator 213. And a control signal generating circuit 214, a data generating circuit 215, and an address generating circuit 216.
상기 시퀀스 제어회로(211)는 도 2에 도시된 제어 장치(240)로부터의 제어신호에 응답하여 명령어 저장 메모리(212)를 제어한다.The sequence control circuit 211 controls the command storage memory 212 in response to a control signal from the control device 240 shown in FIG.
상기 명령어 저장 메모리(212)는 타이밍신호 발생회로(213), 제어신호 발생회로(214), 데이터 발생회로(215) 및 어드레스 발생회로(216)를 제어하기 위한 제어신호를 발생시킨다.The instruction storage memory 212 generates a control signal for controlling the timing signal generator 213, the control signal generator 214, the data generator 215, and the address generator 216.
상기 타이밍신호 발생회로(213)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 타이밍신호(RASB, CASB, CLK 등)를 발생시킨다.The timing signal generation circuit 213 generates a timing signal (RASB, CASB, CLK, etc.) in response to a control signal from the instruction storage memory 212.
상기 제어신호 발생회로(214)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 리드(R), 라이트(W) 및 제어신호(C)를 발생시킨다.The control signal generation circuit 214 generates the read R, the write W, and the control signal C in response to the control signal from the instruction storage memory 212.
상기 데이터 발생회로(215)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 어드레스 발생회로(216)에서 발생되는 어드레스(X, Y)에 해당되는 데이터(D)를 출력한다.The data generation circuit 215 outputs data D corresponding to the addresses X and Y generated in the address generation circuit 216 in response to a control signal from the instruction storage memory 212.
상기 어드레스 발생회로(216)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 어드레스(X, Y)를 발생시킨다.The address generation circuit 216 generates addresses X and Y in response to a control signal from the instruction storage memory 212.
도 4는 도 3에 도시된 어드레스 발생회로의 개략적인 구성 블록도로서, 상기 어드레스 발생회로(216)는 어드레스 생성기(216-1)와, 입력 멀티플렉서(216-2)와, 어드레스 스크램블러(216-3)와, 출력 멀티플렉서(216-4)와, 포맷 멀티플렉서(216-5)를 구비하고 있다.FIG. 4 is a schematic block diagram of the address generating circuit shown in FIG. 3, wherein the address generating circuit 216 includes an address generator 216-1, an input multiplexer 216-2, and an address scrambler 216-. 3), an output multiplexer 216-4, and a format multiplexer 216-5.
상기 어드레스 생성기(216-1)는 도 3에 도시된 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 반도체 메모리 장치(100)의 메인 셀들과 스페어 셀들에 각각 대응되는 X-어드레스 및 Y-어드레스를 생성하여 순차적으로 출력한다.The address generator 216-1 may correspond to the X-address and the Y-address corresponding to the main cells and the spare cells of the semiconductor memory device 100 in response to a control signal from the instruction storage memory 212 illustrated in FIG. 3. Generate and output sequentially.
상기 입력 멀티플렉서(216-2)는 명령어 저장 메모리(212)로부터의 제어신호에 따라 어드레스 생성기(216-1)에서 출력되는 X-어드레스와 Y-어드레스를 번갈아 어드레스 스크램블러(216-3)로 전달한다.The input multiplexer 216-2 alternately transfers the X-address and the Y-address output from the address generator 216-1 to the address scrambler 216-3 according to a control signal from the instruction storage memory 212. .
상기 어드레스 스크램블러(216-3)는 입력 멀티플렉서(216-2)로부터 전달받은 각 셀의 X-어드레스와 Y-어드레스를 반도체 메모리 장치(100)의 실제 셀 배열(도 1 참조)에 따라 스크램블하여 물리적인 어드레스 시퀀스를 구성한 다음 순차적으로 출력한다. 즉, 상기 어드레스 스크램블러(216-3)는 테스트의 진행 방향을 참고하여 소정 메인 셀 어레이 블록의 어드레스 다음에는 스페어 셀 어레이 블록의 어드레스가, 스페어 셀 어레이 블록의 어드레스 다음에는 다시 메인 셀 어레이 블록의 어드레스가 배치되도록 각 셀의 X-어드레스 및 Y-어드레스를 스크램블하여 물리적인 어드레스 시퀀스를 구성한다.The address scrambler 216-3 scrambles the X-address and Y-address of each cell received from the input multiplexer 216-2 according to the actual cell arrangement of the semiconductor memory device 100 (see FIG. 1). The in-address sequence is constructed and then output sequentially. That is, the address scrambler 216-3 may refer to the direction in which the test proceeds, and then the address of the spare cell array block is next to the address of the predetermined main cell array block, and the address of the main cell array block is again after the address of the spare cell array block. The X-address and Y-address of each cell are scrambled to configure a physical address sequence.
상기 출력 멀티플렉서(216-4)는 명령어 저장 메모리(212)로부터의 제어신호에 따라 어드레스 스크램블러(216-3)에서 순차적으로 출력되는 X-어드레스와 Y-어드레스를 번갈아 포맷 멀티플렉서(216-5)로 전달한다.The output multiplexer 216-4 alternates the X-address and the Y-address sequentially output from the address scrambler 216-3 according to the control signal from the instruction storage memory 212 to the format multiplexer 216-5. To pass.
상기 포맷 멀티플렉서(216-5)는 출력 멀티플렉서(216-4)로부터 전달받은 X-어드레스와 Y-어드레스의 각 비트를 반도체 메모리 장치(100)의 어드레스 핀과 PRT 패드의 인에이블 핀 배열에 적합하게 구성하여 X-어드레스와 Y-어드레스의 최상위 비트는 PRT 패드의 인에이블 핀에 공급하고, 나머지 비트는 반도체 메모리 장치(100)의 다수개 어드레스 핀에 공급하며, 입력받은 X-어드레스와 Y-어드레스를 도 3에 도시된 데이터 발생회로(215)에 전달한다. The format multiplexer 216-5 is configured to match the X-address and Y-address bits received from the output multiplexer 216-4 with the address pin of the semiconductor memory device 100 and the enable pin arrangement of the PRT pad. The most significant bits of the X-address and the Y-address are supplied to the enable pins of the PRT pad, the remaining bits are supplied to the plurality of address pins of the semiconductor memory device 100, and the received X-address and Y-address are input. Is transmitted to the data generating circuit 215 shown in FIG.
상기와 같이 구성된 본 발명의 일 실시예에 의한 반도체 메모리 장치의 테스트 시스템이 프리-레이저 웨이퍼 테스트를 수행하는 과정을 도 5 내지 도 7을 참조하여 상세하게 설명한다.A process of performing a pre-laser wafer test by the test system of the semiconductor memory device according to the exemplary embodiment of the present invention configured as described above will be described in detail with reference to FIGS. 5 to 7.
먼저, 테스트 시스템(200)의 셋업시 제어 장치(240)는 반도체 메모리 장치(100)에 접속된 PRT 패드의 인에이블 핀에 X, Y 더미 어드레스 즉, 각 셀의 어드레스 중 최상위 비트를 할당한다(S501).First, upon setup of the test system 200, the control device 240 allocates X, Y dummy addresses, that is, the most significant bit of each cell address, to an enable pin of the PRT pad connected to the semiconductor memory device 100 ( S501).
상기 S501 단계 후 테스트 시스템(200)의 어드레스 발생회로(216)에 구비된 어드레스 생성기(216-1)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 반도체 메모리 장치(100)의 메인 셀들과 스페어 셀들에 각각 대응되는 X-어드레스 및 Y-어드레스를 생성하여 입력 멀티플렉서(216-2)에 순차적으로 출력하고, 상기 입력 멀티플렉서(216-2)는 역시 명령어 저장 메모리(212)로부터의 제어신호에 따라 어드레스 생성기(216-1)로부터 입력받은 X-어드레스와 Y-어드레스를 번갈아 어드레스 스크램블러(216-3)에 전달한다(S502).After the step S501, the address generator 216-1 provided in the address generation circuit 216 of the test system 200 may be connected to the main cells of the semiconductor memory device 100 in response to a control signal from the instruction storage memory 212. X-addresses and Y-addresses corresponding to the spare cells are respectively generated and sequentially output to the input multiplexer 216-2. The input multiplexer 216-2 is also connected to the control signal from the instruction storage memory 212. Accordingly, the X-address and the Y-address received from the address generator 216-1 are alternately transferred to the address scrambler 216-3 (S502).
상기 S502 단계 후 어드레스 스크램블러(216-3)는 명령어 저장 메모리(212)로부터의 제어신호에 따라 입력 멀티플렉서(216-2)로부터 전달받은 각 셀(메인 셀+스페어 셀)의 X-어드레스 및 Y-어드레스를 각각 반도체 메모리 장치(100)의 실제 셀 배열에 따라 스크램블하여 물리적인 어드레스 시퀀스를 구성한 다음 출력 멀티플렉서(216-4)에 순차적으로 출력하며, 상기 출력 멀티플렉서(216-4)는 역시 명령어 저장 메모리(212)로부터의 제어신호에 따라 어드레스 스크램블러(216-3)로부터 입력받은 X-어드레스와 Y-어드레스를 번갈아 포맷 멀티플렉서(216-5)에 전달한다(S503).After the step S502, the address scrambler 216-3 receives the X-address and Y- of each cell (main cell + spare cell) received from the input multiplexer 216-2 according to the control signal from the instruction storage memory 212. Each address is scrambled according to the actual cell arrangement of the semiconductor memory device 100 to form a physical address sequence, and then sequentially output to the output multiplexer 216-4. The output multiplexer 216-4 is also an instruction storage memory. In response to the control signal from 212, the X-address and the Y-address received from the address scrambler 216-3 are alternately transferred to the format multiplexer 216-5 (S503).
예들 들어, 반도체 메모리 장치(100)가 도 6에 도시된 바와 같이 4개의 메인 셀 어레이 블록(①)과, 4개의 스페어 로우 셀 어레이 블록(②)과, 4개의 스페어 칼럼 셀 어레이 블록(③)과, 4개의 스페어 로우-칼럼 셀 어레이 블록(④)으로 구성되고, 전체 (26+2)×(27+4)[26(64): Y 방향 메인 셀의 개수, 2: Y 방향 스페어 셀의 개수, 27(128): X 방향 메인 셀의 개수, 4: X 방향 스페어 셀의 개수] 크기의 셀 어레이 블록을 가지며, 총 7개의 어드레스 핀(A0∼A6)을 가진 경우, 어드레스 생성기(216-1)는 각 셀(메인 셀+스페어 셀)에 대응되는 8비트의 X-어드레스(AX0∼AX7)와 7비트의 Y-어드레스(AY0∼AY6)를 (0,0)∼(0,65), (1,0)∼(1,65), …, (130,0)∼(130,65), (131,0)∼(131,65)의 순서로 생성한다. 아울러, 이 경우 X-어드레스와 Y-어드레스의 최상위 비트(AX7 와 AY6)가 더미 어드레스에 해당되므로 PRT 패드의 인에이블 핀에 할당된다.For example, as shown in FIG. 6, the semiconductor memory device 100 includes four main cell array blocks ①, four spare row cell array blocks ②, and four spare column cell array blocks ③. And 4 spare low-column cell array blocks (4), and the total (2 6 +2) x (2 7 +4) [2 6 (64): Y direction number of main cells, 2: Y direction Number of spare cells, 2 7 (128): number of main cells in the X direction, 4: number of spare cells in the X direction] With a cell array block of size and having seven address pins (A 0 to A 6 ) in total The address generator 216-1 uses an 8-bit X-address (AX 0 to AX 7 ) and a 7-bit Y-address (AY 0 to AY 6 ) corresponding to each cell (main cell + spare cell). 0,0) to (0,65), (1,0) to (1,65),... , (130,0) to (130,65), and (131,0) to (131,65). In this case, since the most significant bits (AX 7 and AY 6 ) of the X-address and the Y-address correspond to the dummy address, they are allocated to the enable pin of the PRT pad.
어드레스 스크램블러(216-3)는 테스트 진행 방향(도 6에 도시된 화살표 방향)을 고려하여 입력 멀티플렉서(216-2)를 통해 어드레스 생성기(216-1)로부터 전달받은 X-어드레스(AX0∼AX7)와 Y-어드레스(AY0∼AY6)를 각각 스크램블하여 (0,0)∼(0,31), (0,64), (0,32)∼(0,63), (0,65), (1,0)∼(1,31), (1,64), (1,32)∼(1,63), (1,65), …, (130,0)∼(130,31), (130,64), (130,32)∼(130,63), (130,65), (131,0)∼(131,31), (131,64), (131,32)∼(131,63), (131,65)의 순서로 즉, Y 스캔 방법으로 물리적인 어드레스 시퀀스를 구성한다.The address scrambler 216-3 receives the X-addresses AX 0 to AX received from the address generator 216-1 through the input multiplexer 216-2 in consideration of the test progress direction (arrow direction shown in FIG. 6). 7 ) and scramble the Y-address (AY 0 to AY 6 ) respectively (0,0) to (0,31), (0,64), (0,32) to (0,63), (0, 65), (1,0) to (1,31), (1,64), (1,32) to (1,63), (1,65),... , (130,0) to (130,31), (130,64), (130,32) to (130,63), (130,65), (131,0) to (131,31), ( 131, 64, (131, 32) to (131, 63), and (131, 65), that is, a physical address sequence is constructed by the Y scan method.
한편, 도 6에 도시된 반도체 메모리 장치(100)의 경우 Y 방향 스페어 셀의 어드레스가 "64"와 "65"로, X 방향 스페어 셀의 어드레스가 "128", "129", "130" 및 "131"로 각각 설정되어 있지만 Y 방향 스페어 셀의 경우 26∼27-1(64∼127) 범위 내에서, X 방향 스페어 셀의 경우 27∼28-1(128∼255) 범위 내에서 각각 다른 어드레스로 설정될 수 있다. 이는 X-어드레스와 Y-어드레스에 각각 1비트씩 더미 어드레스가 추가되는 경우 셀들의 어드레스의 설정 영역은 각각 21(2)배씩 증가하기 때문이다.Meanwhile, in the semiconductor memory device 100 illustrated in FIG. 6, the addresses of the Y-direction spare cells are "64" and "65", and the addresses of the X-direction spare cells are "128", "129", "130", and the like. Although each is set to "131", it is in the range of 2 6 to 2 7 -1 (64 to 127) for the Y-direction spare cell, and is in the range of 2 7 to 2 8 -1 (128 to 255) for the X-direction spare cell. Each can be set to different addresses. This is because when the dummy address is added by one bit to the X-address and the Y-address, the setting area of the addresses of the cells is increased by 2 1 (2) times, respectively.
상기 S503 단계 후 포맷 멀티플렉서(216-5)는 명령어 저장 메모리(212)로부터의 제어신호에 따라 출력 멀티플렉서(216-4)로부터 전달받은 X-어드레스와 Y-어드레스의 각 비트를 재구성하여 X-어드레스와 Y-어드레스의 최상위 비트는 PRT 패드의 인에이블 핀에 공급하고, 나머지 비트는 반도체 메모리 장치(100)의 어드레스 핀에 공급하며, 입력받은 X-어드레스와 Y-어드레스를 데이터 발생회로(215)에 전달한다. After the step S503, the format multiplexer 216-5 reconfigures each bit of the X-address and the Y-address received from the output multiplexer 216-4 according to the control signal from the instruction storage memory 212. And the most significant bit of the Y-address are supplied to the enable pin of the PRT pad, the remaining bits are supplied to the address pin of the semiconductor memory device 100, and the received X-address and the Y-address are supplied to the data generation circuit 215. To pass on.
예를 들어, 포맷 멀티플렉서(216-5)는 출력 멀티플렉서(216-4)로부터 소정 셀을 지정하는 8비트의 X-어드레스(AX0∼AX7)와 7비트의 Y-어드레스(AY0∼AY 6)를 전달받는 경우 각각의 최상위 비트(AX7 와 AY6)는 PRT 패드의 인에이블 핀에 공급하고, 나머지 비트(AX0∼AX6 과 AY0∼AY5)는 반도체 메모리 장치(100)의 7개 어드레스 핀(A0∼A6)에 공급한다.For example, the format multiplexer 216-5 has an 8-bit X-address (AX 0 to AX 7 ) that designates a predetermined cell from the output multiplexer 216-4 and a 7-bit Y-address (AY 0 to AY ) . 6 ), the most significant bit (AX 7 and AY 6 ) is supplied to the enable pin of the PRT pad, and the remaining bits (AX 0 to AX 6 and AY 0 to AY 5 ) are supplied to the semiconductor memory device 100. To the seven address pins A 0 to A 6 .
아울러, 상기 포맷 멀티플렉서(216-5)가 반도체 메모리 장치(100)와 PRT 패드에 어드레스를 공급할 때 데이터 발생회로(215)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 포맷 멀티플렉서(216-5)로부터 전달받은 X-어드레스와 Y-어드레스에 해당되는 데이터(D)를 반도체 메모리 장치(100)에 공급하고, 타이밍신호 발생회로(213)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 각종 타이밍신호(RASB, CASB, CLK 등)를 발생하여 반도체 메모리 장치(100)에 공급하고, 제어신호 발생회로(214)는 명령어 저장 메모리(212)로부터의 제어신호에 응답하여 리드(R), 라이트(W) 및 제어신호(C)를 발생하여 반도체 메모리 장치(100)에 공급한다. 즉, 반도체 메모리 장치(100)에 테스트 패턴(어드레스, 데이터, 타이밍신호, 제어신호 등)을 공급하면서 메인 셀과 스페어 셀을 함께 테스트한다(S504).In addition, when the format multiplexer 216-5 supplies an address to the semiconductor memory device 100 and the PRT pad, the data generation circuit 215 responds to a control signal from the instruction storage memory 212. The data D corresponding to the X-address and the Y-address received from 5) is supplied to the semiconductor memory device 100, and the timing signal generation circuit 213 responds to the control signal from the instruction storage memory 212. Various timing signals (RASB, CASB, CLK, etc.) are generated and supplied to the semiconductor memory device 100, and the control signal generation circuit 214 reads R in response to a control signal from the instruction storage memory 212. , The write W and the control signal C are generated and supplied to the semiconductor memory device 100. That is, the main cell and the spare cell are tested together while supplying a test pattern (address, data, timing signal, control signal, etc.) to the semiconductor memory device 100 (S504).
상기 S504 단계에서 PRT 패드의 인에이블 핀에 인가되는 신호(PRT)는 각각의 셀 어레이 블록(①∼④)별로 차이가 있다. 즉, 반도체 메모리 장치(100)에 인가되는 X-어드레스와 Y-어드레스에 의해 메인 셀 어레이 블록(①)에 포함된 메인 셀들(X-어드레스와 Y-어드레스의 최상위 비트가 모두 0인 셀들)이 지정되는 경우 도 7a에 도시된 바와 같이 PRT 패드의 인에이블 핀에는 항상 "로우" 레벨의 신호(PRT)가 인가되어 PRT 패드는 인에이블되지 않고, 스페어 로우 셀 어레이 블록(②)에 포함된 스페어 셀들(Y-어드레스의 최상위 비트가 1인 셀들)이 지정되는 경우 도 7b에 도시된 바와 같이 RASB(Row Address Strobe Signal)신호에 의한 로우 액티브시 PRT 패드의 인에이블 핀에 "하이" 레벨의 펄스가 인가되어 PRT 패드가 인에이블되고, 스페어 칼럼 셀 어레이 블록(③)에 포함된 스페어 셀들(X-어드레스의 최상위 비트가 1인 셀들)이 지정되는 경우 도 7c에 도시된 바와 같이 CASB(Column Address Strobe Signal)신호에 의한 칼럼 라인 선택시 PRT 패드의 인에이블 핀에 "하이" 레벨의 펄스가 인가되어 PRT 패드가 인에이블되고, 스페어 로우-칼럼 셀 어레이 블록(④)에 포함된 스페어 셀들(X-어드레스와 Y-어드레스의 최상위 비트가 모두 1인 셀들)이 지정되는 경우 도 7d에 도시된 바와 같이 RASB신호와 CASB신호에 의한 로우 액티브시와 칼럼 라인 선택시 각각 PRT 패드의 인에이블 핀에 "하이" 레벨의 펄스가 인가되어 PRT 패드가 인에이블된다.In operation S504, the signal PRT applied to the enable pin of the PRT pad is different for each cell array block ① to ④. That is, the main cells (cells in which the most significant bits of the X-address and the Y-address are all 0) included in the main cell array block ① by the X-address and the Y-address applied to the semiconductor memory device 100 are stored. If specified, as shown in FIG. 7A, a signal PRT having a "low" level is always applied to the enable pin of the PRT pad so that the PRT pad is not enabled, and is a spare included in the spare low cell array block ②. When cells (cells with the most significant bit of the Y-address are 1) are designated, a "high" level pulse is applied to the enable pin of the PRT pad during low activity by a Low Address Strobe Signal (RASB) signal as shown in FIG. 7B. Is applied to enable the PRT pad, and spare cells (cells having the most significant bit of the X-address of 1) included in the spare column cell array block ③ are designated, as shown in FIG. 7C (Column Address). Strobe Signal) When the column line is selected by the PRT pad, a “high” level pulse is applied to the enable pin of the PRT pad to enable the PRT pad, and the spare cells (X-address and Y) included in the spare low-column cell array block (④). In the case where the most significant bit of the address is all 1), as shown in FIG. 7D, the "high" level is applied to the enable pin of the PRT pad during low active and column line selection by the RASB signal and the CASB signal, respectively. A pulse is applied to enable the PRT pad.
상기 S504 단계에서 반도체 메모리 장치(100)에서 독출되는 데이터가 비교회로(220)에 인가되면 상기 비교회로(220)는 반도체 메모리 장치(100)에서 독출되는 데이터와 테스트 패턴 발생기(210)로부터 입력받은 기대치 패턴을 비교하여 각 셀(메인 셀 또는 스페어 셀)의 불량 정보를 검출하고, 그 불량 정보를 불량 해석 메모리(230)의 해당 어드레스에 기입하는 동작을 반복 수행한다(S505).When the data read from the semiconductor memory device 100 is applied to the comparison circuit 220 in step S504, the comparison circuit 220 receives the data read from the semiconductor memory device 100 and the test pattern generator 210. The expected pattern is compared to detect defective information of each cell (main cell or spare cell), and the operation of repeatedly writing the defective information into the corresponding address of the defective analysis memory 230 is performed (S505).
상기 S505 단계 후 제어 장치(240)는 불량 해석 메모리(230)로부터 모든 불량 정보를 독출하여 반도체 메모리 장치(100)의 불량 해석을 수행하고, 모든 불량 정보를 반도체 메모리 장치(100)의 실제 셀 배열(도 1과 도 6 참조)에 맞추어 오류 비트 맵(fail bit map) 형식으로 모니터(250) 상에 디스플레이시킨다(S506). 여기서, 오류 비트 맵은 불량으로 판정된 메인 셀 또는 스페어 셀을 해당 번지수에 대응하여 표시하고 있으므로 오류 비트 맵에 나타난 불량 셀의 배열에 따라 이에 대응한 공정의 결함이나 오류를 쉽게 찾아낼 수 있다.After the step S505, the control device 240 reads all the defect information from the failure analysis memory 230 to perform the failure analysis of the semiconductor memory device 100, and stores all the failure information in the actual cell arrangement of the semiconductor memory device 100. (S506) in accordance with (see FIG. 1 and FIG. 6) in the error bit map (fail bit map) format on the monitor (250). Here, since the error bit map displays the main cell or the spare cell determined to be defective in correspondence with the corresponding address number, it is possible to easily find a defect or an error of the corresponding process according to the arrangement of the defective cells shown in the error bit map. .
상기에서 설명된 본 발명과 같이 반도체 메모리 장치(100)의 메인 셀과 스페어 셀의 물리적인 어드레스를 고려하여 테스트를 진행하면 종래의 경우 검출할 수 없었던 메인 셀과 스페어 셀의 경계에서 생길 수 있는 브릿지성 오류(워드 라인 브릿지에 의한 오류)도 스크린할 수 있는데, 이는 반도체 메모리 장치(100)의 스페어 셀의 구성이 메인 셀 어레이와 워드 라인 및 감지 증폭기를 함께 공유하는 형태로 이루어져 있기 때문이다.As described above, when the test is performed in consideration of the physical addresses of the main cell and the spare cell of the semiconductor memory device 100, a bridge that may occur at the boundary between the main cell and the spare cell, which could not be detected in the prior art. The sexual error (error due to the word line bridge) can also be screened because the spare cell configuration of the semiconductor memory device 100 is configured to share the main cell array, the word line, and the sense amplifier together.
이와 같이 본 발명은 반도체 메모리 장치의 메인 셀과 스페어 셀을 실제 셀들의 배열 순서(물리적인 어드레스)에 따라 한번에 테스트하기 때문에 메인 셀과 스페어 셀의 경계에서 생길 수 있는 브릿지성 오류를 쉽게 스크린할 수 있고, 스페어 로우-칼럼 셀 어레이 블록(텃밭)도 셋업 시간의 손실 없이 용이하게 오류를 스크린할 수 있으며, 메인 셀과 스페어 셀을 따로 분리하여 테스트할 때보다 메인 셀과 스페어 셀간의 오류 적용 범위 차이를 최소화시킬 수 있어 반도체 메모리 장치에 포함된 불량 셀을 보다 정확하게 검출할 수 있고, 그로 인해 레이저-리페어 공정 후의 far 드롭을 방지할 수 있는 효과가 있다.As described above, since the main cell and the spare cell of the semiconductor memory device are tested at the same time according to the arrangement order (physical address) of the actual cells, bridge errors that may occur at the boundary between the main cell and the spare cell can be easily screened. In addition, spare low-column cell array blocks can easily screen for errors without losing setup time, and the difference in coverage of errors between main and spare cells is greater than when testing the main and spare cells separately. Since it is possible to minimize the defect cells included in the semiconductor memory device more accurately, there is an effect that can prevent the far drop after the laser-repair process.
또한, 본 발명은 메인 셀과 스페어 셀의 불량 정보를 동시에 실제 셀 배열에 맞추어 오류 비트 맵 형식으로 디스플레이하기 때문에 오류 비트의 분석을 용이하게 하는 효과가 있다.In addition, the present invention has an effect of facilitating the analysis of error bits because the defect information of the main cell and the spare cell is simultaneously displayed in an error bit map format according to the actual cell arrangement.
또한, 본 발명은 메인 셀과 스페어 셀에 동일한 스크린 패턴과 ROR(RAS Only Refresh)을 적용하기 때문에 스페어 셀의 테스트 시간을 20% 정도 감소시킬 수 있는 효과가 있다. In addition, since the present invention applies the same screen pattern and ROR (RAS Only Refresh) to the main cell and the spare cell, the test time of the spare cell can be reduced by about 20%.
도 1은 일반적인 반도체 메모리 장치의 실제 셀 배열 상태도,1 is a diagram illustrating an actual cell arrangement of a general semiconductor memory device.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 테스트 시스템의 개략적인 구성 블록도,2 is a schematic structural block diagram of a test system for a semiconductor memory device according to an embodiment of the present invention;
도 3은 도 2에 도시된 테스트 패턴 발생기의 개략적인 구성 블록도,3 is a schematic structural block diagram of the test pattern generator shown in FIG. 2;
도 4는 도 3에 도시된 어드레스 발생회로의 개략적인 구성 블록도,4 is a schematic block diagram of the address generation circuit shown in FIG. 3;
도 5는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 웨이퍼 테스트 과정을 도시한 흐름도,5 is a flowchart illustrating a wafer test process of a semiconductor memory device according to an embodiment of the present invention;
도 6은 본 발명에 일례로 적용되는 반도체 메모리 장치의 셀 배열 상태도,6 is a cell arrangement state diagram of a semiconductor memory device to be applied as an example to the present invention;
도 7a 내지 7d는 본 발명에 의해 반도체 메모리 장치에 인가되는 각종 신호들의 타이밍도이다.7A to 7D are timing diagrams of various signals applied to a semiconductor memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100: 반도체 메모리 장치 200: 테스트 시스템100: semiconductor memory device 200: test system
210: 테스트 패턴 발생기 213: 타이밍신호 발생회로210: test pattern generator 213: timing signal generation circuit
215: 데이터 발생회로 216: 어드레스 발생회로 215: data generating circuit 216: address generating circuit
216-1: 어드레스 생성기 216-2: 입력 멀티플렉서216-1: address generator 216-2: input multiplexer
216-3: 어드레스 스크램블러 216-4: 출력 멀티플렉서 216-3: address scrambler 216-4: output multiplexer
216-5: 포맷 멀티플렉서 230: 불량 해석 메모리216-5: Format Multiplexer 230: Bad Analysis Memory
240: 제어 장치 250: 모니터240: control unit 250: monitor
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