KR100520217B1 - Semiconductor memory Device having test Function of parallel Bit - Google Patents
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Abstract
라이트 구동부와 센스 증폭기를 구비하여 워드라인과 비트라인 및 데이터 라인을 통하여 메모리 셀의 데이터를 리드/라이트하는 스태틱 랜덤 액세스 메모리 장치에 있어서, 외부 핀인 데이터 패드와 연결되어 패드로부터 데이터를 입력받아 상기 데이터 구동부로 라이트 데이터를 제공하는 입력버퍼와, 테스트 모드 인에이블 신호에 따라 작동되고, 상기 외부 핀인 데이터 패드와 연결되어 셀의 리드 데이터를 상기 데이터 패드로 제공하는 출력버퍼와, 상기 데이터 라인을 통하여 각 메모리 셀 블록의 센스 증폭기로부터 출력된 리드 데이터를 제공받아 합산한 후 상기 출력버퍼로 제공하는 합산기, 및 상기 데이터 라인을 통하여 각 셀 블록의 센스 증폭기로부터 출력된 리드 데이터를 제공받아 검사한 후 상기 테스트 모드 인에이블 신호에 따라 셀의 테스트 데이터를 상기 출력버퍼로 제공하는 검사기를 구비하고, 각 셀 블록에서 독립된 다수의 리드 데이터 라인으로 각 블록의 셀 데이터를 비교 처리하여 테스트함으로써, 셀을 테스트할 경우 결함 셀의 위치를 정확하게 파악할 수 있고, 테스트 타임을 감소시킴과 동시에 리던던트 셀의 대체 효율을 증대시킬 수 있는 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치에 관한 것이다.A static random access memory device having a write driver and a sense amplifier to read / write data of a memory cell through a word line, a bit line, and a data line, the static random access memory device being connected to a data pad which is an external pin and receiving data from the pad An input buffer providing write data to a driver, an output buffer operated according to a test mode enable signal, connected to a data pad which is an external pin, and providing read data of a cell to the data pad, After receiving and adding the read data output from the sense amplifier of the memory cell block and adding the output data to the output buffer, and receiving and inspecting the read data output from the sense amplifier of each cell block through the data line, Of the cell according to the test mode enable signal The tester provides test data to the output buffer and compares and tests the cell data of each block with a plurality of independent read data lines in each cell block, thereby accurately determining the position of a defective cell when the cell is tested. The present invention relates to a semiconductor memory device having a parallel bit test function capable of reducing test time and increasing replacement efficiency of redundant cells.
Description
본 발명은 스태틱 랜덤 액세스 메모리 장치에 관한 것으로서, 특히 리던던트 셀로의 대체시 효율적인 로직 구성을 통하여 다수의 셀을 선택하여 동시에 라이트/리드를 수행함으로써, 셀 데이터를 검증 시간을 현저히 줄일 수 있는 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a static random access memory device. In particular, a parallel bit test that can significantly reduce the verification time of cell data by selecting a plurality of cells and performing write / read simultaneously through an efficient logic configuration when replacing a redundant cell is performed. A semiconductor memory device having a function is provided.
반도체 메모리 제품에 있어 고밀도 집적화로 갈수록 데이터 저장 능력의 증가와 동시에 메모리 셀의 동작 특성을 확인하는 테스트 시간 역시 증가하게 되어 칩 제조원가가 상승하는 요인으로 작용되었다.In semiconductor memory products, the higher the density integration, the higher the data storage capacity and the test time for verifying the operation characteristics of the memory cell.
이와 같은 테스트 시간을 줄이고자 현재 여러 가지 방법들이 개발 사용되고 있는 추세이고, 통상의 에스 램(SRAM) 제품에 있어서 한정된 외부 데이터 핀 수에 의해서만 랜덤하게 선택된 하나의 셀에 라이트 및 리드 동작을 수행하게 되는 데, 이때 하나의 셀이 아닌 다수의 셀을 선택하여 동시에 라이트/리드를 수행함으로써, 셀 데이터를 검증하는 테스트 시간을 현저히 줄이고자 하는 방법이 패러럴 비트 테스트 기법이다.In order to reduce the test time, various methods are currently being developed and used, and in a typical SRAM product, write and read operations are performed on one cell selected randomly only by a limited number of external data pins. In this case, a parallel bit test technique is a method for remarkably reducing the test time for verifying cell data by selecting a plurality of cells instead of one cell and performing write / read at the same time.
도 1은 일반적인 에스 램의 리드/라이트 경로를 나타낸 블록도로서, 다수의 메모리 셀 블록(10a, 10b, 10c, 10n)과 다수의 비트라인 쌍(BL, BLb)으로 구성되어 있으나, 동도면에서는 각 셀 블록(10a, 10b, 10c, 10n)의 한 비트라인 쌍(BL, BLb)과 한 셀 블록만이 단순히 도시하고 있으며, 여기에서 셀 블록 개념은 한 워드라인(WL)으로 구성되는 최소 동작 셀 어레이를 의미하며, n개의 블록 어레이(10a, 10b, 10c, 10n)로 구성되어 있음을 보여주고 있다.FIG. 1 is a block diagram illustrating a read / write path of a typical SRAM, and includes a plurality of memory cell blocks 10a, 10b, 10c, and 10n and a plurality of bit line pairs BL and BLb. Only one bit line pair BL, BLb and one cell block of each cell block 10a, 10b, 10c, 10n are simply shown, where the cell block concept is a minimal operation consisting of one wordline WL. It shows a cell array and shows that it is composed of n block arrays 10a, 10b, 10c, and 10n.
상기와 같이 구성된 본 발명의 동작은 다음과 같다.The operation of the present invention configured as described above is as follows.
정상적인 에스 램에서 한 셀이 선택되어 라이트/리드를 수행할 때는 n개의 블록(10a, 10b, 10c, 10n) 중 한 개의 블록만이 선택된다. 즉, 제 1 블록 선택시에는 워드라인1(WL1), 칼럼선택라인1(CSL1)이 선택되어 셀에 데이터를 라이트 또는 리드를 수행하게 된다.In a normal SRAM, when one cell is selected and write / read is performed, only one block among n blocks 10a, 10b, 10c, and 10n is selected. That is, when the first block is selected, word line 1 WL1 and column select line 1 CSL1 are selected to write or read data to the cell.
즉, 정상동작시에는 최소 동작은 블록 단위로 동작을 하게 되며, 집적밀도가 높아질수록 셀 블록 수는 증가하게 되고, 이는 셀 데이터를 검증하는 테스트 시간의 증가를 가져온다.That is, in normal operation, the minimum operation is performed in units of blocks, and as the integration density increases, the number of cell blocks increases, which increases the test time for verifying cell data.
따라서, 상기 패러럴 비트 테스트 기법을 통상적인 에스 램에 적용할 때 결함 셀의 리던던트 셀로의 대체에 있어 노말 비트 테스트에 대비해 효율이 통상적으로 감소되는 문제점이 있었다.Therefore, when the parallel bit test technique is applied to a conventional SRAM, there is a problem in that efficiency is typically reduced in comparison with a normal bit test in replacing a defective cell with a redundant cell.
본 발명의 목적은, 각각의 셀 블록에서 독립된 리드 데이터 라인을 구비하여 각 블록의 셀 데이터를 비교 처리함으로써, 셀을 테스트할 경우 결함 셀의 위치를 정확하게 파악할 수 있고, 테스트 타임을 감소시킴과 동시에 리던던트 셀의 대체 효율을 증대시키는 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide independent read data lines in each cell block and compare the cell data of each block, thereby accurately determining the position of a defective cell when testing the cell, and at the same time reducing test time. The present invention provides a semiconductor memory device having a parallel bit test function for increasing the replacement efficiency of redundant cells.
상기 목적을 달성하기 위한 본 발명의 장치는, 라이트 구동부와 센스 증폭기를 구비하여 워드라인과 비트라인 및 데이터 라인을 통하여 메모리 셀의 데이터를 리드/라이트하는 스태틱 랜덤 액세스 메모리 장치에 있어서, 외부 핀인 데이터 패드와 연결되어 패드로부터 데이터를 입력받아 상기 데이터 구동부로 라이트 데이터를 제공하는 입력버퍼와, 테스트 모드 인에이블 신호에 따라 작동되고, 상기 외부 핀인 데이터 패드와 연결되어 셀의 리드 데이터를 상기 데이터 패드로 제공하는 출력버퍼와, 상기 데이터 라인을 통하여 각 메모리 셀 블록의 센스 증폭기로부터 출력된 리드 데이터를 제공받아 합산한 후 상기 출력버퍼로 제공하는 합산기, 및 상기 데이터 라인을 통하여 각 셀 블록의 센스 증폭기로부터 출력된 리드 데이터를 제공받아 검사한 후 상기 테스트 모드 인에이블 신호에 따라 셀의 테스트 데이터를 상기 출력버퍼로 제공하는 검사기를 구비한다.The apparatus of the present invention for achieving the above object is a static random access memory device having a write driver and a sense amplifier to read / write data of a memory cell through a word line, a bit line, and a data line, the data being an external pin. An input buffer connected to a pad and receiving data from the pad to provide write data to the data driver, and operated according to a test mode enable signal, and connected to an external pin, a data pad, to transfer read data of a cell to the data pad. An output buffer provided, a summator that receives and sums read data output from the sense amplifier of each memory cell block through the data line, and adds the summed buffer to the output buffer; and a sense amplifier of each cell block through the data line. After receiving and checking the lead data output from And a tester configured to provide test data of a cell to the output buffer according to the test mode enable signal.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 의한 패러럴 비트 테스트 기능을 설명하기 위해 도시한 반도체 메모리 장치로서, 다수의 셀 블록(100∼100n)과, 다수의 라이트/리드 데이터라인(wMDL1∼wMDLm)/(rRDL1<1>∼rRDLn<m>)과, 외부 핀인 다수의 데이터 패드(200∼200n)와, 다수의 로우/컬럼 디코더(150∼150n)(160∼160n)와, 다수의 데이터 입/출력버퍼(300∼300n)(400∼400n)와, 다수의 합산기(500∼500n), 및 다수의 검사기(600∼500n)를 도면에 도시된 바와 같이 구비하고 있다.FIG. 2 is a semiconductor memory device illustrating a parallel bit test function according to an embodiment of the present invention, and includes a plurality of cell blocks 100 to 100n and a plurality of write / lead data lines wMDL1 to wMDLm / (rRDL1 <1> to rRDLn <m>), a plurality of data pads 200 to 200n as external pins, a plurality of row / column decoders 150 to 150n (160 to 160n), and a plurality of data input / outputs A buffer 300 to 300n (400 to 400n), a plurality of summers 500 to 500n, and a plurality of testers 600 to 500n are provided as shown in the figure.
다수의 셀 블록(100∼100n)은 각각, 로우 디코더(150)로부터 출력된 워드라인 선택신호(WL)와 컬럼 디코더(160)로부터 출력된 컬럼 선택신호(CSL)에 따라 선택되고 구동되는 셀(111)과, 데이터를 셀(111)에 라이트/리드하기 위해 비트라인 쌍(BL, BLb)을 일정 전압으로 미리 충전시키는 프리-차아지 회로부(115)와, 상기 셀(111)에 데이터를 라이트/리드할 때 비트라인 쌍(BL, BLb)을 선택하고 구동하는 컬럼 패스부(121)와, 데이터 라인(SDL, SDLb)을 통해 상기 컬럼 패스부(121)와 데이터를 주고 받는 라이트 구동부(125) 및 센스 증폭기(131)를 포함하고 있다.Each of the cell blocks 100 to 100n is selected and driven according to the word line selection signal WL output from the row decoder 150 and the column selection signal CSL output from the column decoder 160. 111, a pre-charge circuit unit 115 for precharging the bit line pairs BL and BLb to a predetermined voltage to write / read data to the cell 111, and to write the data to the cell 111. The column pass unit 121 that selects and drives the bit line pairs BL and BLb when reading / reading, and the write driver 125 that exchanges data with the column path unit 121 through the data lines SDL and SDLb. ) And a sense amplifier 131.
다수의 데이터 입/출력 버퍼(300∼300n)(400∼400n)는 각각, 외부 핀인 데이터 패드(200)와 연결되어 패드(200)로부터 데이터를 입력받아 라이트 구동부(125)로 라이트 데이터를 제공하는 입력버퍼(300)와, 외부 핀인 데이터 패드(200)와 연결되어 셀(111)의 리드 데이터를 패드(200)로 제공하는 출력버퍼(400)를 포함하고 있다.The plurality of data input / output buffers 300 to 300n and 400 to 400n are connected to a data pad 200 which is an external pin, respectively, to receive data from the pad 200 and provide write data to the write driver 125. And an output buffer 400 connected to the input buffer 300 and the data pad 200, which is an external pin, to provide read data of the cell 111 to the pad 200.
그리고, 다수의 합산기(500∼500n)는 각각 다수의 리드 데이터라인(rRDL1<1>∼rRDLn<1>)을 통하여 각 셀 블록(100∼100n)의 센스 증폭기로부터 출력되는 리드 데이터를 제공받아 합산한 후 출력버퍼(400)로 출력하도록 구성되어 있고, 다수의 검사기(600∼600n)는 각각 다수의 리드 데이터라인(rRDL1<1>∼rRDLn<1>)을 통하여 각 셀 블록(100∼100n)의 센스 증폭기로부터 출력되는 리드 데이터를 제공받아 검사한 후 테스트 모드 진입 신호(PBTM)에 따라 셀의 테스트 데이터를 출력버퍼(400)로 출력하도록 구성되어 있다.The plurality of summers 500 to 500n receive read data output from the sense amplifiers of the cell blocks 100 to 100n through the plurality of read data lines rRDL1 <1> to rRDLn <1>, respectively. It is configured to sum up and output to the output buffer 400, and the plurality of inspectors 600 to 600n respectively each cell block 100 to 100n through a plurality of read data lines rRDL1 <1> to rRDLn <1>. After receiving and inspecting the read data output from the sense amplifier, the test data of the cell is output to the output buffer 400 according to the test mode entry signal PBTM.
상기와 같은 구성은 동일 워드라인으로 구동되는 다수 셀(111,...)을 한 블록(100) 단위로 나타내었고, 패러럴 비트 테스트 기능 블록은 도면에 도시된 바와 같이 n개의 셀 블록 어레이(100∼100n)로 이루어져 있다.In the above configuration, the plurality of cells 111,..., Driven by the same word line are represented by one block 100, and the parallel bit test function block includes n cell block arrays 100 as shown in the drawing. -100n).
상기와 같은 블록 구조에서의 테스트 모드가 아니라 정상상태의 라이트/리드 동작을 살펴보면 다음과 같다.Looking at the write / read operation in the steady state instead of the test mode in the block structure as described above.
라이트 동작은, 외부 데이터 핀인 데이터 패드(200)에 인가된 데이터는 입력버퍼(300)에 전달되어 그 출력인 라이트 데이터 라인(wMDL1)으로 출력되어 라이트 구동부(125)의 입력으로 작용하여 셀 블록(100) 내의 데이터 라인인 데이터 라인 쌍(SDL, SDLb)과 비트라인 쌍(BL, BLb)을 경유하여 셀(111)에 데이터를 라이트하게 된다.In the write operation, data applied to the data pad 200, which is an external data pin, is transmitted to the input buffer 300 and output to the write data line wMDL1, which is an output thereof, and acts as an input of the write driver 125. Data is written to the cell 111 via the data line pairs SDL and SDLb and the bit line pairs BL and BLb, which are data lines in the data array 100.
리드 동작은, 센스 증폭기(131)의 출력라인인 리드 데이터 라인(rRDL1<1>)을 통해 출력되고, 이는 리드 데이터 라인의 합산기(500)인 합산기의 입력이 되고, 그 출력(rMDL<1>)은 리드 데이터 라인의 데이터 아웃 버퍼인 출력버퍼(400)의 입력이 되어 외부 핀인 데이터 패드(200)로 출력되어 리드 동작을 수행하게 된다.The read operation is output through the read data line rRDL1 <1>, which is the output line of the sense amplifier 131, which becomes an input of the adder which is the summer 500 of the read data line, and the output rMDL < 1>) is input to the output buffer 400, which is a data out buffer of the read data line, and is output to the data pad 200, which is an external pin, to perform a read operation.
그리고, 패러럴 비트 테스트 모드(이하, PBTM이라 칭함)로 진입시의 라이트/리드 동작을 살펴보면 다음과 같다.The write / read operation when entering the parallel bit test mode (hereinafter, referred to as PBTM) is as follows.
PBTM 모드로 진입시의 라이트 동작은, 'PBTM' 신호가 인에이블 되어 최소 동작을 위한 n개의 셀 블록(100∼100n)이 동시에 인에이블 된다. 즉, 제 1 셀 블록(100)의 한 워드라인(WL1<1>)부터 제 n 셀 블록(100n)의 한 워드라인(WLn<1>)까지 인에이블 된다.In the write operation when entering the PBTM mode, the 'PBTM' signal is enabled so that the n cell blocks 100 to 100n for the minimum operation are enabled at the same time. That is, one word line WL1 <1> of the first cell block 100 to one word line WLn <1> of the nth cell block 100n is enabled.
컬럼선택신호(CSL) 역시 동일 개념으로 제 1 컬럼선택신호(CSL1<1>)부터 제 n 컬럼선택신호(CSLn<1>)까지 인에이블 된다.The column selection signal CSL is also enabled in the same concept from the first column selection signal CSL1 <1> to the nth column selection signal CSLn <1>.
이와 같이 디코딩을 제어하므로 예를 들어 데이터 패드(200∼200n)를 통하여 데이터가 전달되면 입력버퍼(300∼300n)의 출력노드인 라이트 데이터 라인(wMDL1∼wMDLm)을 통하여 각 셀 블록의 라이트 구동부(125)로 인가되어 n개의 셀에 동시에 라이트를 수행하게 된다. Since the decoding is controlled in this way, for example, when data is transmitted through the data pads 200 to 200n, the write driver of each cell block is configured through the write data lines wMDL1 to wMDLm, which are output nodes of the input buffers 300 to 300n. 125) to write to n cells at the same time.
또한, PBTM 모드로 진입시의 리드 동작은, 각 셀 블록(100∼100n)의 리드 데이터 라인(rRDL<1>)을 통하여 출력되는 리드 데이터를 비교하는 검사 회로인 검사기(600)를 통하여 라이트시의 데이터가 정상적으로 출력되면, 그 출력은 '하이'로 되어 데이터 패드(200)를 통해 고전압 신호를 출력하여 패스(pass)시킨다.The read operation at the time of entering the PBTM mode is performed at the time of writing through the tester 600 which is an inspection circuit for comparing the read data output through the read data lines rRDL <1> of the cell blocks 100 to 100n. If the data is normally output, the output is 'high' and outputs a high voltage signal through the data pad 200 to pass.
그러나, 검사기(600)에 의하여 라이트시 데이터가 비 정상적으로 출력되면, 그 출력은 '로우'로 되어 데이터 패드(200)를 통해 저전압 신호를 출력하여 에러(fail) 처리를 한다.However, when the data at the time of writing is abnormally output by the tester 600, the output is 'low' to output a low voltage signal through the data pad 200 to perform an error process.
또한, m번째 데이터 핀인 제 m 데이터 패드(200n)는 마지막 블록인 제 n 셀 블록(100n)의 리드 데이터 라인(rRDL<m>)을 상기와 동일하게 비교하여 패스(pass) 또는 페일(fail)을 처리한다.In addition, the m-th data pad 200n, which is the m-th data pin, may pass or fail by comparing the read data line rRDL <m> of the n-th cell block 100n, which is the last block, as described above. To deal with.
즉, 패러럴 비트 테스트 모드(PBTM)시의 라이트시에는 모든 데이터 패드(200∼200n)를 사용하여 동시에 셀에 기록하고, 리드시에는 특정 한 개의 패드만을 사용하여 다수의 셀 블록의 셀 데이터를 순차적으로 검사한다.In other words, when writing in the parallel bit test mode (PBTM), all data pads 200 to 200n are simultaneously written to the cell, and at the time of reading, only one specific pad is used to sequentially read the cell data of a plurality of cell blocks. Inspect
도 3은 도 2의 패러럴 비트 테스트 모드 진입시 테스트 인에이블 신호(PBTM) 발생 장치를 나타낸 회로도로서, 외부 핀인 데이터 패드(200)와, 상기 데이터 패드로부터 출력되는 신호를 반전시키는 제 1 인버터(210)와, 제 1 인버터(210)에서 출력되는 신호를 반전시키는 제 2 인버터(230)와, 제 2 인버터(230)에서 출력되는 신호를 반전시키는 제 3 인버터(250)가 연결되어 데이터 패드(200)로 입력된 테스트 신호를 반전하여 패러럴 비트 테스트 모드 신호(PBTM)를 발생하는 3단 인버터들로 구성되어 있다.FIG. 3 is a circuit diagram illustrating an apparatus for generating a test enable signal (PBTM) when entering the parallel bit test mode of FIG. 2. The data pad 200, which is an external pin, and the first inverter 210 for inverting a signal output from the data pad. And a second inverter 230 for inverting the signal output from the first inverter 210 and a third inverter 250 for inverting the signal output from the second inverter 230 and connected to the data pad 200. It consists of three stage inverters that invert the test signal input to generate the parallel bit test mode signal (PBTM).
그리고, 제 1 인버터(210)의 입력단에는 인버터(210)로 입력되는 전류를 약하게 누설시키는 과전류 인가 방지용 트랜지스터(270)를 설치하는 것이 바람직하다.In addition, it is preferable to provide an overcurrent application preventing transistor 270 that weakly leaks a current input to the inverter 210 at an input terminal of the first inverter 210.
도 4는 도 2의 합산기(500)를 나타낸 회로도로서, 각 셀 블록(100∼100n)의 센스 증폭기(131,...)의 출력라인인 다수의 리드 데이터 라인(rRDL<1>)을 통해 출력되는 신호들을 입력받아 낸드하는 낸드게이트(510)와, 상기 낸드 게이트(510)의 출력신호를 반전시키는 제 1 인버터(530)와, 상기 제 1 인버터(530)에서 출력되는 신호를 반전시키는 제 2 인버터(550)와, 상기 제 2 인버터(550)에서 출력되는 신호를 반전시키는 제 3 인버터(570)가 연결되어, 다수의 리드 데이터 라인(rRDL1∼rRDLn)을 통해 출력되는 신호가 모두 '하이' 신호일 때만 고전압 신호를 데이터 출력버퍼(400)로 공급하도록 구성되어 있다.FIG. 4 is a circuit diagram illustrating the summer 500 of FIG. 2 and illustrates a plurality of read data lines rRDL <1> which are output lines of the sense amplifiers 131, ... of each cell block 100 to 100n. A NAND gate 510 for receiving and outputting signals output through the NAND gate, a first inverter 530 for inverting an output signal of the NAND gate 510, and an inverting signal output from the first inverter 530 The second inverter 550 and the third inverter 570 for inverting the signal output from the second inverter 550 are connected so that the signals output through the plurality of read data lines rRDL1 to rRDLn are all ' The high voltage signal is configured to supply the high voltage signal to the data output buffer 400 only.
도 5는 도 2의 검사기(600)를 나타낸 회로도로서, 각 셀 블록의 센스 증폭기로부터 출력되는 신호를 다수의 리드 데이터 라인(rRDL1∼rRDLn)을 통하여 각각 입력받는 제 1(610) 및 제 2 낸드게이트(620)와, 상기 제 1 낸드게이트(610)로부터 출력되는 신호를 입력받아 반전시키는 인버터(630)와, 상기 인버터(630)와 제 2 낸드게이트(620) 및 테스트 모드신호(PBTM)를 각각 입력받아 노아한 후 데이터 출력버퍼(400)로 공급하는 노아게이트(650)로 구성되어 있고, 노아게이트(650)의 입력단으로 인가되는 신호가 모두 '로우'일 때만 고전압 신호를 출력한다.FIG. 5 is a circuit diagram illustrating the tester 600 of FIG. 2. The first 610 and the second NAND respectively receive signals output from the sense amplifiers of the cell blocks through the plurality of read data lines rRDL1 to rRDLn. An inverter 630 for receiving and inverting a gate 620, a signal output from the first NAND gate 610, and an inverter 630, a second NAND gate 620, and a test mode signal PBTM. It is composed of a noah gate 650 to receive each input and supply it to the data output buffer 400, and outputs a high voltage signal only when all the signals applied to the input terminal of the noah gate 650 are 'low'.
도 6은 도 2의 데이터 출력버퍼(400)를 나타낸 회로도로서, 테스트 모드 신호(PBTM)에 따라 합산기(500)에서 출력되는 신호(rMDL)를 스위칭하는 엔모스 트랜지스터(410)와, 상기 테스트 모드신호(PBTM)에 따라 검사기(600)에서 출력되는 신호(check)를 스위칭하는 피모스 트랜지스터(415)와, 상기 엔모스(410) 또는 피모스 트랜지스터(415)를 통해 출력되는 신호를 반전시키는 인버터(430)와, 상기 인버터(430)의 출력신호와 소정의 인에이블 신호(POE)를 각각 제공받아 낸드하는 제 1 낸드게이트(450)와, 상기 엔모스(410) 및 피모스 트랜지스터(415)의 출력신호와 상기 인에이블 신호(POE)를 각각 제공받아 낸드하는 제 2 낸드게이트(460)와, 상기 제 1 낸드게이트(450)의 출력신호를 반전시키는 제 1 인버터(470)와, 상기 제 1 인버터(470)의 출력신호를 반전시키는 제 2 인버터(490)와, 전원전압(VCC)과 데이터 출력단(DQ) 사이에 전류통로가 연결되고 상기 제 2 인버터(490)의 출력신호에 응답하여 데이터 출력단(DQ)의 전위를 전원전압(VCC) 레벨로 풀-업시키는 피모스 트랜지스터(495)와, 제 2 낸드게이트(460)의 출력신호를 반전시키는 제 3 인버터(480)와, 상기 데이터 출력단(DQ)과 접지(VSS) 사이에 전류통로가 연결되고 상기 제 3 인버터(480)의 출력신호에 응답하여 데이터 출력단(DQ)의 전위를 접지전압(VSS)으로 풀-다운시키는 엔모스 트랜지스터(485)로 구성되어 있다.6 is a circuit diagram illustrating the data output buffer 400 of FIG. 2, an NMOS transistor 410 for switching a signal rMDL output from the summer 500 according to a test mode signal PBTM, and the test. Inverting the PMOS transistor 415 for switching the signal (check) output from the tester 600 according to the mode signal (PBTM), and the signal output through the NMOS 410 or PMOS transistor 415 An inverter 430, a first NAND gate 450 that receives and outputs an output signal of the inverter 430, and a predetermined enable signal POE, and the NMOS 410 and the PMOS transistor 415. A second NAND gate 460 that receives and outputs an output signal of the NAND and an enable signal POE, and a first inverter 470 that inverts the output signal of the first NAND gate 450, and A second inverter 490 for inverting an output signal of the first inverter 470, and a power source A current path is connected between the voltage VCC and the data output terminal DQ and pulls up the potential of the data output terminal DQ to the power supply voltage VCC level in response to the output signal of the second inverter 490. A third inverter 480 for inverting the output signal of the MOS transistor 495, the second NAND gate 460, and a current path is connected between the data output terminal DQ and the ground VSS, and the third inverter An NMOS transistor 485 is configured to pull down the potential of the data output terminal DQ to the ground voltage VSS in response to an output signal of 480.
상기와 같이 구성 및 동작하는 각 블록의 셀의 동작 상태를 테스트하여 패스(pass) 또는 페일(fail)을 처리하는 데 있어서 그 구현 방법은 라이트 시에는 전형적인 PBTM이지만, 리드시에는 도 3 내지 도 6과 같은 로직을 구현하여 이용함으로 단순하게 리드 데이터 경로를 처리하고, 각각의 셀 블록에서 독립된 다수의 리드 데이터 라인(rRDL)으로 구성하여 비교 처리함으로써, 다수의 블록의 셀을 선택하여 테스트할 때 결함 셀의 위치를 파악하기 어려운점을 각각의 블록 단위로 결함 셀을 검출하는 기법을 적용하여 극복하였고, PBTM에 의한 테스트 시간의 단축은 물론 리던던트 셀의 대체 효율을 높였다.In the test of the operation state of the cells of each block configured and operated as described above, the implementation method is a typical PBTM at the time of writing, but at the time of reading, FIGS. 3 to 6 By implementing and using logic such as the above, the read data path is simply processed, and each of the cell blocks is composed of a plurality of independent read data lines (rRDLs) and compared to each other. Overcoming the problem of cell location was overcome by applying the technique of detecting defective cells in each block unit, and the replacement efficiency of redundant cells was improved as well as shortening the test time by PBTM.
따라서, 본 발명에서는, 각각의 셀 블록에서 독립된 다수의 리드 데이터 라인을 구비하여 각 블록의 셀 데이터를 비교 처리하여 테스트함으로써, 셀을 테스트할 경우 결함 셀의 위치를 정확하게 파악할 수 있고, 테스트 타임을 감소시킴과 동시에 리던던트 셀의 대체 효율을 증대시키는 효과가 있다. Therefore, in the present invention, a plurality of independent read data lines in each cell block are provided to compare and test the cell data of each block, so that when a cell is tested, the position of a defective cell can be accurately determined and the test time can be improved. At the same time, there is an effect of increasing the replacement efficiency of the redundant cell.
도 1은 일반적인 에스 램의 리드/라이트 경로를 나타낸 블록도이고,1 is a block diagram showing a lead / write path of a typical SRAM,
도 2는 본 발명의 일 실시예에 의해 패러럴 비트 테스트 기능을 설명하기 위하여 도시한 반도체 메모리 장치를 나타낸 블록도이고,FIG. 2 is a block diagram illustrating a semiconductor memory device illustrated for explaining a parallel bit test function according to an exemplary embodiment of the present invention.
도 3은 본 발명의 일 실시예에 따른 도 2의 패러럴 비트 테스트 모드 진입시 테스트 모드 신호 발생 장치를 나타낸 회로도이고,3 is a circuit diagram illustrating an apparatus for generating a test mode signal when entering the parallel bit test mode of FIG. 2 according to an embodiment of the present invention;
도 4는 본 발명의 일 실시예에 따른 도 2의 합산기를 나타낸 회로도이고,4 is a circuit diagram illustrating the summer of FIG. 2 according to an embodiment of the present invention.
도 5는 본 발명의 일 실시예에 따른 도 2의 검사기를 나타낸 회로도이고,5 is a circuit diagram illustrating the tester of FIG. 2 according to an embodiment of the present invention.
도 6은 본 발명의 일 실시예에 따른 도 2의 데이터 출력버퍼를 나타낸 회로도이다.6 is a circuit diagram illustrating a data output buffer of FIG. 2 according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100∼100n: 다수의 셀 블록 200∼200n: 데이터 패드(외부 핀)100 to 100n: Multiple cell blocks 200 to 200n: Data pad (external pin)
300∼300n: 데이터 입력버퍼 400∼400n: 데이터 출력버퍼300 to 300n: data input buffer 400 to 400n: data output buffer
500∼500n: 합산기 600∼600n: 검사기500 to 500 n: summer 600 to 600 n: inspection machine
wMDL: 라이트 데이터 라인 rRDL: 리드 데이터 라인wMDL: write data line rRDL: lead data line
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1999
- 1999-02-03 KR KR10-1999-0003619A patent/KR100520217B1/en not_active IP Right Cessation
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