KR100518952B1 - Method for manufacturing heterojunction bipolar transistor - Google Patents
Method for manufacturing heterojunction bipolar transistor Download PDFInfo
- Publication number
- KR100518952B1 KR100518952B1 KR10-2003-0097264A KR20030097264A KR100518952B1 KR 100518952 B1 KR100518952 B1 KR 100518952B1 KR 20030097264 A KR20030097264 A KR 20030097264A KR 100518952 B1 KR100518952 B1 KR 100518952B1
- Authority
- KR
- South Korea
- Prior art keywords
- base
- electrode
- collector
- forming
- silicon
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 15
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 12
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 13
- 238000002161 passivation Methods 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 abstract description 2
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 자기정렬된 에미터/베이스 구조를 가지는 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터의 제조 방법에 관한 것이다. 베이스 상부에 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘막으로 익스트린식 베이스 역할을 하는 베이스 전극을 형성한다. 다결정 혹은 비정질 실리콘막은 증착시 두께 조절이 용이하여 익스트린식 베이스의 저항값을 충분히 감소시킬 수 있다. 익스트린식 베이스의 두께는 인트린식 베이스의 두께에 영향을 미치지 않기 때문에 인트린식 베이스는 얇게 형성하고, 익스트린식 베이스는 두껍게 형성하여 소자의 전기적 특성을 극대화시킬 수 있다.The present invention relates to a method of fabricating a silicon-germanium (SiGe) heterojunction bipolar transistor having a self-aligned emitter / base structure. A base electrode serving as an extrinsic base is formed of a polycrystalline or amorphous silicon film doped with a high concentration of ions on the base. The polycrystalline or amorphous silicon film is easy to control the thickness during deposition can sufficiently reduce the resistance value of the extrinsic base. Since the thickness of the extruded base does not affect the thickness of the intrinsic base, the intrinsic base is formed thin and the extruded base is formed thick to maximize the electrical characteristics of the device.
Description
본 발명은 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor; HBT)의 제조 방법에 관한 것으로, 더욱 상세하게는 인트린식(intrinsic) 베이스 및 익스트린식(extrinsic) 베이스 구조를 갖는 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a heterojunction bipolar transistor (HBT), and more particularly, to a silicon-germanium (SiGe) heterojunction having an intrinsic base and an extrinsic base structure. A method for manufacturing a bipolar transistor.
종래에는 이종접합 바이폴라 트랜지스터를 제조하기 위하여 먼저, 도 1에 도시된 바와 같이 p형 실리콘 기판(10)의 표면부에 매립형 컬렉터 형성을 위해 n형 이온을 주입하고 컬렉터로 사용될 에피층을 성장시킨다. 소정의 마스크를 사용하여 활성영역을 정의한 후 열산화 공정으로 필드영역의 노출된 실리콘 기판(10)에 필드산화막(12)을 성장시킨다. 상기 실리콘 기판(10) 상에 실리콘-게르마늄(SiGe)층을 형성한 후 패터닝하여 베이스(13)를 형성한다. 이 때 상기 베이스(13)는 에미터 및 베이스가 형성될 활성영역의 실리콘 기판(10)과 필드산화막(12)의 일부에 형성되도록 한다. 전체 상부면에 화학증착법으로 산화막(14)을 형성한 후 상기 베이스(13)의 소정 부분 및 컬렉터가 형성된 활성영역의 실리콘 기판(10)이 노출되도록 패터닝한다. 전체 상부면에 폴리실리콘층을 형성한 후 패터닝하여 상기 베이스(13)와 접촉되는 제 1 에미터 전극(15a) 및 상기 컬렉터가 형성된 활성영역의 실리콘 기판(10)과 접촉되는 제 1 컬렉터 전극(15b)을 형성한다. 전체 상부면에 절연막(16)을 형성한 후 패터닝하여 상기 베이스(13), 제 1 에미터 전극(15a) 및 제 1 컬렉터 전극(15b)의 소정 부분을 각각 노출시킨다. 전체 상부면에 금속층을 형성한 후 패터닝하여 상기 베이스(13)와 접촉되는 베이스 전극(17c), 상기 제 1 에미터 전극(15a)과 접촉되는 제 2 에미터 전극(17a) 및 상기 제 1 컬렉터 전극(15b)과 접촉되는 제 2 컬렉터 전극(17b)을 각각 형성한다.Conventionally, in order to manufacture a heterojunction bipolar transistor, first, as shown in FIG. 1, n-type ions are implanted to form a buried collector in the surface portion of the p-type silicon substrate 10, and an epitaxial layer to be used as a collector is grown. After the active region is defined using a predetermined mask, the field oxide layer 12 is grown on the exposed silicon substrate 10 in the field region by a thermal oxidation process. After forming a silicon-germanium (SiGe) layer on the silicon substrate 10 and patterning to form a base 13. At this time, the base 13 is formed on a part of the silicon substrate 10 and the field oxide film 12 in the active region where the emitter and the base are to be formed. After the oxide film 14 is formed on the entire upper surface, the silicon substrate 10 of the active region in which the predetermined portion of the base 13 and the collector are formed is exposed. After forming a polysilicon layer on the entire upper surface and patterning the first emitter electrode 15a in contact with the base 13 and the first collector electrode in contact with the silicon substrate 10 in the active region where the collector is formed ( 15b). The insulating layer 16 is formed on the entire upper surface and then patterned to expose predetermined portions of the base 13, the first emitter electrode 15a, and the first collector electrode 15b, respectively. After forming a metal layer on the entire upper surface and patterning the base electrode 17c in contact with the base 13, the second emitter electrode 17a and the first collector in contact with the first emitter electrode 15a The second collector electrode 17b is formed in contact with the electrode 15b, respectively.
상기와 같이 제조된 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터(HBT)에서 소자의 전기적 특성을 결정짖는 중요한 요소 중의 하나는 베이스(13)의 두께이다. 소자의 전기적 특성을 향상시키기 위해서는 상기 베이스(13)를 얇게 형성해야 한다. 그러나 제 1 에미터 전극(15a)과 접촉되는 부분의 인트린식(intrinsic) 베이스(13)는 두께가 얇을수록 좋은 특성을 나타내는 반면, 그 외의 연결층 역할을 하는 베이스(13)는 두께가 두꺼워야 낮은 전기적 저항값을 갖는다. 즉, 베이스(13)를 얇게 형성하면 베이스 전극(17c)과의 연결층 역할을 하는 익스트린식(extrinsic) 베이스(13)의 전기적 저항이 증가되어 소자의 동작속도가 저하되고, 회로의 응용에 문제점이 발생된다. 그래서 종래에는 익스트린식 베이스(13)의 저항값을 감소시키기 위하여 베이스(13)를 형성한 후 표면에 티타늄 실리사이드층을 형성하였으나, 베이스(13)가 너무 얇기 때문에 균일한 두께의 실리사이드층 형성이 어렵고 공정이 복잡하였다. 또한, 상기 베이스(13)를 구성하는 실리콘 게르마늄(SiGe)의 게르마늄(Ge) 성분이 실리사이드의 형성을 왜곡시켜 오히려 큰 저항을 유발하는 것으로 알려져 있으며, 이에 따라 소자의 특성 저하를 완전히 극복하지는 못하였다.In the silicon-germanium (SiGe) heterojunction bipolar transistor (HBT) manufactured as described above, one of the important factors determining the electrical characteristics of the device is the thickness of the base 13. In order to improve the electrical characteristics of the device, the base 13 should be thinly formed. However, the thinner the intrinsic base 13 in contact with the first emitter electrode 15a, the better the characteristics, while the base 13 serving as the other connecting layer should be thicker. It has a low electrical resistance value. That is, when the base 13 is formed thin, the electrical resistance of the extrinsic base 13, which serves as a connection layer with the base electrode 17c, is increased, and thus the operation speed of the device is lowered, and the application of the circuit is reduced. Problems arise. Therefore, in the related art, a titanium silicide layer was formed on the surface after the base 13 was formed in order to reduce the resistance of the extruded base 13, but since the base 13 was too thin, the formation of a silicide layer having a uniform thickness was not possible. Difficult and complicated process. In addition, the germanium (Ge) component of the silicon germanium (SiGe) constituting the base 13 is known to distort the formation of silicides to cause a large resistance, thereby not completely overcome the deterioration of the device characteristics. .
따라서 본 발명은 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘으로 베이스와 접촉되도록 두꺼운 전극을 형성하여 베이스의 전체 저항값을 감소시키므로써 상기한 단점을 해소할 수 있는 이종접합 바이폴라 트랜지스터의 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention provides a method of manufacturing a heterojunction bipolar transistor that can solve the above disadvantages by forming a thick electrode to contact the base with a high concentration of ions doped polycrystalline or amorphous silicon to reduce the overall resistance value of the base. Its purpose is to.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판에 매립형 컬렉터 형성을 위해 이온을 주입한 후 컬렉터로 사용될 에피층을 성장시키는 단계와, 상기 실리콘 기판의 필드영역에 필드산화막을 형성하는 단계와, 에미터 및 베이스가 형성될 활성영역의 상기 실리콘 기판과 상기 필드산화막의 일부에 베이스를 형성하는 단계와, 상기 베이스의 소정 부분에 보호막 패턴을 형성한 후 상기 보호막 패턴을 포함하는 상기 베이스 상에 제 1 베이스 전극을 형성하는 단계와, 상기 제 1 베이스 전극 및 보호막 패턴을 패터닝하여 상기 베이스의 소정 부분을 노출시키는 단계와, 전체 상부면에 제 1 절연막을 형성한 후 패터닝하여 상기 베이스의 소정 부분 및 상기 컬렉터가 형성된 실리콘 기판을 노출시키는 단계와, 상기 노출된 베이스와 접촉되는 제 1 에미터 전극 및 상기 컬렉터가 형성된 실리콘 기판과 접촉되는 제 1 컬렉터 전극을 형성하는 단계와, 전체 상부면에 제 2 절연막을 형성한 후 패터닝하여 상기 제 1 베이스 전극, 제 1 에미터 전극 및 제 1 컬렉터 전극을 노출시키는 단계와, 상기 제 1 베이스 전극과 접촉되는 제 2 베이스 전극, 제 1 에미터 전극과 접촉되는 제 2 에미터 전극 및 제 1 컬렉터 전극과 접촉되는 제 2 컬렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a step of growing an epi layer to be used as a collector after implanting ions for forming a buried collector in a silicon substrate, forming a field oxide film in the field region of the silicon substrate, Forming a base on the silicon substrate and a part of the field oxide film in the active region where the base and the base are to be formed, and forming a protective film pattern on a predetermined portion of the base, and then forming a base on the base including the protective film pattern. Forming a base electrode, patterning the first base electrode and the passivation layer pattern to expose a predetermined portion of the base, forming a first insulating film on an entire upper surface thereof, and then patterning the predetermined portion of the base and the pattern; Exposing a silicon substrate having a collector formed thereon, and a first emitter in contact with the exposed base Forming a first collector electrode in contact with the electrode and the silicon substrate on which the collector is formed, forming a second insulating film on the entire upper surface, and then patterning the first base electrode, the first emitter electrode, and the first collector electrode Exposing the second base electrode in contact with the first base electrode, forming a second emitter electrode in contact with the first emitter electrode and a second collector electrode in contact with the first collector electrode. Characterized in that.
상기 베이스는 실리콘, 실리콘 게르마늄 및 실리콘이 적층된 구조로 형성하는 것을 특징으로 한다.The base may be formed in a structure in which silicon, silicon germanium, and silicon are stacked.
상기 제 1 베이스 전극은 도핑된 다결정 실리콘 또는 도핑된 비정질 실리콘으로 형성하며, 상기 제 1 에미터 전극 및 상기 제 1 컬렉터 전극은 폴리실리콘으로 형성하는 것을 특징으로 한다.The first base electrode may be formed of doped polycrystalline silicon or doped amorphous silicon, and the first emitter electrode and the first collector electrode may be formed of polysilicon.
종래의 공정에서는 인트린식 베이스의 전기적 특성 향상을 위해 베이스를 전체적으로 얇게 형성하기 때문에 익스트린식 베이스의 저항값이 높게 유지되었다. 본 발명은 익스트린식 베이스의 저항값을 감소시키기 위해 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘으로 베이스와 접촉되도록 두꺼운 전극을 형성하여 베이스의 전체 저항값이 감소되도록 한다.In the conventional process, the resistance value of the extrinsic base was kept high because the base was thinly formed to improve the electrical characteristics of the intrinsic base. The present invention forms a thick electrode to contact the base with a high concentration of ions doped polycrystalline or amorphous silicon to reduce the resistance of the extruded base so that the overall resistance of the base is reduced.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a heterojunction bipolar transistor according to the present invention.
도 2a를 참조하면, p형 실리콘 기판(30)에 매립형 컬렉터 형성을 위해 n형의 이온을 주입하고 컬렉터로 사용될 에피층을 성장시킨다. 전체 상부면에 실리콘 질화막(도시안됨)을 형성한 후 패터닝하여 활성영역을 정의하는 마스크를 형성하고 열산화 공정을 진행하여 필드영역의 노출된 실리콘 기판(30)에 필드산화막(32)을 성장시킨다.Referring to FIG. 2A, n-type ions are implanted into a p-type silicon substrate 30 to form a buried collector, and an epitaxial layer to be used as a collector is grown. After forming a silicon nitride film (not shown) on the entire upper surface to form a mask to define the active region and to proceed the thermal oxidation process to grow the field oxide film 32 on the exposed silicon substrate 30 in the field region .
도 2b를 참조하면, 상기 마스크를 제거한 후 상기 실리콘 기판(30) 상에 실리콘층(33a), 실리콘 게르마늄층(33b) 및 실리콘층(33c)을 순차적으로 형성하고 패터닝하여 Si/SiGe/Si 구조의 베이스(33)를 형성한다. 상기 베이스(33)는 에미터 및 베이스가 형성될 활성영역의 실리콘 기판(30)과 필드산화막(32)의 일부에 형성되도록 한다.Referring to FIG. 2B, after removing the mask, a Si / SiGe / Si structure is formed by sequentially forming and patterning a silicon layer 33a, a silicon germanium layer 33b, and a silicon layer 33c on the silicon substrate 30. To form the base 33. The base 33 is formed on a part of the silicon substrate 30 and the field oxide layer 32 in the active region where the emitter and the base are to be formed.
도 2c를 참조하면, 전체 상부면에 보호막(34)을 형성한 후 패터닝하여 상기 베이스(33)의 소정 부분에만 보호막 패턴(34)이 잔류되도록 한다. 상기 보호막(34)은 에미터와 베이스를 전기적으로 절연시키는 역할을 하므로 산화막 등을 화학증착법으로 증착하여 형성하는 것이 바람직하다.Referring to FIG. 2C, the passivation layer pattern 34 is formed on the entire upper surface and then patterned so that the passivation layer pattern 34 remains only on a predetermined portion of the base 33. Since the protective film 34 serves to electrically insulate the emitter and the base, it is preferable to form an oxide film or the like by chemical vapor deposition.
도 2d를 참조하면, 상기 보호막 패턴(34)을 포함하는 전체 상부면에 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘막을 형성한 후 패터닝하여 상기 베이스(33) 상에 제 1 베이스 전극(35)을 형성한다. Referring to FIG. 2D, the first base electrode 35 is formed on the base 33 by patterning a polycrystalline or amorphous silicon film doped with a high concentration of ions on the entire upper surface including the passivation layer pattern 34. Form.
도 2e를 참조하면, 상기 제 1 베이스 전극(35) 및 보호막(34)을 패터닝하여 상기 베이스(33)의 소정 부분을 노출시킨 후 전체 상부면에 산화막 등으로 절연막(36)을 형성한다. 에미터 및 컬렉터를 정의하기 위한 마스크를 사용하여 상기 베이스(33)의 소정 부분 및 상기 컬렉터가 형성된 활성영역의 실리콘 기판(30)이 노출되도록 상기 산화막(36)을 패터닝한다. 전체 상부면에 폴리실리콘층을 형성한 후 패터닝하여 상기 베이스(33)와 접촉되는 제 1 에미터 전극(37a) 및 상기 컬렉터가 형성된 활성영역의 실리콘 기판(30)과 접촉되는 제 1 컬렉터 전극(37b)을 각각 형성한다.Referring to FIG. 2E, the first base electrode 35 and the passivation layer 34 are patterned to expose a predetermined portion of the base 33, and then an insulating layer 36 is formed on the entire upper surface of the base layer 35 by an oxide film or the like. The oxide layer 36 is patterned to expose a predetermined portion of the base 33 and the silicon substrate 30 in the active region where the collector is formed using a mask for defining an emitter and a collector. After forming the polysilicon layer on the entire upper surface and patterning, the first emitter electrode 37a in contact with the base 33 and the first collector electrode in contact with the silicon substrate 30 in the active region where the collector is formed ( 37b) are formed respectively.
도 2f를 참조하면, 전체 상부면에 절연막(38)을 형성한 후 상기 제 1 베이스 전극(35), 제 1 에미터 전극(37a) 및 제 1 컬렉터 전극(37b)이 노출되도록 상기 절연막(38)을 패터닝한다. 상기 절연막(38)은 화학증착법으로 산화막을 증착하여 형성한다.Referring to FIG. 2F, after the insulating film 38 is formed on the entire upper surface, the insulating film 38 is exposed so that the first base electrode 35, the first emitter electrode 37a, and the first collector electrode 37b are exposed. Pattern). The insulating film 38 is formed by depositing an oxide film by chemical vapor deposition.
도 2g를 참조하면, 전체 상부면에 금속층을 형성한 후 패터닝하여 상기 제 1 베이스 전극과 접촉되는 제 2 베이스 전극(39c), 제 1 에미터 전극(37a)과 접촉되는 제 2 에미터 전극(39a) 및 제 1 컬렉터 전극(37b)과 접촉되는 제 2 컬렉터 전극(39b)을 각각 형성한다.Referring to FIG. 2G, after forming a metal layer on the entire upper surface, patterning is performed to contact the first base electrode with the second base electrode 39c and the second emitter electrode with the first emitter electrode 37a ( 39a) and the second collector electrode 39b are formed in contact with the first collector electrode 37b, respectively.
상기와 같이 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터(HBT)를 형성한 후 상부 금속배선 이후의 제조 공정은 기존의 공정과 같이 진행할 수 있으며, 상기 공정에서 에미터와 베이스의 자기정렬에 사용되는 포토 마스크(photo-mask)는 기존의 공정에서 사용하는 마스크를 그대로 사용하여도 된다.After forming the silicon-germanium (SiGe) heterojunction bipolar transistor (HBT) as described above, the manufacturing process after the upper metal wiring may proceed as in the conventional process, and is used for self-alignment of the emitter and the base in the process. As a photo-mask, you may use the mask used by the existing process as it is.
본 발명은 베이스(33) 상부에 연결층으로서 익스트린식 베이스 역할을 하는 상기 제 1 베이스 전극(35)을 형성한다. 상기 제 1 베이스 전극(35)을 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘막으로 형성하면 두께 조절이 용이하여 익스트린식 베이스의 저항값을 충분히 감소시킬 수 있으며, 다결정 혹은 비정질 실리콘막 위에 실리사이드층을 용이하게 형성할 수 있다. The present invention forms the first base electrode 35 serving as an extruded base as a connection layer on the base 33. If the first base electrode 35 is formed of a polycrystalline or amorphous silicon film doped with a high concentration of ions, the thickness of the first base electrode 35 can be easily adjusted to sufficiently reduce the resistance value of the extrinsic base, and the silicide layer is formed on the polycrystalline or amorphous silicon film. Can be easily formed.
종래에는 베이스를 얇게 형성함으로써 균일한 두께의 실리사이드 형성이 어려웠으며, 익스트린식 베이스의 높은 저항값으로 인해 소자의 동작속도가 저하되고 회로의 응용에 문제점이 있었다. 본 발명은 베이스 상부에 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘막으로 익스트린식 베이스 역할을 하는 제 1 베이스 전극을 형성한다. 다결정 혹은 비정질 실리콘막은 증착시 두께 조절이 용이하여 익스트린식 베이스의 저항값을 충분히 감소시킬 수 있다. 본 발명에 따르면 익스트린식 베이스의 두께가 인트린식 베이스의 두께에 영향을 미치지 않기 때문에 인트린식 베이스는 얇게 형성하고, 익스트린식 베이스는 두껍게 형성하여 소자의 전기적 특성을 극대화시킬 수 있다.Conventionally, it is difficult to form a silicide having a uniform thickness by forming a thin base, and due to the high resistance of the extruded base, the operation speed of the device is lowered and there is a problem in the application of the circuit. The present invention forms a first base electrode serving as an extrinsic base as a polycrystalline or amorphous silicon film doped with a high concentration of ions on the base. The polycrystalline or amorphous silicon film is easy to control the thickness during deposition can sufficiently reduce the resistance value of the extrinsic base. According to the present invention, since the thickness of the extrinsic base does not affect the thickness of the intrinsic base, the intrinsic base may be thinly formed, and the extrinsic base may be thickened to maximize the electrical characteristics of the device.
익스트린식 베이스의 저항값을 안정적으로 낮게 유지하면 RC 지연(delay)이 개선되어 동작속도가 향상되고 회로의 응용에 문제점이 발생되지 않는다. 신호의 입력단으로 이용되는 베이스의 저항 감소는 잡음 특성과도 관계되기 때문에 잡음에 민감한 회로에 응용되는 경우 훨씬 향상된 동작 특성을 기대할 수 있다.Keeping the resistance value of the extruded base stable and low improves the RC delay, which improves the operation speed and does not cause problems in the circuit application. Since the resistance reduction of the base used as the input of the signal is also related to the noise characteristic, much improved operating characteristics can be expected when applied to noise-sensitive circuits.
기존의 소자에서는 익스트린식 베이스가 실리콘-게르마늄(SiGe)으로 형성되기 때문에 베이스 상에 실리사이드를 형성할 때 게르마늄(Ge) 성분이 실리사이드의 형성을 방해하여 두께 및 저항이 균일하지 못하였다. 그러나 다결정 혹은 비정질 실리콘막 위에서는 실리사이드의 성장이 용이하기 때문에 본 발명에 따르면 균일한 두께의 실리사이드층을 용이하게 형성할 수 있다. In the conventional device, since the extruded base is formed of silicon-germanium (SiGe), when the silicide is formed on the base, the germanium (Ge) component interferes with the formation of the silicide, so that thickness and resistance are not uniform. However, since silicide is easily grown on the polycrystalline or amorphous silicon film, the silicide layer having a uniform thickness can be easily formed.
도 1은 종래의 이종접합 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a conventional method for manufacturing a heterojunction bipolar transistor.
도 2a 내지 도 2g는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a heterojunction bipolar transistor according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 30: 실리콘 기판 12, 32: 필드 산화막10, 30: silicon substrate 12, 32: field oxide film
13: 베이스 14: 산화막13: base 14: oxide film
15a, 37a: 제 1 에미터 전극 15b, 37b: 제 1 컬렉터 전극15a, 37a: first emitter electrode 15b, 37b: first collector electrode
16, 36, 38: 절연막 17a, 39a: 제 2 에미터 전극16, 36, 38: insulating film 17a, 39a: second emitter electrode
17b, 39b: 제 2 컬렉터 전극 17c: 베이스 전극17b, 39b: second collector electrode 17c: base electrode
33a, 33c: 실리콘층 33b: 실리콘 게르마늄층33a, 33c: silicon layer 33b: silicon germanium layer
34: 보호막 패턴 35: 제 1 베이스 전극34: protective film pattern 35: first base electrode
39c: 제 2 베이스 전극39c: second base electrode
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0097264A KR100518952B1 (en) | 2003-12-26 | 2003-12-26 | Method for manufacturing heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0097264A KR100518952B1 (en) | 2003-12-26 | 2003-12-26 | Method for manufacturing heterojunction bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050066062A KR20050066062A (en) | 2005-06-30 |
| KR100518952B1 true KR100518952B1 (en) | 2005-10-06 |
Family
ID=37257183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0097264A KR100518952B1 (en) | 2003-12-26 | 2003-12-26 | Method for manufacturing heterojunction bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100518952B1 (en) |
-
2003
- 2003-12-26 KR KR10-2003-0097264A patent/KR100518952B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050066062A (en) | 2005-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7943995B2 (en) | NMOS device, PMOS device, and SiGe HBT device formed on SOI substrate and method of fabricating the same | |
| US5296391A (en) | Method of manufacturing a bipolar transistor having thin base region | |
| US5962879A (en) | Super self-aligned bipolar transistor | |
| US5523245A (en) | Process for fabricating high-performance facet-free small-sized bipolar transistor | |
| JP3152959B2 (en) | Semiconductor device and manufacturing method thereof | |
| US8415762B2 (en) | Semiconductor device for performing photoelectric conversion | |
| US5696007A (en) | Method for manufacturing a super self-aligned bipolar transistor | |
| US7666749B2 (en) | SiGe semiconductor device and method of manufacturing the same | |
| US6190984B1 (en) | Method for fabricating of super self-aligned bipolar transistor | |
| JPH04330730A (en) | Semiconductor device and manufacture thereof | |
| JP2001267330A (en) | Bipolar transistor and its manufacturing method | |
| KR100518952B1 (en) | Method for manufacturing heterojunction bipolar transistor | |
| US6855612B2 (en) | Method for fabricating a bipolar transistor | |
| KR100580115B1 (en) | Self-aligned bipolar semiconductor device and manufacturing method of the same | |
| US7049240B2 (en) | Formation method of SiGe HBT | |
| US20050139862A1 (en) | Self-aligned heterojunction bipolar transistor and manufacturing method thereof | |
| KR100400078B1 (en) | Method for manufacturing of hetero junction bipolar transistor | |
| JP3190805B2 (en) | Manufacturing method of bipolar transistor | |
| JPH1092837A (en) | Manufacture of bipolar transistor | |
| KR100394747B1 (en) | Hetero-Bipolar Transistor device | |
| JPH04271126A (en) | Semiconductor device and its manufacture | |
| KR100877689B1 (en) | SiGe Semiconductor Device And The Manufacturing Method Thereof | |
| KR100568863B1 (en) | Method of Manufacturing heterojunction bipolar transistor and Method of Manufacturing BICMOS Using the same | |
| JPH04322432A (en) | Semiconductor device and manufacture thereof | |
| JP3056766B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090914 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |