KR100512163B1 - A method of fabricating capacitor - Google Patents

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Abstract

본 발명은 고주파에서 커패시터의 특성을 향상시키는 커패시터의 제조 방법에 관한 것으로, 소자 격리막과 오버랩 되도록 제 1 도전층 패턴이 형성된다. 제 1 도전층 패턴을 포함하여 제 1 절연층을 완전히 덮도록 제 2 절연층이 형성되고, 제 2 절연층 상에 물질층 패턴이 형성된다. 제 1 도전층 패턴의 양측에 형성되는 제 3 절연층은 상기 제 1 도전층 패턴 상의 제 2 절연층보다 상대적으로 더 두껍게 형성된다. 물질층 패턴이 제거되고 반도체 기판의 상부에서 보아 제 1 도전층 패턴과 오버랩 되면서 두껍게 형성된 제 3 절연층 상에 연장 되도록 제 2 도전층 패턴이 형성된다. 이와 같은 커패시터의 제조 방법에 의해서, 필드 산화막 상에 산화막을 더 형성하여 기생 커패시터를 줄이고, 추가되는 공정이나 마스크 없이 커패시터를 금속으로 형성하여 기생 저항을 줄임으로써 커패시터의 특성을 향상시킬 수 있다. The present invention relates to a method of manufacturing a capacitor to improve the characteristics of the capacitor at high frequency, wherein the first conductive layer pattern is formed to overlap with the device isolation film. A second insulating layer is formed to completely cover the first insulating layer including the first conductive layer pattern, and a material layer pattern is formed on the second insulating layer. The third insulating layer formed on both sides of the first conductive layer pattern is formed relatively thicker than the second insulating layer on the first conductive layer pattern. The second conductive layer pattern is formed so that the material layer pattern is removed and extends on the thickened third insulating layer overlapping with the first conductive layer pattern when viewed from the top of the semiconductor substrate. Such a capacitor manufacturing method can improve the characteristics of the capacitor by further forming an oxide film on the field oxide film to reduce the parasitic capacitor, and by forming the capacitor with a metal without additional process or mask to reduce the parasitic resistance.

Description

커패시터의 제조 방법{A METHOD OF FABRICATING CAPACITOR}A manufacturing method of a capacitor {A METHOD OF FABRICATING CAPACITOR}

본 발명은 커패시터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 커패시터의 특성을 향상시키는 커패시터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor, and more particularly to a method of manufacturing a capacitor to improve the characteristics of the capacitor.

도 1은 종래의 커패시터의 구조를 보여주는 단면도이고, 도 2는 도 1에 따른 커패시터의 등가 회로를 보여주는 도면이다. 1 is a cross-sectional view showing the structure of a conventional capacitor, Figure 2 is a view showing an equivalent circuit of the capacitor according to FIG.

도 1을 참조하면, 반도체 기판(1) 상에 활성 영역과 비활성 영역이 정의되어 소자 격리막(2)이 형성되어 있다. 상기 소자 격리막(2)은 필드 산화막이며, LOCOS (LOCal Oxidation of Silicon) 공정으로 형성된다. 상기 반도체 기판(1)의 상부에서 보아 상기 소자 격리막(2)과 오버랩(overlap) 되도록 커패시터 하부 전극(4)이 형성되어 있다. 상기 소자 격리막(2)과 상기 커패시터 하부 전극(4)을 포함하여 반도체 기판(1) 상에 제 1 산화막(6)이 형성되어 있다. 상기 제 1 산화막(6)상에 반도체 기판(1)의 상부에서 보아 상기 커패시터 하부 전극(4)과 오버랩 되도록 커패시터 상부 전극(8)이 형성되어 있다. 상기 커패시터 하부 전극(4) 및 커패시터 상부 전극(8)은 폴리실리콘(polysilicon)으로 형성된다. Referring to FIG. 1, an active region and an inactive region are defined on a semiconductor substrate 1 to form an element isolation film 2. The device isolation layer 2 is a field oxide layer and is formed by a LOCOS (LOCal Oxidation of Silicon) process. The capacitor lower electrode 4 is formed to overlap with the device isolation layer 2 when viewed from above the semiconductor substrate 1. A first oxide film 6 is formed on the semiconductor substrate 1 including the device isolation layer 2 and the capacitor lower electrode 4. A capacitor upper electrode 8 is formed on the first oxide film 6 so as to overlap with the capacitor lower electrode 4 when viewed from the top of the semiconductor substrate 1. The capacitor lower electrode 4 and the capacitor upper electrode 8 are formed of polysilicon.

상기한 바와 같이, 도 1의 커패시터는 폴리실리콘으로 커패시터 상부 전극과 커패시터 하부 전극이 구성된다. 주파수가 Giga 대역으로 가면서 이 커패시터의 특성(Quality factor)이 저하된다. 그 이유는 도 2에 도시된 바와 같이 저주파에서는 직렬로 연결된 커패시터 저항(R)에 의해 Quality factor가 정해지는데 주파수가 올라감에 따라 병렬로 연결된 기생 커패시터(Cp)와 기생 저항(께) 때문에 특성이 나빠지기 때문이다. 상기 기생 커패시터(Cp)와 기생 저항(Rp)은 상기 소자 격리막(2)과 제 1 도전층 패턴(4) 사이에서 발생되며, 상기 저항(R)은 상기 제 1 도전층 패턴(4)과 제 2 도전층 패턴(8) 사이에서 발생된다. 특히, 기생 커패시터(Cp)는 주파수가 증가함에 따라 효과가 크게 나타나게 된다. As described above, the capacitor of FIG. 1 is made of polysilicon and includes a capacitor upper electrode and a capacitor lower electrode. As the frequency goes into the Giga band, the quality factor of this capacitor is degraded. The reason for this is as shown in FIG. 2 that at low frequencies, the quality factor is determined by the capacitor resistor R connected in series. Because it falls out. The parasitic capacitor Cp and the parasitic resistance Rp are generated between the device isolation layer 2 and the first conductive layer pattern 4, and the resistance R is formed between the first conductive layer pattern 4 and the first conductive layer pattern 4. It is generated between the two conductive layer patterns 8. In particular, the parasitic capacitor Cp becomes more effective as the frequency increases.

따라서, 커패시터의 특성을 향상시키기 위해서 기생 커패시턴스(Cp)를 낮추고, 커패시터 저항(R)을 줄여야 한다. Therefore, in order to improve the characteristics of the capacitor, the parasitic capacitance Cp must be lowered and the capacitor resistance R must be reduced.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 기존의 공정에서 추가되는 공정이나 마스크 수를 줄이면서 커패시터의 특성을 향상시켜 단위 면적당 높은 커패시턴스를 얻을 수 있는 커패시터의 제조 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and provides a method of manufacturing a capacitor capable of obtaining high capacitance per unit area by improving the characteristics of the capacitor while reducing the number of processes or masks added in the existing process. There is a purpose.

(구성)(Configuration)

상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터의 제조 방법은, 반도체 기판 상에 소자 격리막을 형성하는 단계와; 상기 반도체 기판 상에 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 상에 반도체 기판의 상부에서 보아 상기 소자 격리막과 오버랩 되도록 제 1 도전층 패턴을 형성하는 단계와; 상기 제 1 도전층 패턴을 포함하여 상기 제 1 절연층을 완전히 덮도록 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층상에 물질층 패턴을 형성하는 단계와; 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와; 상기 제 1 도전층 패턴의 양측에 형성된 제 3 절연층은 상기 제 1 도전층 패턴 상의 제 2 절연층보다 상대적으로 더 두껍게 형성되고, 상기 물질층 패턴을 제거하는 단계와; 반도체 기판의 상부에서 보아 제 1 도전층 패턴과 오버랩 되면서 두껍게 형성된 상기 제 3 절연층 상에 연장 되도록 제 2 도전층 패턴을 형성하는 단계를 포함한다. According to the present invention for achieving the above object, a method of manufacturing a capacitor comprises the steps of forming an element isolation film on a semiconductor substrate; Forming a first insulating layer on the semiconductor substrate; Forming a first conductive layer pattern on the first insulating layer to overlap with the device isolation layer when viewed from above the semiconductor substrate; Forming a second insulating layer including the first conductive layer pattern to completely cover the first insulating layer; Forming a material layer pattern on the second insulating layer; Forming a third insulating layer on the second insulating layer; A third insulating layer formed on both sides of the first conductive layer pattern is formed relatively thicker than a second insulating layer on the first conductive layer pattern, and removing the material layer pattern; Forming a second conductive layer pattern so as to extend on the third insulating layer thickly formed while overlapping the first conductive layer pattern when viewed from the top of the semiconductor substrate.

이 방법의 바람직한 실시예에 있어서, 소자 격리막과 제 3 절연층의 형성 공정 LOCOS(LOCal Oxidation of Silicon) 공정으로 수행된다. In a preferred embodiment of the method, the device isolation film and the third insulating layer are formed by a LOCOS (LOCal Oxidation of Silicon) process.

(작용)(Action)

도 3c를 참조하면, 본 발명의 실시예에 따른 신규한 커패시터의 제조 방법은, 소자 격리막과 오버랩 되도록 제 1 도전층 패턴이 형성된다. 제 1 도전층 패턴을 포함하여 제 1 절연층을 완전히 덮도록 제 2 절연층이 형성되고, 제 2 절연층상에 물질층 패턴이 형성된다. 제 1 도전층 패턴의 양측에 형성되는 제 3 절연층은 상기 제 1 도전층 패턴 상의 제 2 절연층보다 상대적으로 더 두껍게 형성된다. 물질층 패턴이 제거되고 반도체 기판의 상부에서 보아 제 1 도전층 패턴과 오버랩 되면서 두껍게 형성된 제 3 절연층 상에 연장 되도록 제 2 도전층 패턴이 형성된다. 이와 같은 커패시터의 제조 방법에 의해서, 필드 산화막 상에 산화막을 더 형성하여 기생 커패시터를 줄이고, 추가되는 공정이나 마스크 없이 커패시터를 금속으로 형성하여 기생 저항을 줄임으로써 커패시터의 특성을 향상시킬 수 있다. Referring to FIG. 3C, in the novel capacitor manufacturing method according to the embodiment of the present invention, a first conductive layer pattern is formed to overlap with the device isolation layer. A second insulating layer is formed to completely cover the first insulating layer including the first conductive layer pattern, and a material layer pattern is formed on the second insulating layer. The third insulating layer formed on both sides of the first conductive layer pattern is formed relatively thicker than the second insulating layer on the first conductive layer pattern. The second conductive layer pattern is formed so that the material layer pattern is removed and extends on the thickened third insulating layer overlapping with the first conductive layer pattern when viewed from the top of the semiconductor substrate. Such a capacitor manufacturing method can improve the characteristics of the capacitor by further forming an oxide film on the field oxide film to reduce the parasitic capacitor, and by forming the capacitor with a metal without additional process or mask to reduce the parasitic resistance.

(실시예)(Example)

이하, 도3을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. 3.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 커패시터의 제조 방법을 순차적으로 보여주는 단면도이다. 3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 3a를 참조하면, 본 발명의 실시예에 따른 향상된 커패시터의 특성을 갖는 커패시터의 제조 방법은, 먼저 반도체 기판(100) 상에 소자 격리막(102)이 형성된다. 상기 소자 격리막(102)은 필드 산화막(field oxide)이다. 상기 소자 격리막(102)은 LOCOS 공정으로 형성된다. 상기 소자 격리막(102)을 포함하여 반도체 기판(100) 상에 제 1 산화막(104)이 형성된다. 상기 소자 격리막(102) 상에 제 1 산화막(104)을 형성함으로써 소자 격리막(102)과 제 1 도전층(106) 사이에서의 기생 커패시턴스(Cp)를 줄일 수 있다. Referring to FIG. 3A, in the method of manufacturing a capacitor having the characteristics of the improved capacitor according to the embodiment of the present invention, the device isolation layer 102 is first formed on the semiconductor substrate 100. The device isolation layer 102 is a field oxide film. The device isolation layer 102 is formed by a LOCOS process. The first oxide film 104 is formed on the semiconductor substrate 100 including the device isolation layer 102. By forming the first oxide film 104 on the device isolation layer 102, the parasitic capacitance Cp between the device isolation layer 102 and the first conductive layer 106 can be reduced.

상기 제 1 산화막(104) 상에 반도체 기판(100)의 상부에서 보아 상기 소자 격리막(102)과 오버랩 되도록 커패시터 하부 전극(106)이 형성된다. 상기 커패시터 하부 전극(106)은 커패시터 저항(R)을 줄이기 위해 폴리실리콘 대신 금속(metal)이 사용된다. 상기 커패시터 하부 전극(106)을 포함해서 상기 제 1 산화막(104) 상에 제 2 산화막(108)이 형성된다. 상기 제 2 산화막(108) 상에 실리콘 질화막(110)이 형성된다. The capacitor lower electrode 106 is formed on the first oxide film 104 to overlap with the device isolation layer 102 when viewed from the top of the semiconductor substrate 100. The capacitor lower electrode 106 is made of metal instead of polysilicon to reduce the capacitor resistance (R). A second oxide film 108 is formed on the first oxide film 104 including the capacitor lower electrode 106. The silicon nitride film 110 is formed on the second oxide film 108.

도 3b에 있어서, 상기 실리콘 질화막(110) 상에 포토레지스트 패턴(112)이 형성된다. 상기 포토레지스트 패턴(112)이 마스크로 사용되어 상기 실리콘 질화막(104)이 식각된다. In FIG. 3B, a photoresist pattern 112 is formed on the silicon nitride film 110. The photoresist pattern 112 is used as a mask to etch the silicon nitride film 104.

도 3c를 참조하면, 상기 제 2 산화막(108)상에 제 3 산화막(108a)이 형성된다. 상기 제 3 산화막(108a)은 LOCOS 공정으로 형성된다. 상기 커패시터 하부 전극(106) 상의 제 2 산화막(108)의 두께는 그대로 유지되고, 상기 커패시터 하부 전극(106) 양측의 제 3 산화막(108a)은 더 두껍게 형성된다. 상기 실리콘 질화막(110)이 제거된다. Referring to FIG. 3C, a third oxide film 108a is formed on the second oxide film 108. The third oxide film 108a is formed by a LOCOS process. The thickness of the second oxide film 108 on the capacitor lower electrode 106 is maintained as it is, and the third oxide film 108a on both sides of the capacitor lower electrode 106 is formed thicker. The silicon nitride film 110 is removed.

도 3d에 도시된 바와 같이, 반도체 기판(100)의 상부에서 보아 커패시터 하부 전극(106)과 오버랩 되면서 상기 두껍게 형성된 상기 제 3 산화막(108a) 상에 연장되도록 커패시터 상부 전극(116)이 형성된다. 이로써, 커패시터 하부 전극(106)과 커패시터 상부 전극(116)에 의해 커패시터(117)가 형성된다. As shown in FIG. 3D, the capacitor upper electrode 116 is formed to extend on the thickly formed third oxide film 108a while overlapping with the capacitor lower electrode 106 when viewed from the top of the semiconductor substrate 100. As a result, the capacitor 117 is formed by the capacitor lower electrode 106 and the capacitor upper electrode 116.

따라서, 기존 공정에 추가되는 공정이나 마스크 없이 향상된 특성을 갖는 커패시터(117)를 얻을 수 있다. Thus, a capacitor 117 having improved characteristics can be obtained without a process or mask added to an existing process.

이 때 커패시터(117)가 형성되는 상기 커패시터 하부 전극(106)과 커패시터 상부 전극(116) 사이의 제 2 산화막(108)은 단위 면적당 큰 커패시턴스를 얻기 위해 종래와 같게 형성되고, 상기 커패시터 하부 전극(106)의 양쪽에 두껍게 형성된 제 3 산화막(108a)은 커패시터 하부 전극(106) 외의 금속과 상기 제 3 산화막(108a)상에 형성되는 커패시터 상부 전극(116)간의 커플링(coupling)을 방지하기 위한 것이다. At this time, the second oxide film 108 between the capacitor lower electrode 106 and the capacitor upper electrode 116 on which the capacitor 117 is formed is formed in the same manner as conventional to obtain a large capacitance per unit area. The third oxide film 108a thickly formed on both sides of the 106 may prevent coupling between a metal other than the capacitor lower electrode 106 and the capacitor upper electrode 116 formed on the third oxide film 108a. will be.

본 발명은 종래의 커패시터 제조 방법에서 주파수가 높아질수록 커패시터 저항이나 기생 커패시터가 커져 커패시터 특성이 저하되는 문제점을 해결한 것으로서, 필드 산화막 상에 산화막을 더 형성하여 기생 커패시터를 줄이고, 추가되는 공정이나 마스크 없이 커패시터를 금속으로 형성하여 기생 저항을 줄임으로써 커패시터의 특성을 향상시킬 수 있는 효과가 있다. The present invention solves the problem that the capacitor resistance or the parasitic capacitor becomes larger as the frequency increases in the conventional capacitor manufacturing method, which reduces the capacitor characteristics. By reducing the parasitic resistance by forming a capacitor with a metal, there is an effect that can improve the characteristics of the capacitor.

도 1은 종래의 커패시터의 구조를 보여주는 단면도;1 is a cross-sectional view showing the structure of a conventional capacitor;

도 2는 도 1의 등가 회로도;2 is an equivalent circuit diagram of FIG. 1;

도 3a 내지 도 3d는 본 발명의 실시예에 따른 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.3A-3D are flow diagrams showing in sequence the processes of a method of manufacturing a capacitor according to an embodiment of the invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1, 100 : 반도체 기판 2, 102 : 소자 격리막 1, 100: semiconductor substrate 2, 102: device isolation film

4, 106 : 커패시터 하부 전극 6, 104 : 제 1 산화막 4, 106: capacitor lower electrode 6, 104: first oxide film

8, 116 : 커패시터 상부 전극 108 : 제 2 산화막 8, 116 capacitor upper electrode 108 second oxide film

108a : 제 3 산화막 110 : 실리콘 질화막108a: third oxide film 110: silicon nitride film

117 : 커패시터117 capacitors

Claims (5)

반도체 기판(100) 상에 소자 격리막(102)을 형성하는 단계와;Forming an isolation layer (102) on the semiconductor substrate (100); 상기 반도체 기판(100) 상에 제 1 절연층(104)을 형성하는 단계와;Forming a first insulating layer (104) on the semiconductor substrate (100); 상기 제 1 절연층(104) 상에 반도체 기판(100)의 상부에서 보아 상기 소자 격리막(102)과 오버랩 되도록 제 1 도전층 패턴(106)을 형성하는 단계와;Forming a first conductive layer pattern (106) on the first insulating layer (104) so as to overlap with the device isolation layer (102) when viewed from above the semiconductor substrate (100); 상기 제 1 도전층 패턴(106)을 포함하여 상기 제 1 절연층(104)을 완전히 덮도록 제 2 절연층(108)을 형성하는 단계와;Forming a second insulating layer (108) including the first conductive layer pattern (106) to completely cover the first insulating layer (104); 상기 제 2 절연층(108)상에 물질층 패턴(110)을 형성하는 단계와;Forming a material layer pattern (110) on the second insulating layer (108); 상기 제 2 절연층(108) 상에 제 3 절연층(108a)을 형성하는 단계와;Forming a third insulating layer (108a) on the second insulating layer (108); 상기 제 1 도전층 패턴(106)의 양측에 형성된 제 3 절연층(108a)은 상기 제 1 도전층 패턴(106) 상의 제 2 절연층(108)보다 상대적으로 더 두껍게 형성되고,The third insulating layer 108a formed on both sides of the first conductive layer pattern 106 is formed relatively thicker than the second insulating layer 108 on the first conductive layer pattern 106. 상기 물질층 패턴(110)을 제거하는 단계와;Removing the material layer pattern (110); 반도체 기판(100)의 상부에서 보아 제 1 도전층 패턴(106)과 오버랩 되면서 두껍게 형성된 상기 제 3 절연층(108a) 상에 연장 되도록 제 2 도전층 패턴(116)을 형성하는 단계를 포함하는 커패시터의 제조 방법.A capacitor comprising forming a second conductive layer pattern 116 so as to extend on the third insulating layer 108a thickly overlapping with the first conductive layer pattern 106 as viewed from the top of the semiconductor substrate 100. Method of preparation. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연층(104)과 제 2 절연층(108) 그리고, 제 3 절연층(108a)은 산화막인 커패시터의 제조 방법.And the first insulating layer (104), the second insulating layer (108) and the third insulating layer (108a) are oxide films. 제 1 항에 있어서,The method of claim 1, 상기 물질층(110)은 실리콘 질화막(SiN)인 커패시터의 제조 방법.The material layer 110 is a silicon nitride film (SiN). 제 1 항에 있어서,The method of claim 1, 상기 제 1 도전층 패턴(106) 및 제 2 도전층 패턴(116)은 금속으로 형성되는 커패시터의 제조 방법.And the first conductive layer pattern (106) and the second conductive layer pattern (116) are formed of metal. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연층(108a)의 형성 공정은 LOCOS(LOCal Oxidation of Silicon) 공정으로 수행되는 커패시터의 제조 방법.The process of forming the second insulating layer (108a) is a capacitor manufacturing method performed by a LOCOS (LOCal Oxidation of Silicon) process.
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