KR100508037B1 - 액정표시장치의전원제어회로 - Google Patents

Abstract

이 발명은 박막 트랜지스터 액정 표시 장치의 구동시 불안정한 동작 조건이 발생하지 않도록 제어하여 드라이브 IC의 손상을 방지하고 전체 모듈의 신뢰성을 확보할 수 있도록 하는 전원 제어 회로에 관한 것으로서,

시프트 클럭이 정상적으로 입력되는 경우에 로직 전원 전압을 내보내는 제1 수단과, 제1 수단으로부터 로직 전원 전압이 출력될 때 아날로그 전원 전압 및 게이트-온 전압을 각 드라이브 IC로 전달하는 제2 수단을 포함하고 있다.

Description

액정 표시 장치의 전원 제어 회로

이 발명은 액정 표시 장치의 전원 제어 회로에 관한 것으로서, 더욱 상세하게는 박막 트랜지스터 액정 표시 장치의 구동시 불안정한 동작 조건이 발생하지 않도록 제어하여 드라이브 IC의 손상을 방지하고 전체 모듈의 신뢰성을 확보할 수 있도록 하는 전원 제어 회로에 관한 것이다.

일반적으로 액정 표시 장치(liquid crystal display)는 액정에 인가되는 화소 전압에 의해 빛의 투과량을 조절하여 화상을 표시하는 장치로서, 특히 스위칭 소자로서 사용되는 박막 트랜지스터(thin film transistor)를 통해서 각 화소별로 화소 전압의 인가를 제어하는 방식으로 구동되는 모듈을 액티브 매트릭스(active matrix)형의 박막 트랜지스터 액정 표시 장치 모듈이라 한다.

그리고 이와 같은 액티브 매트릭스형의 박막 트랜지스터 액정 표시 장치 모듈 구동하기 위해서는 여러 종류의 전압 또는 전원을 필요로 한다.

예를 들어, 박막 트랜지스터를 스위칭시키기 위해서는 수십 볼트(V) 이상의 레벨을 갖는 게이트-온 및 게이트-오프 전압(Von & Voff)이 필요한데, 이는 박막 트랜지스터가 제조 공정상 저온에서 형성되기 때문이다. 또한 각 화소에서 여러 색상(gray scale)을 표현하기 위해서 각 화소 내의 액정에는 멀티-레벨(multi-level)의 아날로그 화소 전압이 인가되어야 하며, 이러한 멀티-레벨의 아날로그 화소 전압을 만들기 위한 기준 전압을 공급하는 고전압의 아날로그 전원도 있어야 한다.

이 외에도 모듈에서 사용되는 각종 논리 회로 및 드라이브 IC를 동작시키기 위한 3.3V∼5V 정도의 전압을 공급하는 로직 전원과 디지탈 화소 전압 및 수직/수평 동기 신호, 데이터 인에이블 신호와 같은 디지탈 제어 신호들을 필요로 한다.

그러나, 이와 같이 다양한 전원 또는 전압은 액정 표시 장치 모듈의 타이밍 시퀀스(timing sequence)에 따라 인가되어야만 한다.

예를 들어 데이터 드라이브 IC의 경우에는, 도 1에서 도시한 바와 같이 먼저 로직 전원(VDD1)이 인가되고 일정 시간(t1) 후에 시프트 클럭(H_CLK)에 동기하여 디지탈 제어 신호(Ctrl) 및 디지탈 화소 전압(Vdata)이 인가된다. 여기서, 시프트 클럭(H_CLK)은 액정 표시 장치 모듈 구동의 기준이 되는 클럭으로서, 모듈이 정상적으로 동작하는 중에 시프트 클럭(H_CLK)이 입력되지 않으면 각종 제어 신호(Ctrl)는 비정상 상태로 드라이브 IC에 입력되어 결국 전원만 인가되고 있는 상태로 된다.

다음에 디지탈-아날로그 변환(A-D conversion)을 통하여 멀티-레벨의 아날로그 화소 전압 중에서 이 디지탈 화소 전압(Vdata)의 레벨에 맞는 하나의 아날로그 화소 전압(Vp)이 선택되어 패널에 인가된다. 그러므로 상기와 같은 타이밍 시퀀스를 정리해보면, 로직 전원(VDD1)→디지탈 화소 전압과 디지탈 제어 신호(Vdata & Ctrl)→아날로그 전원과 아날로그 화소 전압(VDD2 & Vp)의 순으로 전압이 패널에 인가되어야 한다.

게이트 드라이브 IC의 경우에도 마찬가지로 인가되는 전압들의 타이밍 시퀀스를 필요로 하며, 그 타이밍 시퀀스는 도 2에서 도시한 바와 같이, 로직 전원(VDD1)→디지탈 제어 신호(Ctrl)→게이트-오프 전압(Voff)→게이트-온 전압(Von)의 순으로 전압이 패널에 인가되어야 한다.

그러나, 전원(VDD1)이 인가되어 드라이브 IC가 정상적으로 동작하는 중에 외부적인 요인으로 인하여 시프트 클럭(H_CLK)과 같은 신호가 제대로 입력되지 않는 상황이 발생하게 되면, 앞에서 설명한 바와 같이 제어 신호(Ctrl)가 비정상적으로 인가되거나 인가되지 않아 내부 로직이 언노운(unknown) 상태가 되고 결국 전원(VDD1, VDD2)만 입력되는 경우가 발생하게 된다. 이로 인해 각종 신호의 입력 상태는 드라이브 IC에서 요구하는 타이밍 시퀀스를 벗어나게 되고 이러한 상태가 지속되면 드라이브 IC 내부에서 래치-업(latch-up)이 발생하여 액정 표시 장치 모듈 내의 소자 특성의 저하 및 손상을 초래하게 된다.

여기서 래치-업이란, 타이밍 시퀀스가 지켜지지 않음에 따라 칩 내부에서 아날로그 전원(VDD2)과 접지 사이에 또는 게이트-온 전압(Von)과 접지 사이에 쇼트 패스(short path)가 형성되어 내부에 과전류가 흐르게 되는 현상을 가리킨다.

그러나, 일반적으로 드라이브 IC 내부에는 디지탈 신호 처리부와 고전압의 아날로그 신호 처리부가 함께 포함되어 있기 때문에, 칩 사이즈를 줄이고 소비 전력을 저감시키기 위하여 래치-업 발생을 제어할 전원 보호 회로를 내장하지 않고 있다. 따라서, 드라이브 IC에 비정상적인 신호가 인가될 때 소자에 손상을 주어 소자의 성능을 저하시키고 동작 수명을 단축시키며 소자를 파괴시키는 결과를 초래할 수 있다는 문제점이 있다.

따라서 이 발명의 과제는 상기한 문제점을 해결하기 위한 것으로서, 박막 트랜지스터 액정 표시 장치의 구동시 불안정한 동작 조건이 발생하지 않도록 제어하여 드라이브 IC의 손상을 방지하고 전체 모듈의 신뢰성을 확보할 수 있도록 하는 전원 제어 회로를 제공하는 데에 있다.

상기의 과제를 달성하기 위한 이 발명은,

시프트 클럭이 정상적으로 입력되는 경우에 제1 전원 전압을 내보내는 제1 수단, 그리고

상기 제1 수단으로부터 제1 전원 전압이 출력될 때 제2 및 제3 전원 전압을 드라이브 IC로 전달하는 제2 수단을 포함하고 있다.

여기서, 상기 제1 전원을 로직 전원이라 하고 상기 제2 및 제3 전원을 아날로그 전원 및 게이트-온 전압이라 하면, 이 발명에 따른 전원 제어 회로는 로직 전원이 인가된 후 시프트 클럭이 정상적으로 입력되는 경우에만 아날로그 전원 전압 및 게이트-온 전압을 드라이브 IC로 인가함으로써, 래치-업의 주 발생 요인인 아날로그 전원 전압 및 게이트-온 전압의 비정상적인 입력을 방지한다.

이하, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 이 발명의 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.

도 3은 이 발명의 실시예에 따른 박막 트랜지스터-액정 표시 장치의 전원 제어 회로도이다.

도 3에서 도시한 바와 같이, 이 발명의 실시예에 따른 박막 트랜지스터-액정 표시 장치의 전원 제어 회로에서,

JK 플립플롭(10)은 로직 전원 전압(VDD1)을 J-단자로, 접지 전압(GND)을 K-단자로, 그리고 시프트 클럭(H_CLK)을 클럭 단자로 입력받아, 시프트 클럭(H_CLK)이 정상적으로 입력되는 경우에는 하이 레벨의 전압을 내보내고, 시프트 클럭(H_CLK)이 입력되지 않거나 비정상적으로 입력되는 경우에는 무조건 로우 레벨의 전압을 내보낸다.

그리고 제1 및 제2 아날로그 스위치(21, 22)는, 아날로그 전압 발생 회로(5)와 게이트-온 전압 발생 회로(6)의 출력 전압(VDD2, Von)을 각각 입력 단자로 받고 JK 플립플롭(10)의 출력 전압을 공통 제어 단자로 받는다.

그러므로, 시프트 클럭(H_CLK)이 정상적으로 인가되어 JK 플립플롭(10)의 출력 전압이 하이 레벨일 경우에 제1 및 제2 아날로그 스위치(21, 22)는 동시에 턴-온되어 아날로그 전원 전압(VDD2)과 게이트-온 전압(Von)을 각각 데이터 드라이브 IC와 게이트 드라이브 IC로 출력하고, 시프트 클럭(H_CLK)이 인가되지 않거나 비정상적으로 인가되어 JK 플립플롭(10)의 출력 전압이 로우 레벨일 경우에는 턴-오프되어 아날로그 전원 전압(VDD2)과 게이트-온 전압(Von)이 각 드라이브 IC로 인가되지 못하도록 한다.

이처럼 시프트 클럭(H_CLK)이 인가되지 않거나 비정상적으로 인가되는 경우에는 아날로그 전원 전압(VDD2)과 게이트-온 전압(Von)이 칩 내부로 인가되지 않게 함으로써, 전원 단자와 접지 사이에 쇼트 패스가 형성되더라도 소자의 손상을 방지할 수 있으며, 도 1 및 도 2에서 도시한 바와 같은 타이밍 시퀀스대로 신호를 인가받을 수 있게 된다.

상기와 같이 이 발명에서는 박막 트랜지스터-액정 표시 장치 모듈의 구동에 있어서, 신호가 비정상적으로 인가되는 경우에 래치-업의 결과를 초래하는 전원 전압의 입력을 제어함으로써 소자의 성능이 저하되고 소손되는 일을 방지할 수 있도록 한다.

도 1은 박막 트랜지스터-액정 표시 장치에서 데이터 드라이브 IC의 타이밍 시퀀스도,

도 2는 박막 트랜지스터-액정 표시 장치에서 게이트 드라이브 IC의 타이밍 시퀀스도,

도 3은 이 발명의 실시예에 따른 박막 트랜지스터-액정 표시 장치의 전원 제어 회로도이다.

Claims (6)

1. 시프트 클럭이 정상적으로 입력되는 경우에 제1 전원 전압을 내보내는 전압 선택부, 그리고

   상기 전압 선택부로부터 제1 전원 전압이 출력될 때 제2 및 제3 전원 전압을 드라이브 IC로 전달하는 스위치부를 포함하며,

   상기 제1 전원 전압은 로직 전원 전압인 액정 표시 장치의 전원 제어 회로.
2. 제1항에서,

   상기 제2 전원 전압은 아날로그 전원 전압인 액정 표시 장치의 전원 제어 회로.
3. 제2항에서,

   상기 제3 전원 전압은 게이트-온 전압인 액정 표시 장치의 전원 제어 회로.
4. 제3항에서,

   상기 전압 선택부는,

   상기 로직 전원 전압을 J-단자로, 접지 전압을 K-단자로, 그리고 상기 시프트 클럭을 클럭 단자로 입력받는 JK 플립플롭인 액정 표시 장치의 전원 제어 회로.
5. 제4항에서,

   상기 JK 플립플롭은, 상기 시프트 클럭이 정상적으로 입력되는 경우에는 하이 레벨의 전압을 내보내고 상기 시프트 클럭이 입력되지 않거나 비정상적으로 입력되는 경우에는 무조건 로우 레벨의 전압을 내보내는 액정 표시 장치의 전원 제어 회로.
6. 제3항에서,

   상기 스위치부는,

   상기 아날로그 전원 전압과 상기 게이트-온 전압을 각각 입력 단자로 받고 상기 제1 수단의 출력 전압을 공통 제어 단자로 받는 제1 및 제2 아날로그 스위치인 액정 표시 장치의 전원 제어 회로.

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