KR100506449B1 - 지연율을 조절할 수 있는 지연회로 - Google Patents

지연율을 조절할 수 있는 지연회로 Download PDF

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Abstract

본 발명에 따른 지연율을 조절할 수 있는 지연회로는, 하나 이상의 인버터들이 직렬 연결된 인버터 체인과, 인버터들의 사이에 직렬 연결된 하나 이상의 저항들과, 인버터들과 저항들 사이의 노드들에 일측 단자가 각각 접속되고, 타측 단자에 하나 이상의 제어신호가 각각 인가되어 커패시턴스 값이 조절되는 다수의 커패시터들을 포함하여, 게이트에 인가되는 전압에 따라 커패시턴스 양을 조절할 수 있는 모스 커패시터를 사용하여 지연율을 조절할 수 있기 때문에, 회로를 간단하게 구현할 수 있고, 정밀한 지연율의 조절이 가능하다.

Description

지연율을 조절할 수 있는 지연회로{Delay circuit capable of adjusting a delay rate}
본 발명은 MOS 커패시터를 사용하는 지연회로에 관한 것으로, 더욱 상세하게는 게이트에 제어신호가 인가되어 용량이 조절되는 MOS 커패시터를 사용하여 지연율을 조절할 수 있는 지연회로에 관한 것이다.
도 1은 종래 기술에 따른 지연 회로를 나타낸 도면이다.
지연회로는, 인버터 체인 INV1, INV2, INV3을 포함하고, 인버터들 사이에는 저항들 R1, R2이 각각 연결되고, 저항 R1과 인버터 INV2 사이의 노드 A에 드레인과 소스가 공통 연결되어 접속되고, 게이트에 제어신호 CON가 인가되는 모스 커패시터 MC1와, 저항 R2과 인버터 INV3 사이의 노드 B에 드레인과 소스가 공통 연결되어 접속되고, 게이트에 제어신호 CON가 인가되는 모스 커패시터 MC2를 포함한다. 여기서, 노드 A에 게이트가 접속된 모스 커패시터 MC1은 엔모스형 커패시터이고, 노드 B에 게이트가 접속된 모스 커패시터 MC2는 피모스형 커패시터이다.
또한, 엔모스형 커패시터 MC1는 소스와 드레인이 공통 연결되어 접지전압 VSS에 연결되고, 피모스형 커패시터 MC2는 소스와 드레인이 공통 연결되어 전원전압 VDD이 인가된다.
게이트가 노드에 연결된 모스 커패시터 MC1, MC2는 게이트에서 바라본 커패시턴스에 의해 용량이 결정되기 때문에, 게이트 전원이 어떤 레벨이 되더라도 일정한 커패시턴스를 가지는 것처럼 동작한다. 즉, 게이트 전압 Vgs이 문턱전압 Vt보다 낮은 경우 게이트의 커패시턴스는 벌크, 드레인 및 소스에 대한 커패시턴스의 합이고, 게이트 전압 Vgs이 문턱전압 Vt보다 높아 채널이 형성된 경우엔 벌크에 대한 커패시턴스는 작아지는 대신에 드레인과 소스에 대한 커패시턴스가 크게 되어 게이트에서 바라보는 커패시턴스의 총량은 동일하게 된다.
도 2는 도 1에 도시된 종래 기술에 따른 지연회로의 입력신호 IN에 대한 출력신호 OUT의 관계를 나타낸 타이밍 도이다.
이와 같이 종래 기술에 따른 지연 회로는 일정한 게이트 커패시턴스를 사용하기 때문에 커패시턴스를 조절하여 지연율을 변화시키는 방법이 제한적이었다. 즉 커패시턴스의 양을 크게 하여 지연율을 증가시키고 싶은 경우 추가로 커패시터를 연결하는 방법을 사용하여야 하기 때문에, 설계와 공정을 다시 해야 하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 게이트에 인가되는 전압에 따라 커패시턴스 양을 조절할 수 있는 모스 커패시터를 사용하여 지연율을 조절할 수 있는 지연회로를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 지연율을 조절할 수 있는 지연회로는,
하나 이상의 인버터가 직렬 연결된 인버터 체인; 상기 인버터들의 사이에 각각 직렬 연결된 하나 이상의 저항; 및 상기 인버터들과 저항들 사이의 노드들에 일측 단자가 각각 접속되고, 타측 단자에 하나 이상의 제어신호가 각각 인가되어 커패시턴스 값이 조절되는 다수의 커패시터들을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 더욱 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 지연율을 조절할 수 있는 지연회로를 나타낸 회로도이다.
지연회로는, 인버터 체인 INV11, INV12, INV13을 포함하고, 인버터들 사이에는 저항들 R11, R12이 각각 연결되고, 저항 R11과 인버터 INV12 사이의 노드 A에 드레인과 소스가 공통 연결되어 접속되고, 게이트에 제어신호 CON가 인가되는 모스 커패시터 MC11와, 저항 R12과 인버터 INV13 사이의 노드 B에 드레인과 소스가 공통 연결되어 접속되고, 게이트에 제어신호 CON가 인가되는 모스 커패시터 MC12를 포함한다. 여기서, 모스 커패시터들 MC11, MC12은 엔모스형 커패시터를 사용하고, 벌크는 접지전압 VSS에 접속된다. 여기서 제어신호 CON는 레지스터 프로그램된 키 값을 사용할 수 있으며, 사용자에 의해 임의로 프로그램된 퓨즈 값에 따라 옵션처리 할 수도 있다.
도 4a는 게이트 전압이 MOS 소자의 문턱전압보다 낮은 경우의 커패시턴스 값을 나타낸 개념도이고, 도 4b는 게이트 전압이 MOS 소자의 문턱전압보다 높은 경우의 커패시턴스 값을 나타낸 개념도이다.
게이트에서 바라보는 MOS 소자의 커패시턴스 Cgt는 드레인과 소스의 인접 커패시턴스(adjacent capacitance) Cad, Cas와 벌크에 대한 게이트 산화막 커패시턴스(gate oxide capacitance) Cgo의 합이기 때문에 게이트 전압 Vgs가 문턱전압 Vt보다 높아져서 채널이 형성되더라도 전체 커패시턴스 Cgt는 변하지 않는다. 왜냐하면, 게이트에서 벌크에 대한 커패시턴스 Cso가 채널에 의해서 게이트에서 드레인에 대한 커패시턴스 Cdr로 변경되기 때문이다.
그러나 드레인에서 바라보는 MOS 소자의 커패시턴스 Cdt는 채널의 형성에 따라 그 값이 변하게 된다.
먼저, 도 4a에 도시된 바와 같이 게이트 전압이 MOS 소자의 문턱전압보다 낮은 경우 MOS 소자에는 채널이 형성되지 않고, 따라서 드레인에서 바라보는 MOS 소자의 커패시턴스 Cdt는 벌크와의 접합 커패시턴스(junction capacitance) Cjd와 게이트와의 인접 커패시턴스 Cag의 합이다.
한편, 도 4b에 도시된 바와 같이 게이트 전압 MOS 소자의 문턱 전압보다 높은 경우 MOS 소자에 채널이 형성되고, 따라서 드레인에서 바라보는 MOS 소자의 커패시턴스 Cdt는 벌크와의 접합 커패시턴스 Cjd와 게이트와의 인접 커패시턴스 Cag 뿐만 아니라 게이트와 벌크 사이의 게이트 산화막 커패시턴스 Cgo가 더해지게 되어 MOS 소자의 커패시턴스 Cdt가 채널이 형성되지 않았을 때보다 커진다.
도 5는 게이트 전압이 변동함에 따른 드레인에서 보이는 상대적인 커패시턴스의 변동을 나타낸 그래프이다.
게이트 전압 Vgs가 MOS 트랜지스터의 문턱전압 Vt보다 낮아 채널이 형성되지 않았을 때에는 상대적으로 작은 커패시턴스를 갖지만, 게이트 전압 Vgs가 MOS 트랜지스터의 문턱전압 Vt보다 높아 채널이 형성되면 게이트 산화막 커패시턴스 Cgo가 드레인에서 보이게 되어 상대적인 커패시턴스가 커진다.
도 6은 도 2에 도시된 본 발명에 따른 지연회로의 입력신호 IN에 대한 출력신호 OUT의 관계를 나타낸 타이밍도이다.
MOS 커패시터들 MC11, MC12의 게이트 단자에 인가된 제어신호 CON가 로우 레벨일 경우 MOS 커패시터들 MC11, MC12의 커패시턴스는 도 4에 도시된 바와 같이 상대적으로 작기 때문에 지연회로의 지연율이 낮다. 따라서 입력신호 IN에 대한 출력신호 OL는 작은 지연시간에 의해 지연되어 출력된다.
반면에, MOS 커패시터들 MC11, MC12의 게이트 단자에 인가된 제어신호 CON가 하이 레벨일 경우 MOS 커패시터들 MC11, MC12의 커패시턴스는 도 4에 도시된 바와 같이 상대적으로 크기 때문에 지연회로의 지연율이 높다. 따라서 입력신호 IN에 대한 출력신호 OH는 큰 지연시간에 의해 지연되어 출력된다.
도 7은 본 발명에 따른 지연율을 조절할 수 있는 지연회로의 다른 실시예를 나타낸 도면이다.
지연회로는, 인버터 체인 INV21, INV22, INV23을 포함하고, 인버터들 사이에는 저항들 R21, R22이 각각 연결되고, 저항 R21과 인버터 INV22 사이의 노드 A에 드레인과 소스가 공통 연결되어 접속되고, 게이트에 제어신호 CON0, CON1, CON2가 각각 인가되는 모스 커패시터들 MC21, MC22, MC23과, 저항 R22과 인버터 INV23 사이의 노드 B에 드레인과 소스가 공통 연결되어 접속되고, 게이트에 제어신호 CON0, CON1, CON2가 각각 인가되는 모스 커패시터들 MC24, MC25, MC26을 포함한다. 여기서, 모스 커패시터들 MC21∼MC26은 엔모스형 커패시터를 사용하고, 벌크는 접지전압 VSS에 접속된다. 여기서 제어신호 CON0, CON1, CON2는 레지스터 프로그램된 키 값을 사용할 수 있으며, 사용자에 의해 임의로 프로그램된 퓨즈 값에 따라 옵션처리 할 수도 있다.
도 8은 도 7에 도시된 지연회로의 입력신호에 대한 출력신호의 관계를 나타낸 타이밍도이다. 여기서는 3개의 MOS 커패시터가 모두 동일한 소자로 형성된 경우를 예를 들어 설명하지만, 사용되는 시스템에 따라 사용되는 개수와 각 MOS 커패시터의 용량은 다르게 설계할 수 있다.
먼저, 모든 제어신호들 CON0, CON1, CON2이 로우 레벨일 경우, 지연회로는 가장 작은 지연율을 갖기 때문에 입력신호 IN가 짧은 지연시간에 의해 지연되어 출력신호 OAL가 출력된다.
하나의 제어신호 CON0만이 하이 레벨이 되고, 다른 제어신호들 CON1, CON2은 모두 로우 레벨을 유지하는 경우, 해당하는 MOS 커패시터 MC21 및 MC24만이 턴 온 되어 해당하는 지연 시간만큼 증가한 지연율에 의해 입력신호 IN가 지연된 출력신호 OH1가 출력된다.
또한, 두 개의 제어신호들 CON0, CON1이 하이 레벨이 되고, 나머지 제어신호 CON2가 로우 레벨을 유지하는 경우, 해당하는 MOS 커패시터 MC21, MC22, MC24 및 MC25가 턴 온 되어 해당되는 지연 시간만큼 증가한 지연율에 의해 입력신호 IN가 지연된 출력신호 OH2가 출력된다.
마지막으로 모든 제어신호들 CON0, CON1, CON2가 하이 레벨이 되는 경우, 모든 MOS 커패시터 MC21∼MC26가 턴 온 되어 가장 큰 지연율을 갖기 때문에 입력신호 IN는 긴 지연시간에 의해 지연되어 출력 신호 OAH가 출력된다.
이와 같이 본 발명의 다른 실시예에 따른 지연회로는 제어신호들 CON0, CON1, CON2의 상태들의 조합에 따라 지연율을 변동시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 지연회로는 게이트 전압을 조절하는 제어신호에 따라 지연율을 조절할 수 있기 때문에 회로를 간단하게 구현할 수 있고, 정밀한 지연율의 조절이 가능한 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 지연 회로를 나타낸 회로도.
도 2는 도 1에 도시된 종래 기술에 따른 지연회로의 입력신호에 대한 출력신호의 관계를 나타낸 타이밍도.
도 3은 본 발명에 따른 지연율을 조절할 수 있는 지연회로를 나타낸 회로도.
도 4a 및 도 4b는 게이트 전압과 MOS 소자의 문턱전압의 관계에 따른 MOS 소자의 커패시턴스 값을 나타낸 개념도.
도 5는 게이트 전압이 변동함에 따른 드레인에서 보이는 상대적인 커패시턴스의 변동을 나타낸 그래프.
도 6은 도 2에 도시된 본 발명에 따른 지연회로의 입력신호에 대한 출력신호의 관계를 나타낸 타이밍도.
도 7은 본 발명에 따른 지연율을 조절할 수 있는 지연회로의 다른 실시예를 나타낸 회로도.
도 8은 도 7에 도시된 지연회로의 입력신호에 대한 출력신호의 관계를 나타낸 타이밍도.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 하나 이상의 인버터가 직렬 연결된 인버터 체인;
    상기 인버터들의 사이에 각각 직렬 연결된 하나 이상의 저항;
    상기 인버터들과 저항들 사이의 노드들에 일측 단자가 각각 접속되고, 타측 단자에 하나 이상의 제어신호가 각각 인가되어 커패시턴스 값이 조절되는 다수의 커패시터들을 포함하는 것을 특징으로 하는 지연회로.
  6. 제 5 항에 있어서,
    상기 모스 커패시터는 드레인과 소스가 공통 연결된 엔모스형 트랜지스터를 사용하는 것을 특징으로 하는 지연회로.
  7. 제 5 항에 있어서,
    상기 모스 커패시터는 공통 접속된 드레인 및 소스가 상기 일측 단자를 형성하고, 게이트가 상기 타측 단자를 형성하는 것을 특징으로 하는 지연회로.
  8. 제 5 항에 있어서,
    상기 모스 커패시터들의 용량이 서로 다른 것을 특징으로 하는 지연회로.
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