KR100506190B1 - Pipeline Analog-to-Digital Converter - Google Patents
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Abstract
본 발명은 미드-트레드 방식에 비해 전체 동작 속도가 떨어지지 않으면서 종래의 미드-트레드 방식으로 출력하지 못했던 디지털 코드 영역을 출력할 수 있는, 개선된 코딩 방식의 파이프라인 아날로그-디지털 변환기를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 내지 제N(N은 2 이상의 정수) 아날로그-디지털 변환 스테이지들이 직렬로 연결된 파이프라인 아날로그-디지털 변환기에 있어서, 상기 제1 내지 제N-1 아날로그-디지털 변환 스테이지들에서는 미드-트레드 방식에 따라 코딩을 수행하고, 상기 제N 아날로그-디지털 변환 스테이지에서는 미드-라이즈 방식에 따라 코딩을 수행하도록 구성된다.The present invention provides a pipelined analog-to-digital converter of an improved coding scheme capable of outputting a digital code region that cannot be output in the conventional mid-tread scheme without reducing the overall operation speed compared to the mid-tread scheme. To this end, the present invention is a pipelined analog-to-digital converter in which first to Nth (N is an integer of 2 or more) analog-to-digital conversion stages are connected in series, the first to N-1 analog-to-digital conversion stage Are coded according to the mid-tread scheme, and coding is performed according to the mid-rise scheme in the N-th analog-to-digital conversion stage.
Description
본 발명은, 각종 통신 소자들에 적용되는 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 ADC라고 칭함)에 관한 것으로서, 특히 높은 샘플링율(high sampling rate)과 고해상도(high resolution)를 지원하는 파이프라인 ADC에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog-to-digital converter (hereinafter, referred to as an ADC) applied to various communication elements, and particularly supports high sampling rate and high resolution. Relates to a pipelined ADC.
최근의 VLSI 공정기술과 DSP(digital signal processor) 설계기술의 발전에 따라, 요구되는 ADC의 성능도 높은 샘플링율과 고해상도와 같이 점차 고급화되고 있는 추세이다. 그리고 이러한 고성능을 가진 ADC를 설계하기 위하여 파이프라인 구조가 선호되며, 이러한 파이프라인 ADC의 한 구성 소자로서 DCL(digital correction logic)이 쓰인다. DCL 회로는 기준전압 구분 방식에 따라 미드-트레드(mid-tread) 코딩 방식과 미드-라이즈(mid-rise) 코딩 방식이 있다. With the recent development of VLSI process technology and digital signal processor (DSP) design technology, the performance of the required ADC is becoming more and more advanced such as high sampling rate and high resolution. In order to design such a high performance ADC, a pipelined structure is preferred, and digital correction logic (DCL) is used as a component of the pipelined ADC. The DCL circuit has a mid-tread coding method and a mid-rise coding method according to the reference voltage division method.
최초의 파이프라인 ADC에서는 미드-라이즈 코딩 방식이 선호되어 왔다. 그러나, 점차 높은 주파수에서 동작하는 ADC가 요구됨에 따라서 파이프라인 ADC의 동작 특성상 파이프라인의 스테이지(Stage)당 적은 비트수를 출력하는 ADC가 선호되고 있으며, 최근에는 도 1에 도시된 바와 같이 스테이지당 2비트씩 출력하는 시점까지 오게 되었다. ADC의 각 스테이지들(11 내지 14)은 서로 직렬 연결된 상태에서 각각 2 비트의 디지털 출력을 발생시키고 있다.In the first pipelined ADCs, mid-rise coding schemes have been preferred. However, as ADCs that operate at increasingly higher frequencies are required, ADCs that output fewer bits per stage of a pipeline are preferred due to the operation characteristics of the pipeline ADC. Recently, as shown in FIG. It came to the point of outputting by 2 bits. The stages 11 to 14 of the ADC are each generating two bits of digital output in series with each other.
이렇게 ADC의 동작 속도를 향상시키기 위하여 스테이지당 출력 비트수가 최저점에 이르자 생겨난 디지털 코딩 방식이 바로 미드-트레드 방식이다. In order to improve the operation speed of the ADC, the mid-tread method is a digital coding method generated when the number of output bits per stage reaches the lowest point.
도 2a 및 도 2b를 참조하여, 미드-트레드 코딩 방식과 미드-라이즈 코딩 방식에 대해 아래에 설명한다.2A and 2B, the mid-tread coding scheme and the mid-rise coding scheme will be described below.
먼저, 도 2a는 일반적인 미드-라이즈 코딩 방식으로 기준전압 영역에서 기준전압과 아날로그 입력 신호가 비교되어 디지털로 변환되는 것을 개념적으로 나타낸 도면으로서, 기준 전압(REF)은 3 개의 기준 전압들(3/4 REF, 2/4 REF, 1/4 REF)로 분할되어 각각의 비교기(21, 22, 23)의 기준 전압 단자에 입력되고, 아날로그 입력은 각각의 비교기(21, 22, 23)에 공통 입력되어 3 비트의 디지털 출력(D0, D1, D2)을 출력하게 된다.First, FIG. 2A is a conceptual diagram illustrating a comparison between a reference voltage and an analog input signal in a reference voltage region and converting the signal into digital signals in a general mid-rise coding scheme. The reference voltage REF may include three reference voltages 3 /. Divided into 4 REF, 2/4 REF, and 1/4 REF, and are input to the reference voltage terminals of each of the comparators 21, 22, and 23, and the analog input is common to each of the comparators 21, 22, and 23. 3 bits of digital outputs D0, D1, and D2 are output.
도 2b는 일반적인 미드-트레드 코딩 방식으로 기준전압 영역에서 기준전압과 아날로그 입력 신호가 비교되어 디지털로 변환되는 것을 개념적으로 나타낸 도면으로서, 기준 전압(REF)은 2 개의 기준 전압들(5/8 REF, 3/8 REF)로 분할되어 각각의 비교기(31, 32)의 기준 전압 단자에 입력되고, 아날로그 입력은 각각의 비교기(31, 32)에 공통 입력되어 2 비트의 디지털 출력(D0, D1)을 출력하게 된다. FIG. 2B is a conceptual diagram illustrating a comparison between a reference voltage and an analog input signal in a reference voltage region and converting the signal to digital in a general mid-tread coding scheme. The reference voltage REF is divided into two reference voltages (5/8 REF). , Divided into 3/8 REF) and input to the reference voltage terminals of each of the comparators 31 and 32, and the analog input is common to each of the comparators 31 and 32 so that the 2-bit digital outputs D0 and D1 Will print
여기서, 미드-트레드 코딩 방식이 미드-라이즈 코딩 방식에 비해 기준전압의 비교영역이 하나 적음을 알 수 있는데, 이는 도3에 도시된 바와 같은 MDAC(Multiplying Digital-to-Analog Converter)의 동작에 대해 다음과 같은 영향을 미친다. MDAC는 k 스테이지의 아날로그 신호와 k+1 스테이지에서의 디지털 코드 신호의 차를 증폭하여 k+1 스테이지로 넘겨주는 기능을 하는 증폭기(4)를 포함한다. 이때, 증폭기(4)의 동작속도를 결정하게 되는 피드백 요소(feedback factor)(ff)는 아래 수학식 1과 같다.Here, it can be seen that the mid-tread coding scheme has one less comparison region of the reference voltage compared to the mid-rise coding scheme, which is related to the operation of a multiplying digital-to-analog converter (MDAC) as shown in FIG. Affects The MDAC includes an amplifier 4 which functions to amplify the difference between the analog signal of the k stage and the digital code signal of the k + 1 stage and pass it to the k + 1 stage. In this case, a feedback factor ff that determines the operation speed of the amplifier 4 is expressed by Equation 1 below.
상기 수학식 1에서 Cs는 샘플링 커패시터들(Cs1, ..., Csk)의 총 커패시턴스량을 가리키며, Cf는 궤환 커패시터의 커패시턴스를 나타낸다.In Equation 1 Cs refers to the total amount of the capacitance of the sampling capacitor (Cs1, ..., Csk), C f denotes a capacitance of the feedback capacitor.
결국, 미드-라이즈 코딩 방식은 미드-트레드 코딩 방식에 비해 샘플링 커패시터가 하나 더 필요하므로 분자항이 커지게 되고, 이는 도 4에 도시된 바와 같이 보드 플롯(bode plot)에 있어서 피드백 요소(ff)가 작아지게 되어 f-3db의 주파수를 더 떨어뜨리는 결과를 가져온다.As a result, the mid-rise coding scheme requires one more sampling capacitor as compared to the mid-tread coding scheme, which results in a large molecular term. As shown in FIG. 4, the feedback element ff in the bode plot is reduced. It becomes smaller, resulting in a further drop in the frequency of f-3db.
실제 스테이지당 많은 비트수를 출력하는 파이프라인 ADC에서는 샘플링 커패시턴스 Cs의 값이 미드-라이즈 코딩 방식과 미드-트레드 코딩 방식에서 크게 차이가 나지 않으나, 스테이지당 2비트씩 출력하는 ADC 구조에서는 샘플링 커패시턴스 Cs의 크기가 증폭기의 동작 속도에 큰 영향을 미치게 되므로 상대적으로 샘플링 커패시턴스 Cs의 값이 작은 미드-트레드 방식이 선호된다. In a pipelined ADC that outputs a large number of bits per stage, the sampling capacitance Cs does not differ significantly between mid-rise and mid-tread coding.However, in an ADC structure that outputs 2 bits per stage, the sampling capacitance Cs Since the size of s significantly affects the operation speed of the amplifier, the mid-tread method with a relatively small value of sampling capacitance Cs is preferred.
그러나, 미드-트레드 코딩 방식의 문제는 ADC의 출력 중 가장 큰 코드를 나타내는 111 …111을 나타내지 못하고 111 …110을 제일 높은 코드로 출력하는 것이다. 이는 코드의 한계 값이 필요한 응용(application)에 적용하지 못하는 단점을 가지게 된다.However, the problem with the mid-tread coding scheme is that 111... Which represents the largest code of the ADC's output. 111 does not represent 111. The output is 110 with the highest code. This has the disadvantage that the limit value of the code does not apply to the required application.
다음으로, 전체적인 ADC 동작에서 코딩 방식에 중점을 두어 일반적인 미드-라이즈 코딩 방식 및 미드-트레드 코딩 방식에 대해 좀더 상세히 설명한다.Next, the general mid-rise coding scheme and the mid-tread coding scheme will be described in more detail, focusing on the coding scheme in the overall ADC operation.
도 5a는 일반적인 미드-라이즈 코딩 방식을 보여주는 개념도이고, 도 5b는 일반적인 미드-트레드 코딩 방식을 보여주는 개념도이다.FIG. 5A is a conceptual diagram illustrating a general mid-rise coding scheme, and FIG. 5B is a conceptual diagram illustrating a general mid-thread coding scheme.
도 5a를 참조하면, 미드-라이즈 코딩 방식은 기준전압영역에 대하여 정확히 4등분되어 각각의 영역을 구분한다(스테이지당 2비트 출력하는 경우). 각각의 영역은 제일 낮은 영역부터 00, 01, 10, 11의 코드를 출력하여, 모든 경우의 코드를 출력한다.Referring to FIG. 5A, the mid-rise coding scheme divides each region into four equal parts with respect to the reference voltage region (when outputting 2 bits per stage). Each area outputs the codes 00, 01, 10, 11 from the lowest area, and outputs the codes in all cases.
이에 반하여 도 5b를 참조하면, 미드-트레드 코딩 방식은 미드-라이즈 코딩 방식에 비해 정확히 1/2 LSB(여기서 1 LSB는 한 등분을 의미함)만큼 쉬프트(shift)되며 동시에 3영역으로 나뉜다. 이 때 출력되는 코드는 00, 01, 10 으로서 11 코드가 출력되지 않는다. 따라서, 이러한 미드-트레드 코딩 방식으로 마지막 스테이지까지 진행하면 미드-트레드 코딩의 특성상 11 코드가 나오지 않기 때문에 결국 111 …111의 코드를 발생시키지 못한다.On the contrary, referring to FIG. 5B, the mid-tread coding scheme is shifted by exactly 1/2 LSB (where 1 LSB means one equal) compared to the mid-rise coding scheme, and is divided into three regions at the same time. The codes output at this time are 00, 01, and 10, and 11 codes are not output. Therefore, since the mid-tread coding process proceeds to the last stage, 11 codes are not generated due to the characteristics of the mid-tread coding. It does not generate 111 code.
이상에서 설명한 바와 같이, 종래의 파이프라인 아날로그-디지털 변환기는, 미드-라이즈 코딩 방식 또는 미드-트레드 코딩 방식 중에서 어느 하나만을 채택하도록 되어 있다. 하지만 미드-라이즈 방식만을 취하는 경우, 그 출력 코드의 범위가 넓어지는 반면에 그 처리 속도가 늦고, 이와 반대로, 미드-트레드 방식만을 취하는 경우 처리 속도가 빠른 반면에 제일 높은 코드를 출력하지 못한다는 단점이 있다.As described above, the conventional pipeline analog-to-digital converter is adapted to adopt only one of the mid-rise coding scheme and the mid-tread coding scheme. However, if only the mid-rise method is used, the output code is wider while the processing speed is slow. On the contrary, if the mid-tread method is used, the processing speed is fast but the highest code is not output. There is this.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 미드-트레드 방식에 비해 전체 동작 속도가 떨어지지 않으면서 종래의 미드-트레드 방식으로 출력하지 못했던 디지털 코드 영역을 출력할 수 있는, 개선된 코딩 방식의 파이프라인 아날로그-디지털 변환기를 제공하는 데 그 목적이 있다. The present invention has been made to solve the above problems, an improved coding scheme capable of outputting a digital code region that could not be output in the conventional mid-tread scheme without reducing the overall operation speed compared to the mid-tread scheme Its purpose is to provide a pipelined analog-to-digital converter.
상기 목적을 이루기 위한 본 발명은, 제1 내지 제N(N은 2 이상의 정수) 아날로그-디지털 변환 스테이지들이 직렬로 연결된 파이프라인 아날로그-디지털 변환기에 있어서, 상기 제1 내지 제N-1 아날로그-디지털 변환 스테이지들에서는 미드-트레드 방식에 따라 코딩을 수행하고, 상기 제N 아날로그-디지털 변환 스테이지에서는 미드-라이즈 방식에 따라 코딩을 수행하도록 구성됨을 특징으로 한다. In order to achieve the above object, the present invention provides a pipelined analog-to-digital converter in which first to Nth (N is an integer of 2 or more) analog-to-digital conversion stages are connected in series. In the conversion stages, coding is performed according to the mid-tread scheme, and in the N-th analog-to-digital conversion stage, the coding is performed according to the mid-rise scheme.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
먼저, 본 발명을 간략히 요약하면, 제1 내지 제N(N은 2 이상의 정수) 아날로그-디지털 변환 스테이지들이 직렬로 연결된 본 발명의 파이프라인 ADC는 제N 아날로그-디지털 변환 스테이지의 출력이 또다른 아날로그-디지털 변환 스테이지에 작용하지 않는 점을 이용하여 제1 내지 제N-1의 아날로그-디지털 변환 스테이지들에서 미드-트레드 코딩 방식에 의하여 코딩을 수행하고, 제N 아날로그-디지털 변환 스테이지에서는 미드-라이즈 코딩 방식에 의하여 코딩을 수행함으로써, 제N 아날로그-디지털 변환 스테이지가 미드-라이즈 코딩 방식으로 코딩을 수행하더라도 그 동작 타이밍에 영향을 미치지 않으면서 출력 코드의 범위를 보다 넓힐 수 있고, 동시에 나머지 아날로그-디지털 변환 스테이지에서는 미드-트레드 코딩 방식의 장점인 처리 속도를 빠르게 유지할 수 있다.First, briefly summarizing the present invention, the pipelined ADC of the present invention in which the first to Nth (N is an integer of 2 or more) analog-to-digital conversion stages in series has an analog output of the Nth analog-to-digital conversion stage. Coding is performed by the mid-tread coding scheme in the first to N-th analog-to-digital conversion stages using points that do not act on the digital conversion stage, and mid-rise in the N-th analog-to-digital conversion stage. By performing the coding by the coding scheme, even if the N-th analog-to-digital conversion stage performs coding in the mid-rise coding scheme, it is possible to widen the range of the output code without affecting the operation timing thereof, and at the same time, the remaining analog- Digital conversion stages keep processing speed fast, the advantage of mid-tread coding can do.
도 6은 본 발명의 바람직한 일실시예에 따른 파이프라인 아날로그-디지털 변환기를 도시한 도면이다.6 illustrates a pipelined analog-to-digital converter in accordance with one preferred embodiment of the present invention.
도 6을 참조하면, 본 발명에 따른 파이프라인 아날로그-디지털 변환기는, 제1 내지 제N(N은 2 이상의 정수) 아날로그-디지털 변환 스테이지들(61 내지 64)이 직렬로 연결된 상태에서 각각 2 비트의 디지털 출력을 발생시킨다. 여기서, 제1 내지 제N-1 아날로그-디지털 변환 스테이지들(61 내지 63)에서는 미드-트레드 방식에 의하여 코딩을 수행하고, 마지막 스테이지인 제N 아날로그-디지털 변환 스테이지(64)에서는 미드-라이즈 방식에 의하여 코딩을 수행한다. Referring to FIG. 6, the pipelined analog-to-digital converter according to the present invention includes two bits each in a state in which first to Nth (N is an integer of 2 or more) analog-to-digital conversion stages 61 to 64 are connected in series. To generate a digital output. Here, the first to N-th analog-to-digital conversion stages 61 to 63 are coded by the mid-tread method, and the last stage, the N-th analog-to-digital conversion stage 64, the mid-rise method. Coding is performed by
이하에서는 마지막 이전의 N-1 스테이지까지는 미드-트레드 코딩 방식을 적용하고 마지막단인 N 스테이지에서는 미드-라이즈 코딩 방식을 적용하는 본 발명에 따른 개선된 코딩 방식에 대하여 살펴본다.Hereinafter, a description will be given of an improved coding scheme according to the present invention in which the mid-tread coding scheme is applied to the N-1 stage before the last stage and the mid-rise coding scheme is applied in the N stage, which is the last stage.
도 7은 제1 내지 제N-1 스테이지까지는 미드-트레드 방식으로 코딩되다가 마지막 스테이지인 제N 스테이지에서는 미드-라이즈 방식으로 코딩되는 원리를 나타내는 개념도로서, 간략히 제N-1 스테이지에서 이루어지는 미드-트레드 코딩 방식과 제N 스테이지에서 이루어지는 미드-라이즈 코딩 방식을 도시하였다.FIG. 7 is a conceptual diagram illustrating a principle in which the first to N-th stages are coded in a mid-tread manner and the final stage in the N-th stage is coded in a mid-rise manner. The coding scheme and the mid-rise coding scheme performed in the Nth stage are illustrated.
도 7을 참조하면, 앞서 설명한 바와 같이 제N 스테이지 이전까지는 미드-트레드 코딩 방식으로 코딩되다가 마지막 스테이지인 제N 스테이지에서 미드-라이즈 코딩 방식으로 코딩됨을 알 수 있다. 여기서, 제N 스테이지의 미드-라이즈 코딩 방식에 의해 발생되는 11 코드는 기준전압영역을 이전의 3개 영역이 아닌 5개의 영역으로 나눔으로써 아날로그 입력 신호가 기준전압영역의 크기보다 약간 큰 경우 생길 수 없었던 마지막 코드 1을 생성해낼 수 있음을 알 수 있다. 이때, 제N 스테이지에서 기준전압영역이 늘어나더라도 마지막 스테이지로부터 출력되는 디지털 코드가 더 이상 MDAC의 입력 신호로 사용되지 않기 때문에 전체 ADC 동작 및 속도에는 영향을 미치지 않게 된다. Referring to FIG. 7, it can be seen that as described above, the code is coded by the mid-tread coding method before the N-th stage and then coded by the mid-rise coding method at the last stage, the N-th stage. Here, the 11 codes generated by the N-th stage mid-rise coding scheme may be generated when the analog input signal is slightly larger than the size of the reference voltage region by dividing the reference voltage region into five regions instead of the previous three regions. You can see that it can generate the last code 1 that never existed. At this time, even if the reference voltage region is increased in the Nth stage, since the digital code output from the last stage is no longer used as the input signal of the MDAC, it does not affect the overall ADC operation and speed.
또한, 도 7에 도시된 "A"영역과 같이 기준전압영역의 크기보다 작은 아날로그 입력 신호의 경우, 즉 디지털 코드가 000 …000보다 작은 경우를 디텍션할 수 있기 때문에, ADC의 입력 신호가 너무 작거나 클 때 아날로그 입력 신호의 크기를 제어하는 AGC(Automatic Gain Controller)를 제어하는 데 장점이 된다. Further, in the case of the analog input signal smaller than the size of the reference voltage area, such as the area "A" shown in FIG. It can detect cases smaller than 000, which is an advantage in controlling the AGC (Automatic Gain Controller), which controls the magnitude of the analog input signal when the ADC's input signal is too small or too large.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은 제N 아날로그-디지털 변환 스테이지의 출력이 또다른 아날로그-디지털 변환 스테이지에 작용하지 않으므로, 제1 내지 제N-1 아날로그-디지털 변환 스테이지에서는 미드-트레드 방식으로 코딩을 수행하고, 마지막 스테이지인 제N 아날로그-디지털 변환 스테이지에서는 미드-라이즈 방식에 의하여 코딩을 수행함으로써 전체 ADC 동작 속도를 빠르게 유지하면서도 디지털 출력 코드의 범위를 보다 넓힐 수 있는 탁월한 효과가 있다. According to the present invention as described above, since the output of the N-th analog-to-digital conversion stage does not act on another analog-to-digital conversion stage, the coding is performed in the mid-tread method in the first to N-th analog-to-digital conversion stages. In the final stage, the N-th analog-to-digital conversion stage, the coding is performed by the mid-rise method, which has an excellent effect of widening the range of digital output codes while maintaining the overall ADC operation speed.
도 1은 스테이지당 2비트씩 출력하는 파이프라인 ADC를 보여주는 블록도.1 is a block diagram illustrating a pipelined ADC that outputs 2 bits per stage.
도 2a는 일반적인 미드-라이즈 코딩 방식으로 기준전압 영역에서 기준전압과 아날로그신호가 비교되는 것을 개념적으로 나타낸 도면.FIG. 2A is a diagram conceptually comparing a reference voltage and an analog signal in a reference voltage region using a general mid-rise coding scheme; FIG.
도 2b는 일반적인 미드-트레드 방식으로 기준전압 영역에서 기준전압과 아날로그신호가 비교되는 것을 개념적으로 나타낸 도면.FIG. 2B conceptually illustrates a comparison of a reference voltage and an analog signal in a reference voltage region in a general mid-tread scheme; FIG.
도 3은 MDAC에서 디지털 코드가 입력되는 개념도.3 is a conceptual diagram in which a digital code is input in MDAC.
도 4는 일반적인 단일 스테이지 증폭기에서의 DC-이득 보드 플롯.4 is a DC-gain board plot in a typical single stage amplifier.
도 5a는 일반적인 미드-라이즈 코딩 방식을 보여주는 개념도.5A is a conceptual diagram illustrating a general mid-rise coding scheme.
도 5b는 일반적인 미드-트레드 코딩 방식을 보여주는 개념도. 5B is a conceptual diagram illustrating a general mid-tread coding scheme.
도 6은 본 발명에 따른 스테이지당 2비트씩 출력하는 파이프라인 ADC를 보여주는 블록도.6 is a block diagram showing a pipeline ADC outputting 2 bits per stage in accordance with the present invention.
도 7은 본 발명에 따른 코딩 방식을 보여주는 개념도.7 is a conceptual diagram illustrating a coding scheme according to the present invention.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910016154A (en) * | 1990-02-06 | 1991-09-30 | 정몽헌 | Analog / Digital Converter and Conversion Method of High-Speed Sequential Comparison Using Pipelined Parallel Processing |
| JPH0563571A (en) * | 1991-09-05 | 1993-03-12 | Nec Corp | Serial parallel a/d converter |
| WO1997042712A1 (en) * | 1996-05-07 | 1997-11-13 | Telefonaktiebolaget Lm Ericsson (Publ) | A method and device to convert an analog current to a digital signal |
| JPH11274927A (en) * | 1998-01-15 | 1999-10-08 | Texas Instr Inc <Ti> | Digital self-correcting system for analog-to-digital converter connected to pipeline |
| JP2000013232A (en) * | 1998-06-19 | 2000-01-14 | Asahi Kasei Microsystems Kk | Pipeline type a/d converter |
-
2000
- 2000-05-31 KR KR10-2000-0029635A patent/KR100506190B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910016154A (en) * | 1990-02-06 | 1991-09-30 | 정몽헌 | Analog / Digital Converter and Conversion Method of High-Speed Sequential Comparison Using Pipelined Parallel Processing |
| JPH0563571A (en) * | 1991-09-05 | 1993-03-12 | Nec Corp | Serial parallel a/d converter |
| WO1997042712A1 (en) * | 1996-05-07 | 1997-11-13 | Telefonaktiebolaget Lm Ericsson (Publ) | A method and device to convert an analog current to a digital signal |
| JPH11274927A (en) * | 1998-01-15 | 1999-10-08 | Texas Instr Inc <Ti> | Digital self-correcting system for analog-to-digital converter connected to pipeline |
| JP2000013232A (en) * | 1998-06-19 | 2000-01-14 | Asahi Kasei Microsystems Kk | Pipeline type a/d converter |
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