KR100504802B1

KR100504802B1 - 이동통신단말기의 멀티 패스 서쳐 및 그의 제어방법

Info

Publication number: KR100504802B1
Application number: KR10-2002-0050224A
Authority: KR
Inventors: 원승환
Original assignee: 엘지전자 주식회사
Priority date: 2002-08-23
Filing date: 2002-08-23
Publication date: 2005-07-29
Also published as: KR20040017965A

Abstract

본 발명은 이동통신단말기의 멀티 패스 서쳐및 그의 제어방법에 관한 것으로, 시변경 채널의 변경에 따라 수신 신호의 세기 검출을 위한 기준 임계치를 가변함으로써 수신신호의 평균 획득시간을 최소화하도록 한 것이다. 이를 위하여 본 발명은 수신신호의 세기를 검출하여 신호 존재유무를 체크하는 멀티 패스 서쳐에 있어서, 제1 경로와 제2 경로를 통해 입력되는 제1,제2 수신신호를 결합한후, 이를 누적 연산하여 수신신호의 세기를 검출하는 누적기와; 상기 제1 경로를 통해 입력되는 제1 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제1 비교신호를 출력하는 제1 비교기와; 상기 제2 경로를 통해 입력되는 제2 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제2 비교신호를 출력하는 제2 비교기와; 상기 제1, 제2 비교신호를 입력받아 이를 소정 연산하여 소프트 페일을 검출하는 소프트 페일 연산기와; 실험에 의해, 소프트 페일모드와 정상모드에 대하여, 각각 임계치가 기저장되는 임계치 저장부와; 상기 누적기에서 출력되는 수신신호의 세기에 따라, 임계치를 예측하여, 상기 임계치 저장부로부터 해당 임계치를 읽어 들이는 임계치 예측부와; 상기 소프트 페일 연산기의 출력신호에 따라, 상기 임계치 예측부에서 예측된 임계치를 선택하거나, 임계치 저장부로부터 새로운 임계치를 선택하는 임계치 선택부와; 상기 임계치 선택부에서 선택된 임계치와 상기 누적기에서 출력되는 신호의 세기를 비교하여 신호를 검출하는 비교부를 포함하여 구성한다.

Description

이동통신단말기의 멀티 패스 서쳐 및 그의 제어방법{MULTI PASS SEARCHER AND HIS CONTROL METHOD FOR MOBILE COMMUNICATION TERMINAL}

본 발명은 이동통신단말기의 멀티 패스 서쳐에 관한 것으로, 특히 시변경 채널의 변경에 따라 수신 신호의 세기 검출을 위한 기준 임계치를 가변함으로써 수신신호의 평균 획득시간을 최소화하도록 한 이동통신단말기의 멀티 패스 서쳐 및 그의 제어방법에 관한 것이다.

통상적으로 이동통신시스템의 성능은 채널 특성의 변화가 심한 이동통신 환경을 얼마나 잘 극복하도록 시스템을 구성하는지에 따라 많이 좌우된다.

따라서, 상기 이동통신시스템에서는 채널 특성의 변화가 심한 이동통신 환경에서 송수신 효율을 증대시키기 위해 다이버시티(diversity) 방식이 사용되었다.

상기 다이버시티 방식으로는 주파수 다이버시티(Frequency diversity), 시간 다이버시티(Time diversity), 공간 다이버시티(Space diversity) 등이 있다.

상기 공간 다이버시티(Space diversity)는 공간상으로 분리된 두 개의 안테나를 이용하여 동일한 데이터를 전송하는 방식이다.

여기서, 도 1은 W-CDMA/FDD 시스템에서 TD모드 적용시의 신호 송신을 위한 장치 구성을 보인 블록도로서, 이와같이 구성된 송신장치의 동작을 간략히 설명한다.

먼저, 파이롯채널신호와 역방향 링크 채널신호를 각기 제1 TD엔코더(1),제1 STTD엔코더(2)에서 각기 TD,STTD부호화하여 두개의 데이터로 분리하여 각기 제1~제4 직병렬변환기 (3~6)에 인가한다.

그러면,상기 제1~제4 직병렬변환기(3~6)는,각기 TD,STTD부호화신호를 I신호와 Q신호로 분리하여 제1~제8 믹서(7~14)에서 채널코드와 확산코드를 곱하여 확산한후, 상기 Q신호를 허수화시켜, 그 허수화된 Q신호를 각기 제1~제4 결합기(15~18)에서 I신호와 결합한다.

상기 제1~제4 결합기(15~18)에서 출력되는 복소신호에 스크램블링 코드를 곱하여 스크램블링한후, 이를 셀서치를 위한 신호(P-SCH.S-SCH)와 결합하여 각각 제1,제2 실수/허수분리기(19,20)에 인가한다.

상기 제1,제2 실수/허수분리기(19,20)는, 각기 입력된 결합신호를 실수 부분신호와 허수부분신호로 나누어 출력하고, 제1~제4 펄스형성필터(21~24)는, 각기 실수부분신호와 허수부분신호로 분리되어 출력된 신호들을 특정 주파수 밴드로 전송할 수 있도록 칩 파형을 형성한후, 제9~제12믹서(25~28)에서 상기 칩파형에 각각 반송파를 곱하여 출력한다.

이후, 제9,제10 믹서(25,26)에서 출력되는 신호를 제5 결합기(29)에서 결합하여 제1 전력증폭기(31) 및 제1 안테나(ANT1)를 통해 송신하고, 또한 제11,제12 믹서(27,28)에서 출력되는 신호를 제6 결합기(30)에서 결합하여 제2 전력증폭기 (32) 및 제2 안테나(PA2)를 통해 송신한다.

그러면, 상기 제1,제2 안테나(ANT1,ANT2)를 통해 송신되는 신호를 레이크 수신기가 수신하는데, 그 레이크 수신기는 서쳐와 핑거가 조합되어 있다.

상기 서쳐는, 계속해서 신호를 찾아내는 것이고, 찾아낸 신호를 서처는 핑거에게 할당하는데, 예를 들어, 하나의 신호가 기지국으로 날라올때 다양한 경로로 들어오는 신호를 서쳐가 검출하여 이를 3개의 핑거에 할당(보통은 2개정도의 핑거가 하나의 신호에 할당된다)하면 핑거는 신호를 분석하고, 각 핑거에서의 신호를 Symbol combiner에서 합치게 되어 더 좋은 품질의 신호를 만들낸다.

이때, 상기 레이크 수신기의 서쳐는, 신호가 존재할 거라고 예상되는 오프셋 범위에 대하여 오프셋을 바꾸어 가면서 신호의 세기를 검출하여 신호 존재유무를 체크한다.

즉, 서쳐는, 검출된 경로에 대한 슬롯 동기와 스크램블링 코드의 시드를 레퍼런스 핑거에 할당한후, AFC가 동작하면서 DLL이 락킹된후의 슬롯 동기값을 멀티 패스 서쳐에 주면 이를 기준으로 정해진 윈도의 사이즈 만큼 검색하면서, 멀티 패스 서쳐를 통해 연산하여 멀티 패스들을 찾아낸후, 그 위치를 래이크 핑거들에게 넘겨준다.

여기서, 상기 멀티 패스 서쳐의 연산을 도2를 참조하여 설명한다.

우선, 제1,제2 믹서(201,202)는,I신호 및 Q신호에 디스크램블링 코드를 곱하여 디스크램블링하고, 제3,제4 믹서(203,204)는 상기 제1,제2 믹서(201,202)에서 각기 출력된 I신호와 Q신호에 역확산 코드를 곱하여 역확산한다.

이때, 제5,제6 믹서(205,206)는 상기 제3 믹서(203)에서 출력되는 I신호에, 각기 TD0과 TD1을 곱하여 그에 따른 신호를 각각 제1,제2 누적기(209,210)에 인가하고, 또한 제7,제8 믹서(207,208)는 상기 제4 믹서(204)에서 출력되는 Q신호에, 각기 TD0과 TD1을 곱하여 그에 따른 신호를 각각 제3,제4 누적기(211,212)에 인가한다.

이에 따라, 상기 제1,제2 누적기(209,210)는 상기 제5,제6 믹서(205,206)에서 출력되는 신호를 각기 누적하여 제1,제2 제곱기(213,214)에 인가하고, 제3,제4 누적기(211,212)는, 상기 제7,제8 믹서(207,208)에서 출력되는 신호를 각기 누적하여 제3,제4 제곱기(215,216)에 인가한다.

그러면, 상기 제1~제4 제곱기(213~216)는 각각 입력되는 신호를 제곱하여 출력한다.

이때, 제1 결합기(217)는 상기 제1,제3 제곱기(213,215)에서 출력되는 신호를 결합하여 제3 결합기(219)에 인가하고, 또한 제2 결합기(218)도 제2,제4 제곱기 (214,216)에서 출력되는 신호를 결합하여 제3 결합기(219)에 인가한다.

이에 따라, 상기 제3 결합기(219)는 상기 제1,제2 결합기(217,218)에서 출력되는 신호를 결합하여 이를 제5 누적기(220)에 인가하고, 상기 제5 누적기(220)는 상기 제3 결합기(219)에서 출력되는 신호를 누적 연산하여 그에 따른 신호의 세기를 검출하여 출력한다.

그러면, 비교기(미도시)는 상기 제5 누적기(220)에서 출력되는 신호의 세기를 임계치와 비교하여 임계치 보다 크면 핑거에 인가하여 신호를 수신처리한다.

여기서, 상술한 멀티 패스 서쳐는, 시변경 채널하에서 신호를 수신할 경우에, TD 방식하의 신호 수신시 한 경로가 수신 불가능한 경우가 발생한다.

즉, 송신된 2신호중 한 신호의 수신이 불가능한 경우에 다른 한 신호만을 수신하는 소프트 페일이 발생하고, 또한 각 경로의 신호도 UE의 움직임에 따라 신호의 세기가 수시로 변하는 경우가 발생한다.

이렇게, 시변경 채널하에서 어느 하나의 특정 임계치만을 적용하여 신호를 검출하게 되면 단말기에서의 신호 수신 성능이 저하되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 시변경 채널의 변경에 따라 수신 신호의 세기 검출을 위한 기준 임계치를 가변함으로써 수신신호의 평균 획득시간을 최소화하도록 한 이동통신단말기의 멀티 패스 서쳐 및 그의 제어방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 수신신호의 세기를 검출하여 신호 존재유무를 체크하는 멀티 패스 서쳐에 있어서, 제1 경로와 제2 경로를 통해 입력되는 제1,제2 수신신호를 결합한후, 이를 누적 연산하여 수신신호의 세기를 검출하는 누적기와; 상기 제1 경로를 통해 입력되는 제1 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제1 비교신호를 출력하는 제1 비교기와;상기 제2 경로를 통해 입력되는 제2 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제2 비교신호를 출력하는 제2 비교기와;상기 제1, 제2 비교신호를 입력받아 이를 소정 연산하여 소프트 페일을 검출하는 소프트 페일 연산기와;실험에 의해, 소프트 페일모드와 정상모드에 대하여, 각각 임계치가 기저장되는 임계치 저장부와; 상기 누적기에서 출력되는 수신신호의 세기에 따라, 임계치를 예측하여, 상기 임계치 저장부로부터 해당 임계치를 읽어 들이는 임계치 예측부와;상기 소프트 페일 연산기의 출력신호에 따라, 상기 임계치 예측부에서 예측된 임계치를 선택하거나, 임계치 저장부로부터 새로운 임계치를 선택하는 임계치 선택부와;상기 임계치 선택부에서 선택된 임계치와 상기 누적기에서 출력되는 신호의 세기를 비교하여 신호를 검출하는 비교부를 포함하여 구성한 것을 특징으로 한다.상기와 같은 목적을 달성하기 위한 본 발명은, 제1,제2 경로에 대하여 수신신호가 존재할 거라고 예상되는 오프셋 범위에 대하여 오프셋을 바꾸어 가면서 수신신호의 세기를 검출하여 신호 존재유무를 체크하는 멀티 패스 서쳐에 있어서, 제1,제2 경로를 통해 각기 수신되는 제1,제2 수신신호를 복조처리하여 그 제1,제2 수신신호의 세기를 검출하는 제1 과정과; 상기 제1,제2 수신신호의 세기를 기준 임계치와 비교하여 정상모드인지 소프트 페일모드인지를 판단하는 제2 과정과; 상기 제2 과정의 판단결과, 정상모드이면, 수신신호의 세기에 따라 기설정된 다수의 임계치중 어느 하나를 선택하고, 소프트 페일 모드이면, 최적화된 임계치를 선택하는 제3 과정으로 수행함을 특징으로 한다.

삭제

상기 제3 과정은, 제1 수신신호 및 제2 수신신호의 세기가 기준 임계치 보다 크면 정상모드로 판단하여, 정상 모드시의 임계치로 설정된 값중 어느 하나를 선택하는 제1 단계와; 제1 수신신호 및 제2 수신신호의 세기가 기준 임계치 보다 작으면, 비수신모드로 판단하여, 이전 임계치를 계속하여 선택하는 제2 단계와; 제1 수신신호의 세기가 기준 임계치 보다 크고, 제2 수신신호의 세기가 기준 임계치 보다 작으면, 소프트 페일 모드로 판단하여, 소프트 페일 모드시의 임계치로 최적화된 값을 선택하는 제3 단계와; 제1 수신신호의 세기가 기준 임계치 보다 작고, 제2 수신신호의 세기가 기준 임계치 보다 크면 소프트 페일 모드로 판단하여, 소프트 페일 모드시의 임계치로 최적화된 값을 선택하는 제4 단계로 이루어진다.

이하, 본 발명에 의한 이동통신단말기의 멀티 패스 서쳐 및 그의 제어방법에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도3은 본 발명 이동통신단말기의 멀티 패스 서쳐에 대한 구성을 보인 블록도로서, 이에 도시한 바와 같이 I신호 및 Q신호에 디스크램블링 코드를 곱하여 디스크램블링하는 제1,제2 믹서(301,302)와; 상기 제1,제2 믹서(301,302)에서 각기 출력된 I신호와 Q신호에 역확산 코드를 곱하여 역확산하는 제3,제4 믹서(303,304)와; 상기 제3 믹서(303)에서 출력되는 I신호에, 각기 TD0과 TD1을 곱하는 제5,제6 믹서(305,306)와; 상기 제4 믹서(304)에서 출력되는 Q신호에, 각기 TD0과 TD1을 곱하는 제7,제8 믹서(307,308)와; 상기 제5,제6 믹서(305,306)에서 출력되는 신호를 각기 누적하는 제1,제2 누적기(309,310)와; 상기 제7,제8 믹서(307,308)에서 출력되는 신호를 각기 누적하는 제3,제4 누적기(311,312)와; 상기 제1.제2 누적기 (309,310)에서 출력되는 신호를 각기 제곱하는 제1,제2 제곱기(313,314)와; 상기 제3,제4 누적기(311,312)에서 출력되는 신호를 각기 제곱하는 제3,제4 제곱기 (315 ,316)와; 상기 제1,제3 제곱기(313,315)에서 출력되는 신호를 결합하는 제1 결합기와; 상기 제2,제4 제곱기(314,316)에서 출력되는 신호를 결합하는 제2 결합기(318)와; 상기 제1,제2 결합기(317,318)에서 출력되는 신호를 결합하는 제3 결합기(319)와; 상기 제3 결합기(319)에서 출력되는 신호를 누적 연산하여 신호의 세기를 검출하는 제5 누적기(320)와; 상기 제5 누적기(320)에서 출력되는 수신신호의 세기에 따라 임계치를 예측한후, 상기 제1, 제2 결합기(317,318)에서 출력되는 제1,제2 수신신호의 세기를 각각 기준 임계치와 비교하여 그에 따라 임계치를 설정하는 임계치 설정부(400)로 구성한다.

상기 임계치 설정부(400)는, 제1 경로를 통해 입력되는 제1 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제1 비교신호를 출력하는 제1 비교기(401)와; 제2 경로를 통해 입력되는 제2 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제2 비교신호를 출력하는 제2 비교기(402)와; 상기 제1 비교기(401)의 제1 비교신호를 소정 비트 단위로 버퍼링하는 제1 버퍼(403)와; 상기 제2 비교기(402)의 제2 비교신호를 소정 비트 단위로 버퍼링하는 제2 버퍼(404)와; 상기 제1, 제2 버퍼(403,404)를 통해 버퍼링된 신호를 입력받아 이를 소정 연산하여 소프트 페일을 검출하는 소프트 페일 연산기(405)와; 실험에 의해, 소프트 페일모드와 정상모드에 대하여, 각각 임계치가 기저장되는 임계치 저장부(406)와; 상기 누적기(320)에서 출력되는 수신신호의 세기에 따라, 임계치를 예측하여, 상기 임계치 저장부 (406)로부터 해당 임계치를 읽어 들이는 임계치 예측부(407)와; 상기 소프트 페일 연산기(405)의 출력신호에 따라, 상기 임계치 예측부(407)에서 예측된 임계치를 선택하거나, 임계치 저장부(406)로부터 새로운 임계치를 선택하는 임계치 선택부 (408)와; 상기 임계치 선택부(408)에서 선택된 임계치와 상기 누적기(320)에서 출력되는 신호의 세기를 비교하여 신호를 검출하는 비교부(409)로 이루어진다.

이와같은 본 발명의 동작을 설명한다.

먼저, 제1,제2 믹서(301,302)는,I신호 및 Q신호에 디스크램블링 코드를 곱하여 디스크램블링하고, 제3,제4 믹서(303,304)는 상기 제1,제2 믹서(301,302)에서 각기 출력된 I신호와 Q신호에 역확산 코드를 곱하여 역확산한다.

이때, 제5,제6 믹서(305,306)는 상기 제3 믹서(303)에서 출력되는 I신호에, 각기 TD0과 TD1을 곱하여 그에 따른 신호를 각각 제1,제2 누적기(309,310)에 인가하고, 또한 제7,제8 믹서(307,308)는 상기 제4 믹서(304)에서 출력되는 Q신호에, 각기 TD0과 TD1을 곱하여 그에 따른 신호를 각각 제3,제4 누적기(311,312)에 인가한다.

이에 따라, 상기 제1,제2 누적기(309,310)는 상기 제5,제6 믹서(305,306)에서 출력되는 신호를 각기 누적하여 제1,제2 제곱기(313,314)에 인가하고, 제3,제4 누적기(311,312)는, 상기 제7,제8 믹서(307,308)에서 출력되는 신호를 각기 누적하여 제3,제4 제곱기(315,316)에 인가한다.

그러면, 상기 제1~제4 제곱기(313~316)는 각각 입력되는 신호를 제곱하여 출력한다.

이때, 제1 결합기(317)는 상기 제1,제3 제곱기(313,315)에서 출력되는 신호를 결합하여 제3 결합기(319)에 인가하고, 또한 제2 결합기(318)도 제2,제4 제곱기 (314,316)에서 출력되는 신호를 결합하여 제3 결합기(319)에 인가한다.

이에 따라, 상기 제3 결합기(319)는 상기 제1,제2 결합기(317,318)에서 출력되는 신호를 결합하여 이를 제5 누적기(320)에 인가하고, 상기 제5 누적기(320)는 상기 제3 결합기(319)에서 출력되는 신호를 누적 연산하여 그에 따른 신호의 세기를 검출하여 출력한다.

그러면, 임계치 설정부(400)는, 상기 제5 누적기(320)에서 출력되는 수신신호의 세기에 따라 임계치를 예측하고, 상기 제1, 제2 결합기(317,318)에서 출력되는 수신신호의 세기를 각각 기준 임계치와 비교하여 그에 따라 상기 예측된 임계치를 임계치로 설정하거나 기저장된 임계치를 임계치로 설정하고, 그 설정된 임계치와 상기 제5 누적기(320)에서 출력되는 신호의 세기를 비교하여 신호를 검출한다.

여기서, 상기 임계치 설정부(400)의 동작을 상세히 설명한다.

우선, 제1 비교기(401)는, 제1 경로를 통해 입력되는 제1 수신신호의 세기 (Z0)를 기준 임계치(Th0)와 비교하여 그에 따른 제1 비교신호를 출력하고, 제2 비교기(402)는 제2 경로를 통해 입력되는 제2 수신신호의 세기(Z1)를 기준 임계치와 비교하여 그에 따른 제2 비교신호를 출력한다.

즉, 상기 제1,제2 비교기(401,402)는, 제1,제2 경로를 통해 수신되는 신호의 세기(Z0,Z1)가 주어진 기준 임계치 보다 큰지 또는 작은지를 결정한다.

그러면, 제1,제2 버퍼(403,404)는, 상기 제1,제2 비교기(401,402)에서 출력되는 제1,제2 비교신호를 소정 비트 단위로 버퍼링하여, 소프트 페일 검출에 필요한 정보를 제공한다.

여기서, 상기 제1,제2 버퍼(403,404)의 크기는 Post-detection integration을 수행하는 횟수(L)에 따라 설정되는데, 그 횟수(L)가 '2'일 경우에 버퍼의 크기는 2비트가 된다.

만약, 제1,제2 수신신호(Z0,Z1)가 기준 임계치(Th0) 보다 크면 '1'을 각각 제1,제2 버퍼(403,404)의 1비트에 저장하고, 신호가 존재하면 멀티 패스 서쳐는 두번제 드웰을 수행하게 되므로 그 순간에 들어오는 값에 대해서도 기준 임계치(Th0)보다 큰지를 판단하여 '1'또는 '0'을 제1,제2 버퍼(403,404)에 각각 저장하여 소프트 페일 검출에 필요한 정보로서 제공한다.

이에 따라, 소프트 페일 연산기(405)는 상기 제1,제2 버퍼(403,404)를 통해 버퍼링된 신호를 입력받아 이를 소정 연산하여 소프트 페일을 검출하는데, 상기 소프트 페일 연산기(405)는 하나의 앤드 게이트와 하나의 인버터 및 하나의 익스쿨루씨브 오아 게이트로 구성한다.

만약, 상기 소프트 페일 연산기(405)에서 출력되는 신호가 '11'이면 두 경로의 신호가 모두 검출되었음을 의미하고, '00'이면 소프트 페일을 의미하며, '10'이면 신호가 없는 상황임을 나타낸다.

여기서, 임계치 저장부(406)는, 실험에 의해, 소프트 페일모드와 정상모드에 대하여, 각각 임계치(Th1~Th3)가 기저장되는데, 소프트 페일 상황에 최적화된 값1개와 일상적인 경우의 신호세기에 따른 값 2개 정도를 선택하여 저장한다.

이때, 임계치 예측부(407)는, 상기 제5 누적기(320)에서 출력되는 수신신호의 세기에 따라 임계치를 예측하여, 상기 임계치 저장부(406)로부터 해당 임계치를 읽어 들이는데, 즉 신호 전력에 대한 프로파일을 가지고 매 채널 환경에 적합한 임계치를 예측한다.

이때, 임계치 선택부(408)는 상기 소프트 페일 연산기(405)의 출력신호에 따라, 상기 임계치 예측부(407)에서 예측된 임계치를 선택하거나, 임계치 저장부 (406)로부터 새로운 임계치를 선택한다.

그러면, 비교부(409)는, 상기 임계치 선택부(408)에서 선택된 임계치와 상기 제5 누적기(320)에서 출력되는 신호의 세기를 비교하여 수신신호를 검출한다.

다시 말해서, 본 발명은,시변경 채널 상태의 변화에 따라 적응적으로 수신신호를 검출하기 위한 임계치를 선택함으로써, 수신신호의 평균 획득시간을 항상 최적화한다.

여기서, 상기 본 발명의 상세한 설명에서 행해진 구체적인 실시 양태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로 이러한 구체적 실시예에 한정해서 협의로 해석해서는 안되며, 본 발명의 정신과 다음에 기재된 특허 청구의 범위내에서 여러가지 변경 실시가 가능한 것이다.

이상에서 상세히 설명한 바와같이 본 발명은, 시변경 채널의 변경에 따라 수신 신호의 세기 검출을 위한 임계치를 가변함으로써, 수신신호의 평균 획득시간을 최소화하여 단말기의 성능을 향상시키는 효과가 있다.

도1은 일반적인 TD 모드시의 신호 송신을 위한 장치 구성을 보인 블록도.

도2는 종래 W-CDMA 단말기의 멀티 패스 서쳐에 대한 구성을 보인 블록도.

도3은 본 발명 W-CDMA 단말기의 멀티 패스 서쳐에 대한 구성을 보인 블록도.

도4는 본 발명 W-CDMA 단말기의 멀티 패스 서쳐 제어방법에 대한 동작 흐름도.

*****도면의 주요부분에 대한 부호의 설명*****

400:임계치 설정부 401,402:비교기

403,404:버퍼 405:소프트 페일 연산기

406:임계치 저장부 407:임계치 예측부

408:임계치 선택부 409:비교부

Claims

수신신호의 세기를 검출하여 신호 존재유무를 체크하는 멀티 패스 서쳐에 있어서,

제1 경로와 제2 경로를 통해 입력되는 제1,제2 수신신호를 결합한후, 이를 누적 연산하여 수신신호의 세기를 검출하는 누적기와;

상기 제1 경로를 통해 입력되는 제1 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제1 비교신호를 출력하는 제1 비교기와;

상기 제2 경로를 통해 입력되는 제2 수신신호의 세기를 기준 임계치와 비교하여 그에 따른 제2 비교신호를 출력하는 제2 비교기와;

상기 제1, 제2 비교신호를 입력받아 이를 소정 연산하여 소프트 페일을 검출하는 소프트 페일 연산기와;

소프트 페일모드와 정상모드에 대하여, 각각 임계치가 기저장되는 임계치 저장부와;

상기 누적기에서 출력되는 수신신호의 세기에 따라, 임계치를 예측하여, 상기 임계치 저장부로부터 해당 임계치를 읽어 들이는 임계치 예측부와;

상기 소프트 페일 연산기의 출력신호에 따라, 상기 임계치 예측부에서 예측된 임계치를 선택하거나, 임계치 저장부로부터 새로운 임계치를 선택하는 임계치 선택부와;

상기 임계치 선택부에서 선택된 임계치와 상기 누적기에서 출력되는 신호의 세기를 비교하여 신호를 검출하는 비교부를 포함하여 구성한 것을 특징으로 하는 이동통신단말기의 멀티 패스 서쳐.
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제1 항에 있어서, 임계치 예측부는,

수신신호의 프로파일을 가지고 매채널 환경에 적합한 임계치를 예측하는 것을 특징으로 하는 이동통신단말기의 멀티 패스 서쳐.
제1 항에 있어서, 임계치 예측부는,

수신신호의 평균전력에 따라 임계치를 예측하는 것을 특징으로 하는 이동통신단말기의 멀티 패스 서쳐.
제1 항에 있어서, 소프트 페일 연산기는,

제1 비교신호와 제2 비교신호를 노아 연산하는 노아게이트와;

제1 비교신호와 제2 비교신호를 앤드 연산하는 앤드게이트와;

상기 노아게이트의 출력신호를 반전하는 인버터로 이루어진 것을 특징으로 하는 이동통신단말기의 멀티 패스 서쳐.
수신신호의 세기를 검출하여 신호 존재유무를 체크하는 멀티 패스 서쳐에 있어서,

제1,제2 경로를 통해 각기 수신되는 제1,제2 수신신호를 복조처리하여 그 제1,제2 수신신호의 세기를 검출하는 제1 과정과;

상기 제1,제2 수신신호의 세기를 기준 임계치와 비교하여 정상모드인지 소프트 페일모드인지를 판단하는 제2 과정과;

상기 제2 과정의 판단결과, 정상모드이면, 수신신호의 세기에 따라 기설정된 다수의 임계치중 어느 하나를 선택하고, 소프트 페일 모드이면, 이전에 최적화된 임계치를 선택하는 제3 과정으로 수행함을 특징으로 하는 이동통신단말기의 멀티 패스 서쳐 제어방법.
제 7항에 있어서, 제3 과정은,

제1 수신신호 및 제2 수신신호의 세기가 기준 임계치 보다 크면 정상모드로 판단하여, 정상 모드시의 임계치로 설정된 값중 어느 하나를 선택하는 제1 단계와;

제1 수신신호 및 제2 수신신호의 세기가 기준 임계치 보다 작으면, 비수신모드로 판단하여, 이전 임계치를 계속하여 선택하는 제2 단계와;

제1 수신신호의 세기가 기준 임계치 보다 크고, 제2 수신신호의 세기가 기준 임계치 보다 작으면, 소프트 페일 모드로 판단하여, 소프트 페일 모드시의 임계치로 최적화된 값을 선택하는 제3 단계와;

제1 수신신호의 세기가 기준 임계치 보다 작고, 제2 수신신호의 세기가 기준 임계치 보다 크면 소프트 페일 모드로 판단하여, 소프트 페일 모드시의 임계치로 최적화된 값을 선택하는 제4 단계로 이루어진 것을 특징으로 하는 이동통신단말기의 멀티 패스 서쳐 제어방법.