KR100500419B1 - Output circuit - Google Patents
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Abstract
본 발명은 출력 회로에 관한 것으로, 기준 전압과 출력 전압의 비교 결과에 따라 신호를 출력하기 위한 센스 증폭기와, 상기 센스 증폭기의 출력 신호에 따라 전원 전압을 출력 단자로 공급하기 위한 제 1 스위칭 수단과, 상기 출력 전압의 노이즈를 감쇠시키기 위한 노이즈 감쇠 수단과, 어드레스 천이 검출 신호에 따라 출력 전압을 조정하기 위한 제 2 스위칭 수단과, 상기 출력 전압에 따라 신호를 출력하기 위한 출력 버퍼를 포함하여 이루어져, 노이즈 감쇠 수단에 의해 출력 버퍼의 노이즈를 감소시키고, 제 2 스위칭 수단에 의해 노이즈 감쇠 수단에 의한 칩 전체의 속도 저하를 방지할 수 있는 출력 회로가 제시된다.The present invention relates to an output circuit, comprising: a sense amplifier for outputting a signal according to a comparison result of a reference voltage and an output voltage, first switching means for supplying a power supply voltage to an output terminal according to the output signal of the sense amplifier; A noise attenuation means for attenuating the noise of the output voltage, second switching means for adjusting the output voltage according to an address transition detection signal, and an output buffer for outputting a signal according to the output voltage, An output circuit is proposed which can reduce the noise of the output buffer by the noise attenuation means and prevent the speed reduction of the entire chip by the noise attenuation means by the second switching means.
Description
본 발명은 출력 회로에 관한 것으로, 특히 출력 단자에 RC 지연 수단을 연결하여 출력 버퍼의 노이즈를 감소시키고, 어드레스 천이 검출 신호 또는 인에이블 바 신호에 따라 구동되는 PMOS 트랜지스터를 저항과 병렬로 연결함으로써 RC 지연 수단에 의한 칩 전체의 속도 저하를 방지할 수 있는 출력 회로에 관한 것이다.The present invention relates to an output circuit, in particular by connecting the RC delay means to the output terminal to reduce the noise of the output buffer, and by connecting the PMOS transistor driven in accordance with the address transition detection signal or the enable bar signal in parallel with the resistor. The present invention relates to an output circuit capable of preventing the speed reduction of the entire chip due to the delay means.
도 1은 종래의 출력 버퍼를 포함하는 출력 회로도로서, 그 구성을 설명하면 다음과 같다.1 is an output circuit diagram including a conventional output buffer, the configuration of which is as follows.
제 1 PMOS 트랜지스터(P11)는 전원 단자(Vcc)와 레귤레이션된 전압이 출력되는 출력 단자(Vout) 사이에 접속되어 센스 증폭기(11)의 출력 신호에 따라 구동된다. 출력 단자(Vout)와 접지 핀(12) 사이에 접속된 제 1 및 제 2 저항(R11 및 R12)은 출력 단자(Vout)의 전압을 분배한다. 센스 증폭기(11)는 기준 전압(Vref)과 제 1 및 제 2 저항(R11 및 R12)에 의해 분배된 전압을 입력 및 비교하여 그 결과에 따라 출력 신호를 결정한다.The first PMOS transistor P11 is connected between the power supply terminal Vcc and the output terminal Vout through which the regulated voltage is output and driven according to the output signal of the sense amplifier 11. The first and second resistors R11 and R12 connected between the output terminal Vout and the ground pin 12 distribute the voltage of the output terminal Vout. The sense amplifier 11 inputs and compares the voltage divided by the reference voltage Vref and the first and second resistors R11 and R12 and determines an output signal according to the result.
출력 단자(Vout)의 전압에 따라 구동되는 제 1 NMOS 트랜지스터(N11)는 풀업바 신호(PUb)가 제 1 인버터(I11)를 통해 반전된 풀업 신호(PU)를 제 3 NMOS 트랜지스터(N13)의 게이트 단자로 인가한다. 출력 단자(Vout)의 전압에 따라 구동되는 제 2 NMOS 트랜지스터(N12)는 풀다운바 신호(PDb)가 제 2 인버터(I12)를 통해 반전된 풀다운 신호(PD)를 제 4 NMOS 트랜지스터(N14)의 게이트 단자로 인가한다. 제 3 및 제 4 NMOS 트랜지스터(N13 및 N14)는 전원 단자(Vcc)와 접지 핀(12) 사이에 직렬 접속되며, 그 사이에 출력 단자(OUT)가 접속된다. 한편, 전원 단자(Vcc)와 출력 단자(OUT) 사이에 풀업바 신호(PUb)에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 제 3 NMOS 트랜지스터(N13)과 병렬 접속된다.The first NMOS transistor N11 is driven according to the voltage of the output terminal Vout and the pull-up signal PU in which the pull-up bar signal PUb is inverted through the first inverter I11 is applied to the third NMOS transistor N13. It is applied to the gate terminal. The second NMOS transistor N12 driven according to the voltage of the output terminal Vout receives the pull-down signal PD in which the pull-down bar signal PDb is inverted through the second inverter I12, of the fourth NMOS transistor N14. It is applied to the gate terminal. The third and fourth NMOS transistors N13 and N14 are connected in series between the power supply terminal Vcc and the ground pin 12, and an output terminal OUT is connected therebetween. On the other hand, between the power supply terminal Vcc and the output terminal OUT, the second PMOS transistor P12 driven in accordance with the pull-up bar signal PUb is connected in parallel with the third NMOS transistor N13.
상기와 같이 구성된 종래의 회로는 레귤레이션된 약 4.5V의 출력 전압(Vout)에 의해 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 턴온되면, 풀업바 신호(PUb)는 제 1 인버터(I11)에 의해 풀업 신호(PU)로 반전되어 제 1 NMOS 트랜지스터(N11)를 통해 제 3 NMOS 트랜지스터(N13)의 게이트 단자로 인가된다. 그리고, 풀다운바 신호(PDb)는 제 2 인버터(I12)를 통해 풀다운 신호(PD)로 반전되어 제 4 NMOS 트랜지스터(N14)의 게이트 단자로 인가된다. 풀업 신호(PU)에 의해 제 3 NMOS 트랜지스터(N13)가 턴온되고, 풀다운 신호(PD)에 의해 제 4 NMOS 트랜지스터(N14)가 턴온된다. 여기서, 풀업 신호(PU) 및 풀다운 신호(PD)는 약 4.5V 정도의 전위를 유지하기 때문에 높은 전원 전압(Vcc)에서도 출력 버퍼(13)의 구동력을 일정하게 한다.In the conventional circuit configured as described above, when the first and second NMOS transistors N11 and N12 are turned on by the regulated output voltage Vout of about 4.5V, the pull-up bar signal PUb is the first inverter I11. Inverted by the pull-up signal PU is applied to the gate terminal of the third NMOS transistor N13 through the first NMOS transistor N11. In addition, the pull-down bar signal PDb is inverted into the pull-down signal PD through the second inverter I12 and applied to the gate terminal of the fourth NMOS transistor N14. The third NMOS transistor N13 is turned on by the pull-up signal PU, and the fourth NMOS transistor N14 is turned on by the pull-down signal PD. Here, since the pull-up signal PU and the pull-down signal PD maintain a potential of about 4.5 V, the driving force of the output buffer 13 is made constant even at a high power supply voltage Vcc.
그러나, 출력 버퍼(13)의 제 3 및 제 4 NMOS 트랜지스터(N13 및 N14)가 턴온되면서 갑자기 전류가 빠지는데, 이 전류의 양은 16 입출력에 전체적으로 500㎃ 정도가 된다. 이 전류에 의해 그라운드 바운싱(ground bousing)이 발생하게 되고(A), 이 그라운드 바운싱에 의해 제 1 및 제 2 저항(R11 및 R12)에서 분배되는 전압을 바운싱시킨다(B). 제 1 및 제 2 저항(R11 및 R12)에 의해 분배된 전압이 바운싱되기 때문에 센스 증폭기(12)의 출력 신호도 바운싱된다(C). 이에 의해 레귤레이션되어 출력되는 출력 전압(Vout)도 바운싱이 증폭되어 출력된다(D). 결과적으로 풀업 신호(PU)와 풀다운 신호(PD)도 바운싱되어(E) 출력 버퍼(13)의 구동력이 크게 증가하고, 그에 따라 의도했던 바와는 달리 노이즈가 심해진다.However, when the third and fourth NMOS transistors N13 and N14 of the output buffer 13 are turned on, the current suddenly disappears, and the amount of this current is about 500 mA in total for 16 input / output. The ground bousing occurs due to this current (A), and the voltage distributed by the first and second resistors R11 and R12 is bounced by the ground bounce (B). Since the voltage divided by the first and second resistors R11 and R12 is bounced, the output signal of the sense amplifier 12 is also bounced (C). As a result, the output voltage Vout regulated and output is also amplified by the bouncing (D). As a result, the pull-up signal PU and the pull-down signal PD are also bounced (E), which greatly increases the driving force of the output buffer 13, thereby increasing the noise, as intended.
본 발명의 목적은 출력 버퍼의 노이즈를 감소시킬 수 있는 출력 회로를 제공하는데 있다. An object of the present invention is to provide an output circuit that can reduce the noise of the output buffer.
본 발명의 다른 목적은 출력 단자에 RC 지연을 이용하여 출력 버퍼의 바운싱에 의한 출력 전압의 바운싱 및 출력 버퍼의 노이즈를 감소시킬 수 있는 출력 회로를 제공하는데 있다.Another object of the present invention is to provide an output circuit that can reduce the noise of the output buffer and the bounce of the output voltage by bouncing the output buffer using the RC delay in the output terminal.
본 발명의 다른 목적은 어드레스 천이 검출 신호에 따라 출력 단자의 RC 지연에 의한 칩 전체의 속도가 저하되는 문제를 해결할 수 있는 출력 회로를 제공하는데 있다. Another object of the present invention is to provide an output circuit capable of solving the problem that the speed of the entire chip is reduced by the RC delay of the output terminal according to the address transition detection signal.
상술한 목적을 달성하기 위한 본 발명은 기준 전압과 출력 전압의 비교 결과에 따라 신호를 출력하기 위한 센스 증폭기와, 상기 센스 증폭기의 출력 신호에 따라 전원 전압을 출력 단자로 공급하기 위한 제 1 스위칭 수단과, 상기 출력 전압의 노이즈를 감쇠시키기 위한 노이즈 감쇠 수단과, 어드레스 천이 검출 신호에 따라 출력 전압을 조정하기 위한 제 2 스위칭 수단과, 상기 출력 전압에 따라 신호를 출력하기 위한 출력 버퍼를 포함하여 이루어진 것을 특징으로 한다. The present invention for achieving the above object is a sense amplifier for outputting a signal according to the comparison result of the reference voltage and the output voltage, and a first switching means for supplying a power supply voltage to the output terminal in accordance with the output signal of the sense amplifier And a noise attenuation means for attenuating the noise of the output voltage, second switching means for adjusting an output voltage in accordance with an address transition detection signal, and an output buffer for outputting a signal in accordance with the output voltage. It is characterized by.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 RC 지연 회로와 출력 버퍼를 포함하는 출력 회로도로서, 그 구성을 설명하면 다음과 같다.2 is an output circuit diagram including an RC delay circuit and an output buffer according to the present invention.
전원 단자(Vcc)와 제 1 노드(Q21) 사이에 센스 증폭기(21)의 출력 신호에 따라 구동되는 제 1 PMOS 트랜지스터(P21)가 접속된다. 제 1 노드(Q21)와 접지 핀(22) 사이에 제 1 및 제 2 저항(R21 및 R22)가 직렬 접속되어 제 1 노드(Q21)의 전압을 분배한다. 센스 증폭기(21)는 기준 전압(Vref)와 제 1 및 제 2 저항(R21 및 R22)에 의해 분배된 전압을 입력하고, 이를 비교하여 출력 신호를 결정한다.A first PMOS transistor P21 driven according to the output signal of the sense amplifier 21 is connected between the power supply terminal Vcc and the first node Q21. The first and second resistors R21 and R22 are connected in series between the first node Q21 and the ground pin 22 to distribute the voltage of the first node Q21. The sense amplifier 21 inputs the voltage divided by the reference voltage Vref and the first and second resistors R21 and R22, and compares them to determine an output signal.
제 1 노드(Q21)와 출력 단자(Vout) 사이에 출력 전압 조정 회로(23)가 접속되는데, 그 구성은 다음과 같다. 제 1 노드(Q21)와 출력 단자(Vout) 사이에 제 3 저항(R23)과 어드레스 천이 검출 신호(ATD)에 따라 구동되는 제 2 PMOS 트랜지스터 (P22)가 병렬 접속된다. 전원 단자(Vcc)와 출력 단자(Vout) 사이에 제 1 캐패시터 (C21)가 접속되며, 출력 노드(Vout)와 접지 단자(Vss) 사이에 제 2 캐패시터(C22)가 접속된다.An output voltage adjusting circuit 23 is connected between the first node Q21 and the output terminal Vout, the configuration of which is as follows. A second resistor R23 and a second PMOS transistor P22 driven in accordance with the address transition detection signal ADT are connected in parallel between the first node Q21 and the output terminal Vout. The first capacitor C21 is connected between the power supply terminal Vcc and the output terminal Vout, and the second capacitor C22 is connected between the output node Vout and the ground terminal Vss.
출력 단자(Vout)와 접지 핀(22) 사이에 출력 버퍼(24)가 접속되는데, 그 구성은 다음과 같다. 출력 단자(Vout)의 전압에 따라 구동되는 제 1 NMOS 트랜지스터 (N21)는 풀업바 신호(PUb)가 제 1 인버터(I21)를 통해 반전된 풀업 신호(PU)를 제 3 NMOS 트랜지스터(N23)의 게이트 단자로 인가한다. 출력 단자(Vout)의 전압에 따라 구동되는 제 2 NMOS 트랜지스터(N22)는 풀다운바 신호(PDb)가 제 2 인버터(I22)를 통해 반전된 풀다운 신호(PD)를 제 4 NMOS 트랜지스터(N24)의 게이트 단자로 인가한다. 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)는 전원 단자(Vcc)와 접지 핀(22) 사이에 직렬 접속되며, 그 사이에 출력 버퍼 출력 단자(OUT)가 접속된다. 한편, 전원 단자(Vcc)와 출력 버퍼 출력 단자(OUT) 사이에 풀업바 신호(PUb)에 따라 구동되는 제 3 PMOS 트랜지스터(P23)가 제 3 NMOS 트랜지스터(N23)와 병렬 접속된다.An output buffer 24 is connected between the output terminal Vout and the ground pin 22, the configuration of which is as follows. The first NMOS transistor N21 driven according to the voltage of the output terminal Vout receives the pull-up signal PU in which the pull-up bar signal PUb is inverted through the first inverter I21. It is applied to the gate terminal. The second NMOS transistor N22 driven according to the voltage of the output terminal Vout receives the pull-down signal PD in which the pull-down bar signal PDb is inverted through the second inverter I22 to the fourth NMOS transistor N24. It is applied to the gate terminal. The third and fourth NMOS transistors N23 and N24 are connected in series between the power supply terminal Vcc and the ground pin 22, and an output buffer output terminal OUT is connected therebetween. On the other hand, the third PMOS transistor P23 driven according to the pull-up bar signal PUb is connected in parallel with the third NMOS transistor N23 between the power supply terminal Vcc and the output buffer output terminal OUT.
상기한 바와 같이 구성되는 본 발명에 따른 출력 회로의 구동 방법을 설명하면 다음과 같다.The driving method of the output circuit according to the present invention configured as described above is as follows.
출력 전압(Vout)에 의해 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)가 턴온되면, 풀업바 신호(PUb)는 제 1 인버터(I21)에 의해 풀업 신호(PU)로 반전되어 제 1 NMOS 트랜지스터(N21)를 통해 제 3 NMOS 트랜지스터(N23)의 게이트 단자로 인가된다. 그리고, 풀다운바 신호(PDb)는 제 2 인버터(I22)를 통해 풀다운 신호(PD)로 반전되어 제 4 NMOS 트랜지스터(N24)의 게이트 단자로 인가된다. 풀업 신호(PU)에 의해 제 3 NMOS 트랜지스터(N23)가 턴온되고, 풀다운 신호(PD)에 의해 제 4 NMOS 트랜지스터(N24)가 턴온된다. 출력 버퍼(24)의 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)가 턴온되면서 갑자기 전류가 빠지는데, 이 전류에 의해 그라운드 바운싱이 발생하게 되고(A), 이 그라운드 바운싱에 의해 제 1 및 제 2 저항(R21 및 R22)에서 분배되는 전압을 바운싱시킨다(B). 제 1 및 제 2 저항(R21 및 R22)에 의해 분배된 전압이 바운싱되기 때문에 센스 증폭기(22)의 출력 신호도 바운싱된다(C). 이에 의해 제 1 PMOS 트랜지스터(P21)를 통해 제 1 노드(Q21)로 인가되는 전압도 바운싱이 증폭되어 출력된다(D). 그러나, 제 1 PMOS 트랜지스터(P21)를 통해 제 1 노드(Q21)로 인가된 전압은 출력 전압 조정 회로(23)에 의해 바운싱이 감소되어 출력된다 (E). 이에 의해 풀업 신호(PU) 및 풀다운 신호(PD)의 노이즈도 감소된다(F). 즉, 제 1 저항(R21)이 제 1 및 제 2 캐패시터(C21 및 C22)와 함께 노이즈를 감쇠시키는 필터 역할을 한다.When the first and second NMOS transistors N21 and N22 are turned on by the output voltage Vout, the pull-up bar signal PUb is inverted to the pull-up signal PU by the first inverter I21 and the first NMOS transistor is turned on. It is applied to the gate terminal of the third NMOS transistor N23 through N21. The pull-down bar signal PDb is inverted to the pull-down signal PD through the second inverter I22 and applied to the gate terminal of the fourth NMOS transistor N24. The third NMOS transistor N23 is turned on by the pull-up signal PU, and the fourth NMOS transistor N24 is turned on by the pull-down signal PD. When the third and fourth NMOS transistors N23 and N24 of the output buffer 24 are turned on, current suddenly disappears, and grounding occurs by the current (A), and the grounding and the first and second The voltage distributed across resistors R21 and R22 is bounced (B). Since the voltage divided by the first and second resistors R21 and R22 is bounced, the output signal of the sense amplifier 22 is also bounced (C). As a result, the voltage applied to the first node Q21 through the first PMOS transistor P21 is amplified and output to the bouncing (D). However, the voltage applied to the first node Q21 through the first PMOS transistor P21 is reduced by bounced by the output voltage adjusting circuit 23 and outputted (E). As a result, noise of the pull-up signal PU and the pull-down signal PD is also reduced (F). That is, the first resistor R21 serves as a filter to attenuate the noise together with the first and second capacitors C21 and C22.
그러나, 이러한 RC 지연 회로를 이용하면 결과적으로 출력 버퍼의 속도를 저하시키게 된다. 특히, 어드레스가 천이되는 경우 조정된 전압이 설정된 후 일정한 레벨을 유지하고 있어 별문제가 되지 않지만, 칩 인에이블 바 신호가 로우 상태로 토글될 때마다 조정된 전압 레벨를 다시 잡아야 하므로 속도 문제는 더욱 커지게 된다.However, using such RC delay circuits results in slowing the output buffer. In particular, if the address is shifted, the regulated voltage is maintained at a constant level after it is set. This is not a problem, but the speed problem is further increased because the adjusted voltage level must be retaken every time the chip enable bar signal is toggled low. do.
따라서, 이를 해결하기 위해 어드레스 신호나 칩 인에이블 바 신호가 토글될 때 5㎱ 정도의 펄스를 출력하는 어드레스 천이 검출 신호(ATD)를 이용하여 칩 인에이블 바 신호가 인에이블되는 순간에 제 2 PMOS 트랜지스터(P22)를 턴온시켜 출력 버퍼로 인가되는 출력 전압(Vout)을 일정한 레벨로 빨리 잡아주어 속도에 대한 문제를 해결한다.Therefore, to solve this problem, when the chip enable bar signal is enabled by using the address transition detection signal ATD, which outputs a pulse of about 5 ms when the address signal or the chip enable bar signal is toggled, the second PMOS is enabled. The transistor P22 is turned on to quickly set the output voltage Vout applied to the output buffer to a constant level, thereby solving the problem of speed.
상술한 바와 같이 본 발명에 의하면 출력 단자에 RC 지연 수단을 연결하여 출력 버퍼의 노이즈를 감소시키고, 어드레스 천이 검출 신호 또는 인에이블 바 신호에 따라 구동되는 PMOS 트랜지스터를 저항과 병렬로 연결함으로써 RC 지연 수단에 의한 칩 전체의 속도 저하를 방지할 수 있다.As described above, according to the present invention, RC delay means is connected to an output terminal to reduce noise of the output buffer, and RC delay means is connected in parallel with a resistor connected to a PMOS transistor driven according to an address transition detection signal or an enable bar signal. Speed reduction of the entire chip due to this can be prevented.
도 1은 종래의 출력 버퍼를 포함하는 출력 회로도.1 is an output circuit diagram including a conventional output buffer.
도 2는 본 발명에 따른 출력 전압 조정 회로와 출력 버퍼를 포함하는 출력 회로도.2 is an output circuit diagram including an output voltage adjusting circuit and an output buffer according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 및 21 : 센스 증폭기 12 및 22 : 접지 핀11 and 21: sense amplifiers 12 and 22: ground pin
13 및 24 : 출력 버퍼 23 : 출력 전압 조정 회로13 and 24: output buffer 23: output voltage adjustment circuit
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003221A (en) * | 1995-06-22 | 1997-01-28 | 김광호 | Time delay circuit of semiconductor memory device |
| KR0171056B1 (en) * | 1993-11-23 | 1999-02-01 | 문정환 | Delay circuit of power supply of semiconductor memory device |
| KR19990071109A (en) * | 1998-02-27 | 1999-09-15 | 구본준 | Internal signal delay circuit of the memory device |
| JP2000022510A (en) * | 1998-07-06 | 2000-01-21 | Toshiba Corp | Rc delay circuit |
-
2000
- 2000-12-29 KR KR10-2000-0085174A patent/KR100500419B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0171056B1 (en) * | 1993-11-23 | 1999-02-01 | 문정환 | Delay circuit of power supply of semiconductor memory device |
| KR970003221A (en) * | 1995-06-22 | 1997-01-28 | 김광호 | Time delay circuit of semiconductor memory device |
| KR19990071109A (en) * | 1998-02-27 | 1999-09-15 | 구본준 | Internal signal delay circuit of the memory device |
| JP2000022510A (en) * | 1998-07-06 | 2000-01-21 | Toshiba Corp | Rc delay circuit |
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