KR100496556B1 - Active matrix liquid crystal display and method of making the same - Google Patents
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Abstract
본 발명에서는 메탈 라인과 투명 픽셀 전극 사이의 단락을 방지하기 위한 TFT LCD와 그의 제조방법을 제공한다. 절연층이 접촉창의 형성을 위한 교차 지역을 제외하고 전체 메탈층을 덮기 위해 제공된다. 다음, 투명 전도성 층이 픽셀 전극과 인터커넥션 라인을 형성하기 위해 제공된다. 그리하여, 투명 전도성층이 깨끗하게 에칭되지 않아 잔여물이 남아 있는 경우라도, 그 잔여물은 메탈라인과 투명 픽셀 전극 사이에서 단락을 일으키지 않을 것이다. 또한 제조 수율도 증대될 것이다. 더우기, 제 2 메탈층이 인터커넥션 라인의 저항을 감소시키기 위해 투명 전도성층 아래에 증착된다.The present invention provides a TFT LCD and a manufacturing method thereof for preventing a short circuit between a metal line and a transparent pixel electrode. An insulating layer is provided to cover the entire metal layer except for the intersecting areas for the formation of contact windows. Next, a transparent conductive layer is provided to form the interconnection line with the pixel electrode. Thus, even if the transparent conductive layer is not etched cleanly and residue remains, the residue will not cause a short circuit between the metal line and the transparent pixel electrode. The production yield will also be increased. Moreover, a second metal layer is deposited under the transparent conductive layer to reduce the resistance of the interconnection line.
Description
본 발명은 액정 디스플레이(LCD)를 제조하는 방법에 관한 것으로, 보다 상세하게는 픽셀 전극(pixel electrodes)과 메탈 라인(metal lines) 사이의 단락(short circuit)을 효과적으로 방지할 수 있는 액정 디스플레이의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a liquid crystal display (LCD), and more particularly to manufacturing a liquid crystal display capable of effectively preventing short circuits between pixel electrodes and metal lines. It is about a method.
박막 트랜지스터(TFT) LCD를 제조하기 위한 종래의 방법은 통상 6∼9번의 포토리소그래피 단계를 거친다. 미국특허 제5,346,833호에는 수율을 높이고 비용을 줄이기 위해 단지 3번의 포토리소그래피 단계가 요구되는, 단순화된 TFT LCD 제조방법이 개시되어 있다. 도 1에 상기 제5,346,833호의 방법이 나타나 있다. 제 1 마스크가 유리 기판 위에 메탈 라인을 형성하기 위해 제공된다. 제 1 제조공정은 유리 기판위에 메탈층을 증착시키는 단계와 스캔 라인(scan line, 100)과 데이타 라인(data line, 100′)을 패터닝하기 위해 종래의 포토리소그래피법을 사용하는 단계를 포함한다.Conventional methods for manufacturing thin film transistor (TFT) LCDs typically undergo six to nine photolithography steps. U. S. Patent No. 5,346, 833 discloses a simplified TFT LCD fabrication process that requires only three photolithography steps to increase yield and reduce cost. The method of No. 5,346,833 is shown in FIG. A first mask is provided to form metal lines on the glass substrate. The first manufacturing process includes depositing a metal layer on a glass substrate and using conventional photolithography to pattern scan lines 100 and data lines 100 '.
제 2 마스크는 TFT 메사(TFT mesa)를 절연하기 위해서 제공된다. 제 2 제조공정은 절연층(isolating layer), 비정질 반도체층(amorphous semiconductor layer) 및 고농도로 도핑된 반도체층(heavily-doped semiconductor layer)을 메탈층위에 연속적으로 증착시키는 단계와 소스 지역(source area, 101), 드레인 지역(drain area, 102) 및 채널(channel, 103)을 각각 형성하기 위해 TFT 메사를 에칭하는 종래 리소그래피방법을 사용하는 단계를 포함한다.The second mask is provided to insulate the TFT mesa. The second manufacturing process comprises the steps of successively depositing an insulating layer, an amorphous semiconductor layer, and a heavily-doped semiconductor layer over a metal layer and a source area. 101, using a conventional lithographic method of etching TFT mesas to form a drain area 102 and a channel 103, respectively.
제 3 마스크는 픽셀 전극을 패터닝하기 위해 제공된다. 제 3 제조공정은 투명 전도성 층을 증착하는 단계와 픽셀 전극(104), 데이타 라인(100′)의 인터커넥션 라인(interconnection line, 106) 및 드레인 전극(105)를 동시에 패터닝하기 위해 종래의 포토리소그래피 방법을 사용하는 단계를 포함한다.A third mask is provided for patterning the pixel electrode. A third fabrication process is conventional photolithography for depositing a transparent conductive layer and simultaneously patterning the pixel electrode 104, the interconnection line 106 of the data line 100 ′, and the drain electrode 105. Using the method.
그러나 상기 제5,346,833호의 방법은 절연층이 데이타 라인(100′)과 스캔 라인(100)의 교차점에만 형성되는 문제가 있다. 투명 전도성층이 증착되어 에칭된 후, 그 투명 전도성층이 깨끗하게 에칭되어 있지 않으면 픽셀 전극(104)와 메탈 라인 사이에서 단락을 일으키기 쉽다. 특히 단락 문제는 픽셀 전극의 작용에 영향을 미쳐서 필연적으로 TTF LCD의 생산율을 감소시킨다.However, the method of 5,346,833 has a problem that the insulating layer is formed only at the intersection of the data line 100 'and the scan line 100. After the transparent conductive layer is deposited and etched, a short circuit is likely to occur between the pixel electrode 104 and the metal line unless the transparent conductive layer is cleanly etched. The short circuit problem, in particular, affects the action of the pixel electrode, which inevitably reduces the production rate of the TTF LCD.
더우기 데이타 라인(100′)은 통상 투명전극층에 의해 형성되는 인터커넥션 라인(106)에 의해 결합된다. 투명 전도성층은 통상 메탈 라인보다 높은 저항을 갖는 인듐 틴 옥사이드(Indium Tin Oxide(ITO))로 형성되기 때문에, 데이타 라인(100′)의 전체 저항은 증가될 것이다. 그 결과로서 LCD의 그레이 스케일(gray scale)의 중대한 질적 저하를 일으킬 것이다.Furthermore, the data lines 100 'are typically joined by interconnection lines 106 formed by transparent electrode layers. Since the transparent conductive layer is usually formed of Indium Tin Oxide (ITO) having a higher resistance than the metal line, the overall resistance of the data line 100 'will be increased. The result would be a significant qualitative degradation of the gray scale of the LCD.
따라서 본 발명의 목적은 투명 전극층이 깨끗하게 에칭되지 않은 경우에도 메탈 라인과 픽셀 전극사이에서 발생하는 단락을 방지할 수 있는 TFT LCD와 그의 제조방법을 제공하는 것이다.It is therefore an object of the present invention to provide a TFT LCD and a method of manufacturing the same, which can prevent a short circuit occurring between a metal line and a pixel electrode even when the transparent electrode layer is not etched cleanly.
본 발명의 다른 목적은 인터커넥션 라인 아래에 제 2 메탈층을 형성함에 의해 인터커넥션 라인의 저항을 감소시킬 수 있는 TFT LCD 및 그의 제조방법을 제공하는 것이다.It is another object of the present invention to provide a TFT LCD and a method for manufacturing the same, which can reduce the resistance of the interconnection line by forming a second metal layer under the interconnection line.
즉, 본 발명의 방법은 That is, the method of the present invention
(a) 투명 기판위에 메탈층을 증착시키는 단계;(a) depositing a metal layer on the transparent substrate;
(b) 제 1 마스크를 사용하여 다수개의 수직 메탈 라인과 상기 수직 메탈라인과 만나지 않는 다수개의 수평 메탈 라인을 패터닝하는 단계;(b) patterning the plurality of vertical metal lines and the plurality of horizontal metal lines that do not meet the vertical metal lines using a first mask;
(c) 상기 투명기판위에 절연층, 비정질 반도체층 및 고농도로 도핑된 반도체층을 연속적으로 증착시키는 단계;(c) continuously depositing an insulating layer, an amorphous semiconductor layer, and a heavily doped semiconductor layer on the transparent substrate;
(d) 제 2 마스크를 사용하여 상기 절연층, 비정질 반도체층 및 고농도로 도핑된 반도체층을 상기 다수개의 수직 메탈 라인 및 다수개의 수평 메탈 라인을 커버하고, 메탈라인의 비연결된 말단 부근에 다수개의 접촉창(contact windows)을 남겨놓는 패턴으로 패터닝하는 단계;(d) a second mask is used to cover the plurality of vertical metal lines and the plurality of horizontal metal lines with the insulating layer, the amorphous semiconductor layer, and the heavily doped semiconductor layer, and a plurality of near the unconnected ends of the metal lines. Patterning in a pattern that leaves contact windows;
(e) 상기 고농도로 도핑된 반도체층, 비정질 반도체층 및 절연층을 에칭하는 단계;(e) etching the heavily doped semiconductor layer, amorphous semiconductor layer, and insulating layer;
(f) 상기 투명 기판위에 투명 전도성층을 증착시키는 단계;(f) depositing a transparent conductive layer on the transparent substrate;
(g) 제 3 마스크를 사용하여 픽셀 전극 및 접촉창을 통해 비연결된 메탈 라인을 연결하기 위한 인터커넥션 라인으로 패터닝하는 단계;(g) patterning into interconnection lines for connecting unconnected metal lines through the pixel electrode and the contact window using a third mask;
(h) 상기 투명성 전도성층 및 고농도로 도핑된 반도체층을 에칭하는 단계;(h) etching the transparent conductive layer and the heavily doped semiconductor layer;
(i) 상기 투명 기판위에 패시베이션층(passivation layer)을 증착시키는 단계;(i) depositing a passivation layer on the transparent substrate;
(j) 제 4 마스크를 사용하여 상기 패시베이션층을 패시베이션 지역(passivation area)로 패터닝하는 단계; 및(j) patterning the passivation layer into a passivation area using a fourth mask; And
(k) 상기 패시베이션층 및 비정질 반도체층을 에칭하는 단계를 포함한다.(k) etching the passivation layer and the amorphous semiconductor layer.
본 발명의 제 1 실시예에 따라, 4번의 포토리소그라피 단계를 사용하여 TFT LCD를 제조하는 방법이 개시된다. 상기 방법은 도 2 내지 8을 참조하여 설명된다.According to a first embodiment of the present invention, a method of manufacturing a TFT LCD using four photolithography steps is disclosed. The method is described with reference to FIGS. 2 to 8.
제 1 제조공정은 하기 단계를 포함한다. 첫째, 투명 기판위에 알루미늄(Al) 또는 크로뮴(Cr)과 같은 물질을 사용하여 메탈층(10)을 증착시킨다. 두번째, 도 2b에서 예시된 마스크를 사용하여 메탈층(10)을 도 2a에서 나타나는 구조와 같이 패터닝한다. 세번째, 포토레지스트를 제거한다. 도 2a는 데이타 라인(21)과 스캔 라인(20)의 교차 지역의 평면을 나타낸다. 본 실시예에서는 교차 지역에서 데이타 라인(21)이 연결되지 않는 것으로 이해되어야 한다. 비연결된 스캔 라인(20)을 형성하는 것도 가능하다.The first manufacturing process includes the following steps. First, the metal layer 10 is deposited on a transparent substrate using a material such as aluminum (Al) or chromium (Cr). Second, the metal layer 10 is patterned as shown in FIG. 2A using the mask illustrated in FIG. 2B. Third, the photoresist is removed. 2A shows the plane of the intersection of the data line 21 and the scan line 20. It should be understood that in the present embodiment, the data line 21 is not connected at the intersection area. It is also possible to form unconnected scan lines 20.
제 2 제조공정은 하기 단계를 포함하다. 첫째, 절연층(11), 비정질 반도체층(12) 및 고농도로 도핑된 반도체층(13)을 투명 기판위에 연속적으로 증착시킨다. 상기 절연층(11)은 질화 실리콘(SiN)에 의해서 형성될 수 있다. 비정질 반도체층(13)은 비정질 실리콘(amorhpous silicon, α-Si)에 의해 형성될 수 있다. 고농도로 도핑된 반도체층은 고농도로 도핑된 실리콘(heavily-doped silicon, n+Si)에 의해서 형성될 수 있다. 두번째, 데이타 라인(21)의 비연결된 말단에 접촉창을 형성하기 위해 도 3b에 예시된 마스크를 사용한다. 세번째, 고농도로 도핑된 반도체층(13), 비정질 반도체층(12) 및 절연층(11)을 에칭한다. 마지막으로, 포토레지스트를 제거한다. 형성된 구조는 도 3a에 예시된다. 도 3b의 마스크는 스캔 라인(20)과 데이타 라인(21)의 지역을 커버함으로서 교차 지역 근처에 접촉창(24)를 형성한다. 상기 마스크는 또한 소스 전극 지역(31)과 드레인 전극 지역(32)을 연결시키기 위해서 스캔 라인(20)의 교차지역 근처에 채널(22)을 형성시킨다.The second manufacturing process includes the following steps. First, the insulating layer 11, the amorphous semiconductor layer 12, and the heavily doped semiconductor layer 13 are successively deposited on a transparent substrate. The insulating layer 11 may be formed of silicon nitride (SiN). The amorphous semiconductor layer 13 may be formed of amorphous silicon (a-Si). The heavily doped semiconductor layer may be formed by heavily doped silicon (n + Si). Second, the mask illustrated in FIG. 3B is used to form a contact window at the unconnected end of the data line 21. Third, the heavily doped semiconductor layer 13, amorphous semiconductor layer 12, and insulating layer 11 are etched. Finally, the photoresist is removed. The formed structure is illustrated in FIG. 3A. The mask of FIG. 3B covers the area of scan line 20 and data line 21 to form contact window 24 near the intersection area. The mask also forms a channel 22 near the intersection of the scan line 20 to connect the source electrode region 31 and the drain electrode region 32.
제 3 제조공정은 하기 단계를 포함하다. 첫째, 인듐 틴 옥사이드(ITO)와 같은 투명 전도성층(15)을 상기 투명 기판위에 증착시킨다. 둘째, 두 접촉창(24)를 통하여 데이타 라인(21)을 연결하기 위한 인터커텍션 라인(42)을 형성하기 위해 도 4에서 예시된 마스크를 사용한다. 세번째, 투명 전도성층(15)과 고농도로 도핑된 반도체층(13)을 에칭한다. 마지막으로 포토레지스트를 제거한다. 형성된 구조는 도 4a에서 예시된다. 도 4b의 마스크는 인터커넥션 라인(42), 픽셀 전극(40) 및 픽셀 전극(40)으로부터 확장된 드레인 전극(41)을 형성시킨다. 상기 인터커넥션 라인(42)은 소스 전극 지역(31)에 접촉창(24)를 통하여 데이타 라인(21)을 결합하기 위해 형성된다. 그 이외에, 드레인 전극(41)은 드레인 전극 지역(32)에 형성된다.The third manufacturing process includes the following steps. First, a transparent conductive layer 15 such as indium tin oxide (ITO) is deposited on the transparent substrate. Second, the mask illustrated in FIG. 4 is used to form an interconnection line 42 for connecting the data line 21 through two contact windows 24. Third, the transparent conductive layer 15 and the highly doped semiconductor layer 13 are etched. Finally remove the photoresist. The formed structure is illustrated in FIG. 4A. The mask of FIG. 4B forms interconnection line 42, pixel electrode 40 and drain electrode 41 extending from pixel electrode 40. The interconnect line 42 is formed to couple the data line 21 through the contact window 24 to the source electrode region 31. In addition, the drain electrode 41 is formed in the drain electrode region 32.
제 4 제조공정은 하기 단계를 포함한다. 첫째, 상기 투명 기판위에 페시베이션층(16)을 증착시킨다. 두번째, 도 5a에서 예시된 대로 TFT 메사를 위한 페시베이션 지역을 형성하기 위해 마스크를 사용한다. 세번째, 페시베이션층(16)과 비정질 반도체층(12)를 에칭한다. 마지막으로, 포토레지스트를 제거한다.The fourth manufacturing process includes the following steps. First, a passivation layer 16 is deposited on the transparent substrate. Second, a mask is used to form the passivation area for the TFT mesa as illustrated in FIG. 5A. Third, the passivation layer 16 and the amorphous semiconductor layer 12 are etched. Finally, the photoresist is removed.
도 6A 내지 도 6D와 도 7A 내지 도 7D를 참조하여 본 발명의 제 1 실시예에 따른 TFT LCD를 제조하는 방법을 설명한다. 도 6A 내지 6D는 각 제조공정 후 형성된 구조를 설명하기 위한, A-B선에 따른 채널(22)의 단면도를 나타낸다. 도 7A 내지 7D는 각 제조공정 후 형성된 구조의 C-D-E-F 라인에 따른, 다시말해 데이타 라인(21), 스캔 라인(20), 드레인 전극(41) 및 픽셀 전극(40)에 따른 단면도를 나타낸다. A method of manufacturing a TFT LCD according to a first embodiment of the present invention will be described with reference to FIGS. 6A to 6D and 7A to 7D. 6A-6D show cross-sectional views of channels 22 along line A-B to illustrate the structures formed after each fabrication process. 7A to 7D show cross-sectional views of the C-D-E-F line of the structure formed after each fabrication process, that is, the data line 21, the scan line 20, the drain electrode 41 and the pixel electrode 40.
도 6A에 나타난 바와 같이, 제 1 제조공정 후에는 채널(22) 위에 단지 금속층만이 형성되어 있다. 도 7A에서 나타난 바와 같이, 데이타 라인(21)과 스캔 라인(20) 사이에 간격이 형성되어 있다. 다시 말해, 데이타 라인(21)과 스캔 라인(20)은 교차 지역에서 연결되어 있지 않다.As shown in FIG. 6A, only a metal layer is formed on the channel 22 after the first fabrication process. As shown in FIG. 7A, a gap is formed between the data line 21 and the scan line 20. In other words, the data line 21 and the scan line 20 are not connected at the intersection area.
제 2 제조공정 후, 도 6B에서 나타난 바와 같이 절연층(11), 비정질 반도체층(12) 및 고농도로 도핑된 반도체층(13)은 채널(22)위에 형성되어 있다. 절연층(11), 비정질 반도체층 및 고농도로 도핑된 반도체층(13)의 폭은 빛의 입사를 방지하기 위한 메탈층(10)의 장점을 취할 수 있도록, 메탈층(10)의 폭보다 점차적으로 좁아지도록 만들어졌다. 동시에 도 7B에서 나타난 대로, 절연층(11), 비정질 반도체층(12) 및 고농도로 도핑된 반도체층(13)은 데이타 라인(21)과 스캔 라인(20)위에 형성되어 있다. 또한 접촉창(24)은 데이타 라인(21)에 형성되어 있다.After the second fabrication process, as shown in FIG. 6B, the insulating layer 11, the amorphous semiconductor layer 12, and the heavily doped semiconductor layer 13 are formed on the channel 22. The widths of the insulating layer 11, the amorphous semiconductor layer, and the heavily doped semiconductor layer 13 are gradually greater than the width of the metal layer 10, so as to take advantage of the metal layer 10 to prevent incidence of light. Made to narrow. At the same time, as shown in FIG. 7B, the insulating layer 11, the amorphous semiconductor layer 12, and the heavily doped semiconductor layer 13 are formed on the data line 21 and the scan line 20. In addition, the contact window 24 is formed in the data line 21.
제 3 제조공정 후, 형성된 구조는 도 6C와 같이 나타난다. 투명 전도성층(15)이 채널(22)의 반대편에 형성되어 있다. 한편으로 도 7C에서 나타난 바와 같이, 인터커넥션 라인(42)은 스캔 라인(20)을 가로질러서 데이타 라인(21)을 연결시키기 위해 투명 전도성층(15)에 형성되어 있다. 또한 드레인 전극(41)이 스캔 라인(20)위에 형성되어 있다. 더우기, 인터커넥션 라인(42)와 드레인 전극(41) 사이에 간격이 형성된다. 또한 이 공정동안, 투명 전도성층(15)에 의해 커버되지 않은 부분의 고농도로 도핑된 반도체층(13)은 도 7C의 15′지역에서 보여진 바와 같이 반드시 에칭되어야 한다. After the third manufacturing process, the formed structure is shown in Fig. 6C. A transparent conductive layer 15 is formed on the opposite side of the channel 22. On the other hand, as shown in FIG. 7C, an interconnection line 42 is formed in the transparent conductive layer 15 to connect the data line 21 across the scan line 20. A drain electrode 41 is also formed on the scan line 20. Furthermore, a gap is formed between the interconnection line 42 and the drain electrode 41. Also during this process, the heavily doped semiconductor layer 13 of the portion not covered by the transparent conductive layer 15 must be etched, as shown in area 15 'of FIG. 7C.
제 4 제조공정 후, 형성된 구조는 도 6D에서 나타난 바와 같이 페시베이션층(16)이 채널(22)위에 형성되어 있다. 반면, 도 7D에서 나타난 바와 같이 페시베이션층(16)은 또한 인터커넥션 라인(42)와 드레인 전극(41)위에 형성되어 있다. 이 공정 동안, 페시베이션층(16)에 의해서 커버되지 않는 부분의 비정질 반도체층(12)은 도 7D의 16'지역에서 나타난 바와 같이 TFT를 형성하기 위해 반드시 에칭되어야 한다.After the fourth fabrication process, the formed structure has a passivation layer 16 formed on the channel 22 as shown in FIG. 6D. On the other hand, the passivation layer 16 is also formed over the interconnection line 42 and the drain electrode 41 as shown in FIG. 7D. During this process, the amorphous semiconductor layer 12 of the portion not covered by the passivation layer 16 must be etched to form the TFT as shown in the 16 'region of FIG. 7D.
도 8A 내지 8D는 각 제조공정 후의 도 5b의 G-H 라인에 따른 단면도를 나타낸다. 도 8A에서 나타난 대로, 제 1 제조공정 후 금속층(10)이 투명 기판위에 형성되어 있다. 다음으로 제 2 제조공정 후에 절연층(11), 비정질 반도체층(12) 및 고농도로 도핑된 반도체층(13)이 형성되어 있다. 상기 절연층(11)은 도 8B에서 나타난 대로 데이타 라인(21)과 스캔 라인(20) 전체와 오버랩되도록 형성되어 있다. 도 8C에서 보여지듯이 제 3 제조공정 후 투명 전도성층(15)이 형성되고 중프된 반도체층(13)이 에칭된다. 도 8D에 나타난 바와 같이 제 4 제조공정 후 페시베이션층(16)이 형성되고 다음으로 비정질 반도체층(12)이 에칭된다. 그리하여 데이타 라인(21)과 스캔 라인(20)은 모두 절연층(11)에 의해 커버되어, 투명 전도성층(15)의 잔여물이 에칭단계 중 데이타 라인(21) 또는 스캔 라인(20)에 남아 있는 경우에도 절연된다. 따라서 절연층(11)로 인하여 데이타 라인(21)(또는 스캔 라인)과 픽셀 전극(40) 사이의 단락은 발생하지 않을 것이다. 결국, 상기 제조공정에서 남아있는 투명 전도성층(15)의 잔여물은 금속층(10)에 직접 접촉할 수 없다. 따라서 본 발명에 의한 LCD 및 제조방법은 생산 수율을 증진시킨다.8A to 8D show cross-sectional views along the G-H line of FIG. 5B after each manufacturing process. As shown in FIG. 8A, a metal layer 10 is formed on the transparent substrate after the first fabrication process. Next, the insulating layer 11, the amorphous semiconductor layer 12, and the highly doped semiconductor layer 13 are formed after the second manufacturing process. The insulating layer 11 is formed to overlap the entire data line 21 and the scan line 20 as shown in FIG. 8B. As shown in FIG. 8C, after the third fabrication process, the transparent conductive layer 15 is formed and the doped semiconductor layer 13 is etched. As shown in FIG. 8D, the passivation layer 16 is formed after the fourth fabrication process, and then the amorphous semiconductor layer 12 is etched. Thus, both the data line 21 and the scan line 20 are covered by the insulating layer 11 so that the residue of the transparent conductive layer 15 remains in the data line 21 or the scan line 20 during the etching step. It is insulated even if present. Therefore, a short circuit between the data line 21 (or the scan line) and the pixel electrode 40 will not occur due to the insulating layer 11. As a result, the residue of the transparent conductive layer 15 remaining in the manufacturing process cannot directly contact the metal layer 10. Therefore, the LCD and manufacturing method according to the present invention enhance the production yield.
도 9A 내지 9D 및 도 10A 내지 10D에서는 제 2 제조공정 동안 제 2 금속층(14)이 고농도로 도핑된 반도체층(13)위에 부가적으로 형성되는 것을 보여준다. 또한, 제 3 제조공정동안, 상기 제 2 금속층(14)은 에칭되어 없어진다. 상기 제 2 금속층(14)을 더하는 목적은 인터커넥션 라인(42)의 저항을 감소시키기 위해 인터커넥션 라인(42)과 접촉하는 것이다.9A-9D and 10A-10D show that the second metal layer 14 is additionally formed on the heavily doped semiconductor layer 13 during the second fabrication process. In addition, during the third manufacturing process, the second metal layer 14 is etched away. The purpose of adding the second metal layer 14 is to contact the interconnect line 42 to reduce the resistance of the interconnect line 42.
본 발명의 제 2 실시예는 제 1 실시예와 유사하다. 그 차이는 TFT의 레이아웃의 차이에 있다. 상기 제 2 실시예의 제 1 제조공정은 제 1 실시예의 제 1 제조공정과 같다. 따라서 보다 상세하게는 도 2a 및 2b를 참조한다.The second embodiment of the present invention is similar to the first embodiment. The difference lies in the difference in the layout of the TFTs. The first manufacturing process of the second embodiment is the same as the first manufacturing process of the first embodiment. Thus, reference is made in detail to FIGS. 2A and 2B.
제 2 제조공정은 하기 단계를 포함한다. 첫째, 투명 기판위에 절연층(11), 비정질 반도체층(12) 및 중 도프된 반도체층(13)을 연속적으로 증착시킨다. 둘째, 도 11b에 나타난 마스크를 사용하여 도 11a와 같이 나타나는 패턴을 형성한다. 세번째, 고농도로 도핑된 반도체층(13), 비정질 반도체층(12) 및 절연층(11)을 에칭한다. 마지막으로, 포토레지스트를 제거한다. 도 11b에서 예시된 마스크는 스캔 라인(20) 및 데이타 라인(21)을 커버하는 패턴을 정의하고, 데이타 라인(21)의 말단 부분에서 접촉창(24)을 형성한다.The second manufacturing process includes the following steps. First, the insulating layer 11, the amorphous semiconductor layer 12, and the heavily doped semiconductor layer 13 are successively deposited on the transparent substrate. Second, the pattern shown in FIG. 11A is formed using the mask shown in FIG. 11B. Third, the heavily doped semiconductor layer 13, amorphous semiconductor layer 12, and insulating layer 11 are etched. Finally, the photoresist is removed. The mask illustrated in FIG. 11B defines a pattern covering the scan line 20 and the data line 21 and forms a contact window 24 at the distal end of the data line 21.
제 3 제조공정은 하기 단계를 포함한다. 첫째, 상기 투명기판위에 투명 전도성층(15)를 증착시킨다. 둘째, 도 12b에서 나타난 마스크를 사용하여 도 12a와 같이 나타나는 구조를 형성한다. 세번째, 상기 투명전도성층(15)와 고농도로 도핑된 반도체층(13)을 에칭한다. 마지막으로, 포토레지스트를 제거한다. 이 공정 다음에 형성된 구조는 픽셀 전극(40), 픽셀 전극(40)에서 확장되는 드레인 전극(41′), 인터커넥션 라인(42) 및 인터커넥션 라인(42)에서 확장된 소스 전극(31′)과 소스 전극(31′)과 드레인 전극(41′) 사이에 형성된 채널 (22′)을 포함한다. 상기 인터커넥션 라인(42)는 데이타 라인(21)을 접촉창을 통하여 결합시키기 위해 스캔 라인(20)을 가로지른다.The third manufacturing process includes the following steps. First, the transparent conductive layer 15 is deposited on the transparent substrate. Second, using the mask shown in Figure 12b to form a structure shown in Figure 12a. Third, the transparent conductive layer 15 and the highly doped semiconductor layer 13 are etched. Finally, the photoresist is removed. The structure formed following this process is the pixel electrode 40, the drain electrode 41 'extending from the pixel electrode 40, the interconnection line 42 and the source electrode 31' extending from the interconnection line 42. And a channel 22 'formed between the source electrode 31' and the drain electrode 41 '. The interconnect line 42 crosses the scan line 20 to couple the data line 21 through the contact window.
제 4 제조공정은 하기 단계를 포함한다. 첫째, 투명기판위에 페시베이션층(16)을 형성한다. 둘째, 도 13b에서 나타난 마스크를 사용하여 도 13a에서 나타난 바와 같은 구조를 형성한다. 셋째, 페시베이션층(16)과 비정질 반도체층(12)를 에칭한다. 마지막으로, 포토레지스트를 제거한다. 이 공정후 형성된 구조는 인터커넥션 라인(42)을 오버랩하는 제 1 페시베이션 지역(51)과 드레인 전극(41′)와 소스 전극(31′)을 오버랩하는 제 2 페시베이션 지역을 포함한다.The fourth manufacturing process includes the following steps. First, the passivation layer 16 is formed on the transparent substrate. Second, using the mask shown in Figure 13b to form a structure as shown in Figure 13a. Third, the passivation layer 16 and the amorphous semiconductor layer 12 are etched. Finally, the photoresist is removed. The structure formed after this process includes a first passivation region 51 overlapping the interconnection line 42 and a second passivation region overlapping the drain electrode 41 'and the source electrode 31'.
도 14A 내지 14D 및 도 15A 내지 15D를 참조하여 제 2 실시예의 제조방법을 설명한다. 도 14A 내지 14D는 각 제조단계 후에 도 13a의 M-N선에 따른 구조의 단면도를 나타낸다. 도 15A 내지 15D는 각 제조공정 후에 형성된 도 13a의 I-J선에 따른 구조의 단면도를 설명한다.The manufacturing method of the second embodiment will be described with reference to FIGS. 14A to 14D and 15A to 15D. 14A-14D show cross-sectional views of the structure along line M-N in FIG. 13A after each fabrication step. 15A to 15D illustrate cross-sectional views of the structure along line I-J in FIG. 13A formed after each manufacturing process.
또한 투명 전도성층(15)에 의해 형성된 인터커넥션 라인(42)의 저항성을 감소시키기 위해, 제 2 메탈층이 고농도로 도핑된 반도체층(13)에 형성될 수 있다.Also, in order to reduce the resistance of the interconnection line 42 formed by the transparent conductive layer 15, a second metal layer may be formed in the heavily doped semiconductor layer 13.
본 발명의 제 1 및 제 2 실시예에 따라, 데이타 라인 및 스캔 라인은 절연층에 의해 완전히 커버된다. 그 결과로서, 단락의 발생은 투명 전도성층의 잔여물이 우연히 상기 제조공정에서 남아 있는 경우에도 방지될 수 있다. 또한, 부가적인 금속층이 고농도로 도핑된 반도체층과 투명 전도성층 사이에 증착될 수 있다. 제 2 금속층과 투명 전도성층을 결합하는 것에 의해 인터커넥션 라인의 저항은 더욱 감소될 수 있다. According to the first and second embodiments of the present invention, the data lines and the scan lines are completely covered by an insulating layer. As a result, occurrence of a short circuit can be prevented even if a residue of the transparent conductive layer accidentally remains in the manufacturing process. In addition, an additional metal layer may be deposited between the heavily doped semiconductor layer and the transparent conductive layer. By combining the second metal layer and the transparent conductive layer, the resistance of the interconnection line can be further reduced.
여기에 설명된 구조에 대응하는 다양한 대체물이 본 발명의 실시에 채용될 수 있다. 본 발명은 하기의 청구항에 의해서 정의되고, 청구항과 그 균등물의 범위에 속하는 구조에 의해 커버되어 진다.Various alternatives corresponding to the structures described herein may be employed in the practice of the present invention. The invention is defined by the following claims and is covered by the structures that fall within the scope of the claims and their equivalents.
상기와 같은 본 발명에 의한 TFT LCD 및 그의 제조방법에 의해 투명 전극층이 깨끗하게 에칭되지 않은 경우에도 메탈 라인과 픽셀 전극사이에서 발생하는 단락을 방지할 수 있고, 인터커넥션 라인 아래에 제 2 메탈층을 형성함에 의해 인터커넥션 라인의 저항을 감소시킬 수 있도록 한다.By the TFT LCD according to the present invention as described above and a method of manufacturing the same, a short circuit occurring between the metal line and the pixel electrode can be prevented even when the transparent electrode layer is not etched cleanly. The formation makes it possible to reduce the resistance of the interconnection line.
이러한 본 발명의 목적과 잇점은 하기의 설명과 도면에 의해 더욱 명백해질 것이다.These objects and advantages of the present invention will become more apparent from the following description and drawings.
도 1은 종래의 TFT LCD의 구조를 나타내는 개략도,1 is a schematic view showing the structure of a conventional TFT LCD,
도 2a는 도 2b에 예시된 제 1 마스크에 의해 형성된 구조를 나타내는 개략도,FIG. 2A is a schematic diagram showing a structure formed by the first mask illustrated in FIG. 2B;
도 3a는 도 3b에 예시된 제 2 마스크에 의해 형성된 구조를 나타내는 개략도,3A is a schematic diagram showing a structure formed by a second mask illustrated in FIG. 3B;
도 4a는 도 4b에 예시된 제 3 마스크에 의해 형성된 구조를 나타내는 개략도,4A is a schematic diagram showing a structure formed by a third mask illustrated in FIG. 4B;
도 5a는 본 발명의 제 1 실시예에 따른, 제 4 마스크에 의해 형성된 구조를 나타내는 개략도,5A is a schematic view showing a structure formed by a fourth mask according to the first embodiment of the present invention;
도 5b는 본 발명의 제1실시예에 따른, 투명 전도성층의 잔류부분(residual)을 포함하고 있는 구조를 나타내는 개략도,5B is a schematic diagram showing a structure including a residual of a transparent conductive layer according to the first embodiment of the present invention;
도 6A 내지 6D는 도 5a의 A-B선에 따른 구조를 개략적으로 나타내는 단면도,6A to 6D are cross-sectional views schematically showing a structure along the line A-B in FIG. 5A,
도 7A 내지 7D는 도 5a의 C-D-E-F선에 따른 구조를 개략적으로 나타내는 단면도,7A to 7D are cross-sectional views schematically showing a structure along the line C-D-E-F in FIG. 5A,
도 8A 내지 8D는 도 5b의 G-H선에 따른 구조를 개략적으로 나타내는 단면도,8A to 8D are cross-sectional views schematically showing a structure along the line G-H in FIG. 5B;
도 9A 내지 9D는 고농도로 도핑된 반도체층 위에 특별히 부가적인 제 2 메탈층을 가지는 경우, 도 5a의 A-B선에 따른 구조를 개략적으로 나타내는 단면도,9A to 9D are cross-sectional views schematically showing the structure according to line A-B of FIG. 5A when having a particularly additional second metal layer over a heavily doped semiconductor layer;
도 10A 내지 10D는 고농도로 도핑된 반도체층 위에 특별히 부가적인 제 2 메탈층을 가지는 경우, 도 5a의 C-D-E-F선에 따른 구조를 개략적으로 나타내는 단면도,10A to 10D are cross-sectional views schematically showing the structure according to the C-D-E-F line of FIG. 5A when having a particularly additional second metal layer on the heavily doped semiconductor layer;
도 11a는 본 발명의 제 2 실시예에 따른, 도 11b에서 예시되어진 제 2 마스크에 의해 형성된 구조를 나타내는 개략도,FIG. 11A is a schematic diagram showing a structure formed by a second mask illustrated in FIG. 11B, according to a second embodiment of the present invention; FIG.
도 12a는 본 발명의 제 2 실시예에 따른, 도 12b에서 예시되어진 제 3 마스크에 따라 형성된 패턴을 나타내는 개략도,12A is a schematic diagram showing a pattern formed according to the third mask illustrated in FIG. 12B, according to the second embodiment of the present invention;
도 13a는 본 발명의 제 2 실시예에 따른, 도 13b의 제 4 마스크에 의해 형성된 구조를 나타내는 개략도,FIG. 13A is a schematic diagram showing a structure formed by the fourth mask of FIG. 13B according to the second embodiment of the present invention; FIG.
도 14A 내지 14D는 도 13a의 M-N선에 따른 구조를 개략적으로 나타내는 단면도, 및 14A to 14D are cross-sectional views schematically showing the structure along the line M-N in FIG. 13A, and
도 15A 내지 15D는 도 13a의 I-J선에 따른 구조를 개략적으로 나타내는 단면도이다.15A to 15D are cross-sectional views schematically showing the structure along the line I-J in FIG. 13A.
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