KR100487484B1 - Refresh control circuit of semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 리프래시 제어 회로를 갖는 반도체 메모리 장치에 관한 것으로서, 열 방향으로 배열되는 비트 라인들과 행 방향으로 신장하는 워드 라인들이 교차되는 영역에 형성되는 복수 개의 셀들을 포함하는 메모리 셀 어레이와; 외부로부터 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 인가받아 셀프 리프래시 검출 신호를 출력하는 셀프 리프래시 검출 수단과; 상기 셀프 리프래시 검출 신호와 상기 행 어드레스 스트로브 신호에 동기되어 발생되는 리프래시 구간 시작 신호를 인가받아 CBR 리프래시 모드 진입을 막으며, 상기 셀프 리프래시 검출 신호와 상기 행 어드레스 스트로브 신호를 반전시킨 반전 신호와 마스터 클럭 제어 신호를 인가받아 마스터 클럭 신호를 발생하는 마스터 클럭 신호 출력 수단을 포함한다. 이와 같은 회로에 의해서, 리프래시 동작이 종료된 후에 프리챠지 시간이 짧고, 긴 경우에 상관없이 리프래시 동작을 무사히 마칠 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a refresh control circuit, wherein a bit line arranged in a column direction and a word line extending in a row direction intersect each other. A memory cell array including a plurality of cells; Self-refresh detection means for receiving a row address strobe signal and a column address strobe signal from the outside and outputting a self refresh detection signal; Inverting the self-refresh detection signal and the row address strobe signal by inverting the self-refresh detection signal and the row address strobe signal by receiving a refresh period start signal generated in synchronization with the row address strobe signal And a master clock signal output means for receiving the signal and the master clock control signal to generate a master clock signal. By such a circuit, it is possible to finish the refresh operation safely regardless of the case where the precharge time is short and long after the refresh operation is finished.

Description

반도체 메모리 장치의 리프래시 제어 회로{refresh control circuit of semiconductor memory device}Refresh control circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 리프래시 제어 회로를 갖춘 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a refresh control circuit.

리프래시(refresh)는 다이나믹 랜덤 억세스 메모리(dynamic random access memory, 이하 디램이라 칭한다)에서만 수행되는 동작이다. 디램에서는 2진 데이터가 트랜지스터와 커패시터로 구성된 셀에 전하의 형태로 저장된다. 논리 " 0" 은 전하가 없는 상태이며, 따라서 전압은 0에 가깝고, 논리 " 1" 은 커패시터의 전압이 공급 전압에 가까운 상태로 충전된 상태이다. 여러 가지 형태의 누설 전류(leakage current)때문에 충전된 전하는 서서히 방전되어 리프래시 동작이 필요하게 된다. 리프래시 동작은 셀의 데이터를 읽고, 다시 셀에 데이터를 재저장(restore)하는 것이다. 이 리프래시 동작은 2ms내지 4ms마다 이루어지며, 그로 인해 주기적으로 리프래시를 위한 클럭이 반드시 필요하다.Refresh is an operation performed only in a dynamic random access memory (hereinafter, referred to as a DRAM). In DRAM, binary data is stored in the form of charge in a cell consisting of a transistor and a capacitor. Logic "0 " is a state of no charge, so the voltage is close to zero, and logic " 1 " is charged with the voltage of the capacitor close to the supply voltage. Due to various types of leakage currents, charged charges are gradually discharged and require a reflash operation. The refresh operation reads the data of the cell and restores the data back to the cell. This refresh operation is done every 2ms to 4ms, so a clock for refreshing is necessary periodically.

메모리 셀 어레이에 형성된 스트링(string)은 직렬 연결된 트랜지스터들로 구성되어 있다. 그러므로 상기 셀의 트랜지스터에 존재하는 누설 전류로 인해 셀에 저장된 전하가 빠져 나가게 되어 데이터의 손실을 초래하게 된다. 상기 데이터의 손실로 인한 데이터의 센싱 오류(fail)를 막기 위해서는 일정 주기에 따라 셀에 데이터를 다시 넣어 주어야 하며, 이것이 바로 리프래시라는 것이다.The string formed in the memory cell array is composed of transistors connected in series. Therefore, the leakage current in the transistor of the cell causes the charge stored in the cell to escape, resulting in loss of data. In order to prevent a sensing failure of data due to the loss of data, data must be re-inserted into a cell at regular intervals.

리프래시는 다음과 같이 여러 형태로 존재한다. 즉, ROR (

Figure pat00008
only refresh), CBR (
Figure pat00009
before
Figure pat00010
), self refresh 등이 있다. 상기 ROR 과 CBR 리프래시는 디램 제어부(controller)로부터 일정 주기에 따라 발생되는 클럭 신호에 의해 동작이 수행된다. 그리고 상기 셀프 리프래시는 시작(enter)과 종료(exit)를 알려주는 클럭 신호만 있으면 리프래시가 수행된다. 그 이유는 상기 리프래시 시작 클럭과 종료 클럭만으로도 디램 내부에서 자동적으로 클럭이 발생되기 때문이다. 그리고 상기 CBR 모드로 진입한 후 일정시간이 지나 어떤 신호도 들어오지 않으면 자동적으로 셀프 리프래시 동작이 수행된다.The leaflash exists in several forms: That is, ROR (
Figure pat00008
only refresh), CBR (
Figure pat00009
before
Figure pat00010
), self refresh, and so on. The ROR and CBR refreshes are performed by a clock signal generated at a predetermined period from the DRAM controller. The self refresh is performed only if the clock signal indicating the start and exit is provided. The reason for this is that the clock is automatically generated in the DRAM only by the refresh start clock and the end clock. If no signal is received after a predetermined time after entering the CBR mode, the self refresh operation is automatically performed.

상기 셀프 리프래시는 메모리 셀 어레이의 워드 라인들을 순차적으로 인에이블시켜 리프래시 동작을 수행하게 된다. 그러나 상기 인에이블 되는 워드 라인들을 순차적으로 선택하기 위해서는 로우 어드레스 신호들이 필요하다. 상기 로우 어드레스 신호는 디램 내부에 존재하는 카운터들로부터 발생되며, 상기 카운터들은 로우 어드레스 버퍼들과 일대일 대응으로 그 수가 정해진다.The self refresh may sequentially enable word lines of the memory cell array to perform a refresh operation. However, row address signals are required to sequentially select the enabled word lines. The row address signal is generated from counters existing in the DRAM, and the counters are numbered in a one-to-one correspondence with the row address buffers.

외부로부터 인가된 제어 신호에 의해 제 1 카운터의 출력 신호가 제 1 로우 어드레스 버퍼에 전달되어 제 1 로우 어드레스 신호가 발생된다. 그리고 다음 제어 신호에 의해서 상기 제 1 카운터의 출력 신호가 제 2 카운터에 전달된다. 그리고 상기 제 2 카운터의 출력 신호는 제 2 로우 어드레스 버퍼에 인가되고, 상기 제 2 로우 어드레스 버퍼로부터는 제 2 로우 어드레스 신호가 발생된다. 이와 같은 동작에 의해 상기 로우 어드레스 신호에 해당되는 워드 라인들이 순차적으로 인에이블되어 리프래시 동작이 행해진다. 그리고 상기 셀프 리프래시 동작은 행 어드레스 스트로브 신호 (

Figure pat00011
)와 열 어드레스 스트로브 신호 (
Figure pat00012
)가 활성화 구간에서 프리챠지 구간으로 바뀔 때 종료된다.The output signal of the first counter is transferred to the first row address buffer by a control signal applied from the outside to generate the first row address signal. The output signal of the first counter is transmitted to the second counter by the next control signal. The output signal of the second counter is applied to a second row address buffer, and a second row address signal is generated from the second row address buffer. By such an operation, word lines corresponding to the row address signal are sequentially enabled to perform a refresh operation. And the self-refresh operation is a row address strobe signal (
Figure pat00011
) And column address strobe signal (
Figure pat00012
Ends when the transition from the activation section to the precharge section.

도 1은 리프래시 동작시 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.FIG. 1 is a block diagram illustrating a configuration of a semiconductor memory device during a refresh operation.

메모리 셀 어레이(10)는 리프래시 검출 회로(20)와 마스터 클럭 출력 회로(30)에 의해 출력되는 마스터 클럭 신호를 인가받아 워드 라인들이 속하는 셀에 데이터가 재저장된다.The memory cell array 10 receives the master clock signal output by the retrace detection circuit 20 and the master clock output circuit 30 to restore the data in the cell to which the word lines belong.

도 2는 리프래시 동작시의 출력 타이밍도가 도시되어 있다.Fig. 2 shows an output timing diagram in the refresh operation.

도 2를 참고하면, 리프래시 구간 시작 신호 (

Figure pat00013
)에 의해 리프래시 동작이 수행된다. 그리고 일정 시간이 지난후에는 셀프 리프래시 인에이블 신호(φSELF)가 활성화 됨에 따라, 행 어드레스 스트로브 신호 (
Figure pat00014
)와 열 어드레스 스트로브 신호 (
Figure pat00015
)에 동기된 셀프 리프래시 검출 신호(φSRAS)가 발생된다. 상기 셀프 리프래시 검출 신호(φSRAS)의 활성화 구간은 행 어드레스 스트로브 신호 (
Figure pat00016
)가 프리챠지 구간으로 바뀌어도 일정 시간동안 지연된다. 이는 리프래시 동작을 수행하려 할 때 종료 클럭이 발생되면 동작에 문제가 발생되기 때문이다. 그러므로 셀프 리프래시 검출 신호를 일정 시간을 지연시켜 리프래시 동작을 마저 행하도록 한 다음에 프리챠지 할수 있도록 시간을 보장한다. 상기 셀프 리프래시 검출신호(φSRAS)가 비활성화될 때, 상기 행 어드레스 스트로브 신호 (
Figure pat00017
)를 반전시킨 반전 신호(φRE)에 의해 다음 단의 마스터 클럭 신호(φRD)를 활성화시켜 워드 라인들이 순차적으로 인에이블되고 난후에, 리프래시를 행하도록 한다.Referring to FIG. 2, the refresh period start signal (
Figure pat00013
), The reflash operation is performed. After a certain period of time, the self-refresh enable signal φSELF is activated, whereby the row address strobe signal (
Figure pat00014
) And column address strobe signal (
Figure pat00015
), The self refresh detection signal? SRAS is generated. The activation period of the self refresh detection signal φ SRAS is a row address strobe signal (
Figure pat00016
) Is delayed for a certain time even if it changes to the precharge section. This is because an operation problem occurs when the end clock is generated when the retry operation is performed. Therefore, the self-refresh detection signal is delayed for a certain time to ensure that the refresh operation is performed even before the precharge is performed. When the self refresh detection signal φ SRAS is deactivated, the row address strobe signal (
Figure pat00017
The master clock signal φRD in the next stage is activated by the inverted signal φRE inverted) so that the word lines are sequentially enabled and then re-lashed.

도 3은 마스터 클럭 출력 회로의 구성을 보여주는 회로도가 도시되어 있다.3 is a circuit diagram showing the configuration of the master clock output circuit.

상기 마스터 클럭 출력 회로(30)는 셀프 리프래시 검출 신호(φSRAS)가 인가되는 인버터(31)와, 일입력 단자에 반전 신호(φRE)가 인가되고 타입력 단자가 상기 인버터(31)의 출력 단자에 연결되는 낸드 게이트(32)를 포함한다. 그리고 일입력 단자가 상기 인버터(31)의 출력 단자에 연결되고 타입력 단자에 마스터 클럭 제어 신호 (

Figure pat00018
)가 인가되는 노어 게이트(33)와 상기 노어 게이트(33)의 출력 단자에 입력 단자가 연결되는 인버터(34)와, 상기 낸드 게이트(32)의 출력 단자들과 인버터(34)의 입력 단자들이 접속되는 낸드 게이트(35)로 구비되어 있다.The master clock output circuit 30 has an inverter 31 to which a self-refresh detection signal φSRAS is applied, and an inversion signal φRE to one input terminal, and a type force terminal is an output terminal of the inverter 31. And a NAND gate 32 connected to it. One input terminal is connected to the output terminal of the inverter 31, and a master clock control signal (
Figure pat00018
Inverter 34 to which an input terminal is connected to the NOR gate 33 to which the NOR gate 33 is applied, and the output terminals of the NAND gate 32 and input terminals of the inverter 34 are It is provided with the NAND gate 35 connected.

상기 마스터 클럭 출력 회로(30)는 반전 신호(φRE), 셀프 리프래시 검출 신호(φSRAS), 마스터 클럭 제어 신호 (

Figure pat00019
)를 인가받아 활성화되는 마스터 클럭 신호(φRD)를 출력한다. 즉, 셀프 리프래시 검출 신호(φSRAS)가 비활성화되고 난후 프리챠지를 수행한다. 그런 다음에 CBR 리프래시 모드로 진입하고, 상기 리프래시 구간 시작 신호 (
Figure pat00020
)에 의해 충분한 데이터 재저장 시간을 갖는 마스터 클럭 신호(φRD)가 출력된다.The master clock output circuit 30 includes an inverted signal? RE, a self refresh detection signal? SRAS, and a master clock control signal?
Figure pat00019
) And outputs a master clock signal φRD which is activated. That is, after the self refresh detection signal φ SRAS is deactivated, precharge is performed. After that, the CBR refresh mode is entered and the refresh period start signal (
Figure pat00020
) Outputs a master clock signal? RD having a sufficient data restoring time.

도 4는 프리챠지 시간 부족시 발생되는 문제점을 보여주는 출력 타이밍도가 도시되어 있다.4 is an output timing diagram illustrating a problem that occurs when the precharge time is insufficient.

행 어드레스 스트로브 신호 (

Figure pat00021
)가 프리챠지 구간으로 바뀜에 따라, 셀프 리프래시 동작이 종료되지만, 셀프 리프래시 검출 신호(φSRAS)는 소정시간 지연되어 활성화 구간을 유지한다. 그러나 상기 셀프 리프래시 검출 신호(φSRAS)를 지연시킴으로써, 다음단이 리프래시 동작을 수행하기 이전에 프리챠지 동작을 할 시간이 부족하게 되는 문제점이 발생하게 된다. 그리고 짧은 프리챠지 구간내에서 프리챠지 동작을 수행할 때, CBR 리프래시 모드 신호가 인가되면, 그로 인해 다음 단의 비트 라인들은 미처 프리챠지 동작을 수행하지 못하게 된다. 상기 프리챠지 시간 부족으로 상기 비트 라인들이 서로 벌어지게 되는 문제점이 발생하게 된다. 그러므로 상기 셀프 리프래시가 수행되고 난 후, 프리챠지 동작이 모두 완료되기 전까지는 어떤 신호도 입력되어서는 안된다.Row address strobe signal (
Figure pat00021
As the) changes to the precharge section, the self refresh operation ends, but the self refresh detection signal? SRAS is delayed by a predetermined time to maintain the activation section. However, by delaying the self-refresh detection signal φ SRAS, a problem arises in that there is a lack of time for the precharge operation before the next stage performs the refresh operation. When the precharge operation is performed in the short precharge period, if the CBR refresh mode signal is applied, the next bit lines may not perform the precharge operation. The lack of the precharge time causes the bit lines to be separated from each other. Therefore, after the self-refresh is performed, no signal should be input until all precharge operations are completed.

도 5는 셀의 데이터 재저장 시간 부족시 발생되는 문제점을 보여주는 출력 타이밍도가 도시되어 있다.5 is an output timing diagram illustrating a problem that occurs when a cell lacks data storage time.

도 4에서 부족한 프리챠지 시간을 보장하기 위해 상기 셀프 리프래시 검출 신호(φSRAS)의 지연 구간에서 마스터 클럭 신호(φRD)를 로우레벨로 설정하여, 프리챠지 시간을 제공한다. 그런 다음에 마스터 클럭 신호(φRD)를 활성화시켜 CBR 리프래시를 수행한다. 그러나 상술한 바와 같이 마스터 클럭 신호(φRD)에 의해 프리챠지 시간을 보장하면, 다음 단의 마스터 클럭 신호의 활성화 구간에서 셀에 데이터를 재저장할 수 있는 시간이 부족하게 되는 문제점이 발생하게 된다.In FIG. 4, the master clock signal φRD is set to a low level in the delay period of the self-refresh detection signal φ SRAS to provide a precharge time to ensure insufficient precharge time. Then, the master clock signal φRD is activated to perform CBR refresh. However, if the precharge time is guaranteed by the master clock signal φRD as described above, a problem arises in that the time for restoring data to the cell is insufficient in the activation period of the next stage master clock signal.

따라서 본 발명의 목적은 셀프 리프래시 동작 종료 후 프리챠지 시간이 부족하여도 다음 단의 CBR 리프래시 명령에 상관없이 리프래시 동작을 끝까지 수행할 수 있도록 하고, 다음 단의 리프래시 시간에도 영향을 미치지 않는 리프래시 제어 회로를 제공함에 있다.Therefore, an object of the present invention, even if the precharge time is insufficient after the end of the self-refresh operation, it is possible to perform the refresh operation to the end regardless of the next CBR refresh command, and does not affect the refresh time of the next stage. Does not provide a refresh control circuit.

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 열 방향으로 배열되는 비트 라인들과 행 방향으로 신장하는 워드 라인들이 교차되는 영역에 형성되는 복수 개의 셀들을 포함하는 메모리 셀 어레이와; 외부로부터 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 인가받아 셀프 리프래시 검출 신호를 출력하는 셀프 리프래시 검출 수단과; 상기 셀프 리프래시 검출 신호와 상기 행 어드레스 스트로브 신호에 동기되어 발생되는 리프래시 구간 시작 신호를 인가받아 CBR 리프래시 모드 진입을 막으며, 상기 셀프 리프래시 검출 신호와 상기 행 어드레스 스트로브 신호를 반전시킨 반전 신호와 마스터 클럭 제어 신호를 인가받아 활성화되는 마스터 클럭 신호를 발생하는 마스터 클럭 출력 수단을 포함한다.According to one aspect of the present invention, there is provided a memory cell array including a plurality of cells formed in an area where bit lines arranged in a column direction and word lines extending in a row direction intersect; Self-refresh detection means for receiving a row address strobe signal and a column address strobe signal from the outside and outputting a self refresh detection signal; Inverting the self-refresh detection signal and the row address strobe signal by inverting the self-refresh detection signal and the row address strobe signal by receiving a refresh period start signal generated in synchronization with the row address strobe signal And a master clock output means for receiving the signal and the master clock control signal to generate a master clock signal that is activated.

이와 같은 회로에 의해서, 상기 셀프 리프래시 검출 수단은 열 어드레스 스트로브 신호가 활성된 후에 행 어드레스 스트로브 신호가 활성화되는 CBR 모드로 진입한 후에 특정 시간 지연되는 셀프 리프래시 검출 신호를 출력하는 특징을 갖는다.By such a circuit, the self-refresh detection means has a characteristic of outputting a self-refresh detection signal which is delayed for a specific time after entering the CBR mode in which the row address strobe signal is activated after the column address strobe signal is activated.

이와 같은 회로에 의해서, 상기 마스터 클럭 신호 출력 수단은 상기 셀프 리프래시 검출 신호가 로우레벨일 때 CBR 모드 진입을 막아 로우 레벨의 마스터 클럭 신호를 출력하는 특징을 갖는다.By such a circuit, the master clock signal output means prevents the CBR mode from entering when the self-refresh detection signal is at the low level, and outputs a low level master clock signal.

이와 같은 회로에 의해서, 상기 마스터 클럭 출력 수단은 상기 셀프 리프래시 검출 신호가 로우레벨일 때, 상기 리프래시 구간 시작 신호와 래치를 이루어 CBR 모드 진입을 막는 마스킹 신호를 출력하는 래치 수단과; 상기 셀프 리프래시 검출 신호를 인가받고, 상기 마스킹 신호가 로우 레벨일때는 반전신호를 인가받고, 상기 마스킹 신호가 하이레벨일 때는 마스터 클럭 제어 신호를 인가받아 마스터 클럭 신호를 출력하는 출력 수단을 포함한다.By such a circuit, the master clock output means comprises: latch means for latching the refresh period start signal and outputting a masking signal for preventing entry into the CBR mode when the self refresh detection signal is at a low level; And an output means for receiving the self-refresh detection signal, receiving an inverted signal when the masking signal is at a low level, and receiving a master clock control signal when the masking signal is at a high level, and outputting a master clock signal. .

이와 같은 회로에 의해서, 상기 마스터 클럭 신호는 워드 라인들을 순차적으로 인에이블 하기 위한 특징을 갖는다.By such a circuit, the master clock signal has a feature for enabling word lines sequentially.

이와 같은 회로에 의해서, 상기 래치 수단은 입력 단자에 셀프 리프래시 검출 신호가 인가되는 제 1 인버터와; 입력 단자에 리프래시 구간 시작 신호가 인가되는 제 2 인버터와; 일입력 단자들이 상기 인버터들의 출력 단자에 접속되고, 타입력 단자들이 서로의 출력 단자에 각각 접속되는 두 개의 낸드 게이트들을 포함한다.By such a circuit, the latch means comprises: a first inverter to which a self-refresh detection signal is applied to an input terminal; A second inverter to which a refresh period start signal is applied to an input terminal; One input terminal is connected to the output terminals of the inverters, and the two NAND gates are respectively connected to the type force terminals to each other output terminal.

이와 같은 회로에 의해서, 상기 출력 수단은 일입력 단자에 로우레벨의 셀프 리프래시 검출 신호가 인가되는 제 3 인버터와; 일입력 단자가 상기 래치 수단의 출력 단자에 접속되고, 이입력 단자에 제어 신호가 인가되고, 삼입력 단자가 상기 제 3 인버터의 출력 단자에 접속되는 제 3 낸드 게이트와; 일입력 단자가 상기 제 3 인버터의 출력 단자에 접속되고, 타입력 단자에 상기 리프래시 구간 시작 신호가 인가되는 노어 게이트와; 입력 단자가 상기 노어 게이트의 출력 단자에 접속되는 제 4 인버터와; 일입력 단자가 상기 제 3 낸드 게이트의 출력 단자에 접속되고, 타 입력 단자가 상기 제 4 인버터의 출력 단자에 접속되는 제 4 낸드 게이트를 포함한다.By such a circuit, the output means comprises: a third inverter to which a low level self-refresh detection signal is applied to one input terminal; A third NAND gate having one input terminal connected to the output terminal of the latch means, a control signal applied to the input terminal, and the three input terminal connected to the output terminal of the third inverter; A NOR gate having one input terminal connected to the output terminal of the third inverter and having the refresh period start signal applied to a type force terminal; A fourth inverter having an input terminal connected to the output terminal of the NOR gate; One input terminal includes a fourth NAND gate connected to the output terminal of the third NAND gate, and the other input terminal is connected to the output terminal of the fourth inverter.

이와 같은 회로에 의해서, 상기 셀프 리프래시 검출 신호는 다음 단의 비트라인을 리프래시 하기 이전에 프리챠지 시간을 보장하고, 상기 보장 구간만큼 지연되어 출력되는 특징을 갖는다.By such a circuit, the self-refresh detection signal guarantees a precharge time before re-refreshing the next bit line, and is delayed by the guarantee period.

이와 같은 회로에 의해서, 상기 셀프 리프래시 검출 수단은 행 어드레스 스트로브 신호가 활성화기 되기 이전에 열 어드레스 스트로브 신호가 활성화되어 CBR 리프래시 모드로 진입한 후에 셀프 리프래시를 수행하고, 셀프 리프래시 검출 신호를 출력하는 특징을 갖는다.By such a circuit, the self-refresh detection means performs a self-refresh after the column address strobe signal is activated and enters the CBR refresh mode before the row address strobe signal is activated, and performs the self-refresh detection signal. It has the feature to output.

이와 같은 회로에 의해서, 상기 마스터 클럭 출력 수단은 래치 수단으로부터 발생된 신호에 응답하여 한 주기의 CBR 리프래시 동작을 막는 특징을 갖는다.By such a circuit, the master clock output means has a feature of preventing a cycle of CBR refresh operation in response to a signal generated from the latch means.

이와 같은 회로에 의해서 프리챠지 시간이 부족하여도 현재 수행되고 있는 리프래시 동작을 무사히 마칠 수 있다.By such a circuit, even if the precharge time is insufficient, it is possible to finish the re-flash operation currently being performed.

(실시예)(Example)

본 발명의 신규성을 갖는 리프래시 제어 회로는 프리챠지 동작 수행 도중에 CBR 리프래시 모드 진입 신호가 인가되어도 이를 막아 현재 진행중인 리프래시와 프리챠지 동작을 안정적으로 수행할 수 있도록 한다.The novel refresh control circuit prevents the CBR refresh mode entry signal from being applied during the precharge operation, thereby stably performing the current refresh and precharge operation.

이하 본 발명의 바람직한 실시예에 따른 참고도면 도 1내지, 도 6, 도 7에 의거하여 설명하면 다음과 같다.Referring to the drawings according to the preferred embodiment of the present invention below 1 to 6, 7 as follows.

도 6은 본 발명의 실시예에 따른 리프래시 동작시의 출력 타이밍도가 도시되어 있다.FIG. 6 is an output timing diagram of a refresh operation in accordance with an embodiment of the present invention.

도 1을 참고하면, 리프래시 동작시 반도체 메모리 장치는 메모리 셀 어레이(10)와, 셀프 리프래시 검출 회로(20)와, 마스터 클럭 신호 출력 회로(30)를 포함한다.Referring to FIG. 1, in a refresh operation, the semiconductor memory device includes a memory cell array 10, a self refresh detection circuit 20, and a master clock signal output circuit 30.

상기 메모리 셀 어레이(10)는 행 방향으로 신장하는 워드라인들과 열 방향으로 신장하는 비트 라인들이 교차되는 영역에 형성되는 셀들을 구비하고 있다. 그리고 상기 셀프 리프래시 검출 회로(20)는 외부로부터 행 어드레스 스트로브 신호(

Figure pat00022
)와 열 어드레스 스트로브 신호 (
Figure pat00023
)를 인가받아 셀프 리프래시 검출 신호(φSRAS)를 출력한다. 상기 마스터 클럭출력 회로(30)는 상기 셀프 리프래시 검출신호(φSRAS)와 다른 제어 신호들(φRE,
Figure pat00024
)을 인가받아 행 어드레스 스트로브 신호의 체인 마스터 클럭 신호(φRD)를 출력한다.The memory cell array 10 includes cells formed in an area where word lines extending in a row direction and bit lines extending in a column direction cross each other. The self-refresh detection circuit 20 receives a row address strobe signal (
Figure pat00022
) And column address strobe signal (
Figure pat00023
), And outputs the self-refresh detection signal (φSRAS). The master clock output circuit 30 has control signals φRE different from the self-refresh detection signal φSRAS,
Figure pat00024
) Is outputted to output the chain master clock signal? RD of the row address strobe signal.

상기 마스터 클럭 출력 회로(30)는 상기 셀프 리프래시 검출 신호(φSRAS)와 리프래시 구간 시작 신호 (

Figure pat00025
)를 인가받아 마스터 클럭 마스킹 신호(φRFHS)를 출력하는 래치 회로(40)를 구비하며, 반전신호(φRE), 셀프 리프래시 검출 신호(φSRAS), 마스터 클럭 제어 신호 (
Figure pat00026
)를 인가받아 활성화 되는 마스터 클럭 신호(φRD)를 출력하는 출력 회로(50)를 구비하고 있다. 상기 래치 회로(40)는 셀프 리프래시 검출 신호(φSRAS)와 리프래시 구간 시작 신호 (
Figure pat00027
)를 인가받는 인버터들(41, 42)과 일입력 단자들이 상기 인버터들(41, 42)의 출력 단자에 연결되고, 타입력 단자들이 서로의 출력 단자들에 각각 연결되는 낸드 게이트들(43, 44)로 구성되어 있다. 그리고 상기 출력 회로(50)는 도 3의 마스터 클럭 출력 회로와 동일한 구성을 이루고 있으므로 설명은 이하 생략하기로 한다.The master clock output circuit 30 includes the self-refresh detection signal φ SRAS and the refresh period start signal (
Figure pat00025
) Is provided with a latch circuit 40 for outputting a master clock masking signal φRFHS, and includes an inversion signal φRE, a self-refresh detection signal φSRAS, and a master clock control signal (
Figure pat00026
) And an output circuit 50 for outputting the master clock signal? RD which is activated. The latch circuit 40 includes a self refresh detection signal φ SRAS and a refresh period start signal (
Figure pat00027
NAND gates 43, which are connected to the output terminals of the inverters 41 and 42 and one input terminals to which the plurality of inverters are applied, and the type force terminals are connected to the output terminals of each other, respectively. 44). Since the output circuit 50 has the same configuration as that of the master clock output circuit of FIG. 3, a description thereof will be omitted below.

상술한 바와 같은 구성을 갖는 반도체 메모리 장치의 리프래시 제어 회로에 대한 동작을 도 6 및 도 7에 의거하여 설명하면 다음과 같다.The operation of the reflash control circuit of the semiconductor memory device having the above-described configuration will be described with reference to FIGS. 6 and 7 as follows.

도 7은 마스터 클럭 신호를 출력하는 회로의 구성을 상세하게 보여주는 회로도가 도시되어 있다.7 is a circuit diagram showing in detail the configuration of a circuit for outputting a master clock signal.

도 6에 도시된 바와 같이, 행 어드레스 스트로브 신호 (

Figure pat00028
)와 열 어드레스 스트로브 신호 (
Figure pat00029
)가 프리챠지 됨에 따라 셀프 리프래시 동작이 종료된다. 그리고 상기 행 어드레스 스트로브 신호 (
Figure pat00030
)의 레벨을 반전시킨 반전 신호(φRF)가 발생된다. 상기 반전 신호(φRF)가 하이레벨에서 로우레벨로 떨어질 때, 셀프 리프래시 인에이블 신호(φSELF)가 발생된다.As shown in Fig. 6, the row address strobe signal (
Figure pat00028
) And column address strobe signal (
Figure pat00029
), The self-refresh operation ends. And the row address strobe signal (
Figure pat00030
The inverted signal? RF is generated by inverting the level. When the inversion signal φRF drops from the high level to the low level, the self refresh enable signal φSELF is generated.

도 1에서와 같이, 상기 행 어드레스 스트로브 신호 (

Figure pat00031
)와 열 어드레스 스트로브 신호 (
Figure pat00032
)를 인가받아 출력되는 셀프 리프래시 검출 신호(φSRAS)는 상기 행 어드레스 스트로브 신호 (
Figure pat00033
)가 프리챠지 구간에 접어들어도 충분한 셀프 리프래시 시간을 제공하기 위해 소정시간 지연된다. 그리고 상기 셀프 리프래시 검출 신호(φSRAS)의 지연 구간에서는 리프래시 구간 시작 신호 (
Figure pat00034
)가 활성화된다.As shown in Figure 1, the row address strobe signal (
Figure pat00031
) And column address strobe signal (
Figure pat00032
) Is applied to the self-refresh detection signal φ SRAS and outputs the row address strobe signal (
Figure pat00033
Is delayed by a predetermined time to provide sufficient self-refresh time even after entering the precharge interval. In the delay section of the self-refresh detection signal φ SRAS, a refresh period start signal (
Figure pat00034
) Is activated.

도 7을 참고하면, 상기 셀프 리프래시 검출 신호가 지연된 후 비활성화 될 때의 마스터 클럭 신호의 출력을 설명한다.Referring to FIG. 7, the output of the master clock signal when the self refresh detection signal is deactivated after being delayed will be described.

셀프 리프래시 동작이 종료될때, 프리챠지 시간을 보장하지 않고 다음 단의 CBR 리프래시 모드 진입 신호가 인가되면 리프래시 동작이 완료된다. 이때 상기 마스터 클럭 출력 회로는 논리 " 0" 의 셀프 리프래시 검출 신호(φSRAS)와 논리 " 1" 의 리프래시 구간 시작 신호 (

Figure pat00035
)를 인가받는다. 상기 신호들(φSRAS,
Figure pat00036
)을 인가받은 래치 회로(40)는 논리 " 0' 의 마스킹 신호(φRFHS)를 출력한다. 그리고 상기 셀프 리프래시 검출 신호(φSRAS)가 논리 " 0" 일때는 마스터 클럭 제어 신호 (
Figure pat00037
)가 마스터 클럭 출력 회로에 영향을 미치지 않는 대신 논리 " 1" 의 반전신호(φRE)를 인가받는다.When the self refresh operation ends, the refresh operation is completed when the next stage CBR refresh mode entry signal is applied without guaranteeing the precharge time. At this time, the master clock output circuit includes a self-refresh detection signal φSRAS of logic "0" and a refresh period start signal of logic "1".
Figure pat00035
) Is authorized. The signals φ SRAS,
Figure pat00036
), The latch circuit 40 outputs a masking signal? RFHS of logic " 0 ", and when the self-refresh detection signal? SRAS is a logic " 0 "
Figure pat00037
Does not affect the master clock output circuit, but instead receives the inversion signal [phi] RE of logic " 1 ".

상기 논리 " 0" 의 마스킹 신호(φRFHS)와 논리 " 1" 의 반전 신호(φRE)를 인가받은 출력 회로(40)의 낸드 게이트(52)는 논리 " 1" 의 신호를 출력하며, 논리 " 0" 의 셀프 리프래시 검출 신호(φSRAS)는 인버터(51)를 통해 상기 낸드 게이트(52)와 노어 게이트(53)에 전달된다. 상기 노어 게이트(53)는 논리 " 0" 의 신호를 인가받아 발생되는 논리 " 0" 의 신호를 인버터(54)에 전달한다. 상기 인버터(54)는 상기 논리 " 0" 의 신호를 반전시켜 논리 " 1" 의 신호를 출력한다.The NAND gate 52 of the output circuit 40, which has received the masking signal φRFHS of logic “0” and the inversion signal φRE of logic “1”, outputs the signal of logic “1”, and the logic “0”. The self-refresh detection signal φ SRAS of "is transmitted to the NAND gate 52 and the NOR gate 53 through the inverter 51. The NOR gate 53 receives a logic "0" signal and transmits a signal of logic "0" to the inverter 54. The inverter 54 inverts the signal of logic "0" and outputs the signal of logic "1".

상기 낸드 게이트(52)와 인버터(54)로부터 발생된 각각의 논리 " 1" 의 신호를 인가받는 출력 낸드 게이트(55)는 이를 조합하여 논리 " 0" 의 마스터 클럭 신호(φRD)를 출력한다. 그리고 프리챠지 시간(tRPS)이 읽기나 쓰기 주기 시간(tRC)보다 작거나, 크게 되면 상기 마스킹 신호(φRFHS)를 논리 " 1" 이 되어 마스터 클럭 신호(φRD)발생한다. 상기 마스터 클럭 신호(φRd)가 활성화 됨에 따라 CBR 리프래시 동작이 수행된다.The output NAND gate 55 which receives the signal of each logic " 1 " generated from the NAND gate 52 and the inverter 54 combines them to output the master clock signal? RD of logic " 0 ". When the precharge time tRPS is less than or greater than the read or write cycle time tRC, the masking signal? RFHS becomes a logic " 1 " to generate a master clock signal? RD. As the master clock signal φRd is activated, a CBR refresh operation is performed.

그러므로 행 어드레스 스트로브 신호 (

Figure pat00038
)가 프리챠지되어 셀프 리프래시 동작이 종료될 때, 셀프 리프래시 검출 신호(φSRAS)는 소정시간 지연후에 비활성된다. 상기 셀프 리프래시 검출 신호(φSRAS)의 지연 구간은 마스터 클럭 신호(φRD)가 비활성화된 후, 프리챠지를 하기 위해 필요한 시간이다. 상기 셀프 리프래시 검출신호(φSRAS)가 활성화 상태일 때, 다음 단의 CBR 리프래시 모드 진입 신호가 들어오게 되면 상기 마스터 클럭 발생 회로에 의해 CBR 리프래시 동작이 수행되지 않는다. 이는 셀프 리프래시 동작 완료후 충분한 프리챠지 시간을 제공하기 위해서이다.Therefore, the row address strobe signal (
Figure pat00038
When the self-refresh operation is terminated by the precharge, the self-refresh detection signal? SRAS is deactivated after a predetermined time delay. The delay period of the self refresh detection signal φ SRAS is a time required for precharging after the master clock signal φRD is deactivated. When the self-refresh detection signal φ SRAS is in an active state, a CBR refresh operation is not performed by the master clock generation circuit when the next stage CBR refresh mode entry signal is input. This is to provide sufficient precharge time after completion of the self refresh operation.

그런데 다음 단의 CBR 리프래시 동작을 수행하지 못하게 하더라도 문제는 발생되지 않는다. 리프래시는 워드 라인들을 순차적으로 인에이블하여 동작을 수행하기 때문이다. 즉, 한 주기의 CBR 신호를 무시하여도 그 다음 단의 CBR 신호를 받아 순차적으로 워드라인이 인에이블되고, 데이터를 재저장할 시간(tRAS)이 충분하기 때문이다. 이로써 셀프 리프래시 동작 완료후 다음 단의 CBR 신호에는 응답하지 않고 프리챠지 시간을 제공하며, 그 다음 단의 CBR 신호에 응답하여 리프래시 동작을 수행함으로써 프리챠지 시간(tRPS)과 데이터 재저장 시간(tRAS)을 보장하여 비트 라인들이 서로 벌어지는 것을 막을 수 있다.However, the problem does not occur even if the next CBR refresh operation is not performed. This is because the refresh is performed by sequentially enabling word lines. That is, even if the CBR signal of one cycle is ignored, the word line is sequentially enabled by receiving the next CBR signal, and there is sufficient time tRAS to restore data. Thus, after the self-refresh operation is completed, the precharge time is provided without responding to the CBR signal of the next stage, and the recharge operation is performed in response to the CBR signal of the next stage, so that the precharge time (tRPS) and the data restore time ( tRAS) to prevent bit lines from spreading to each other.

이와 같은 회로에 의해서, 셀프 리프래시 동작 완료후에 프리챠지 시간이 부족하여도 이에 상관없이 리프래시 동작을 끝까지 수행할 수 있으며, 다음 단의 리프래시 동작 시간에 영향을 끼치지 않음으로써 무사히 리프래시 동작을 완수할 수 있다.By such a circuit, even after the completion of the self-refresh operation, even if the precharge time is insufficient, the re-flash operation can be carried out to the end, and the re-flash operation can be safely performed by not affecting the next refresh operation time. Can be accomplished.

상술한 바와 같은 리프래시 제어 회로는 셀프 리프래시 동작중에 CBR 신호가 들어오면 이를 막아 리프래시 동작을 수행하도록 하며, 상기 리프래시 동작 완료후에도 프리챠지 시간을 제공하여 비트 라인들이 서로 벌어지는 것을 막는다. 그리고 다음 단의 CBR 신호가 들어올 때 전단에서 수행되지 못한 리프래시 동작을 순차적으로 수행하여 프리챠지 시간과 리프래시 시간을 동시에 보장하는 효과가 있다.As described above, the re-flash control circuit prevents the CBR signal from entering during the self-refresh operation to perform the re-flash operation, and provides the precharge time even after completion of the re-flash operation to prevent the bit lines from being separated from each other. When the CBR signal of the next stage is input, the re-flash operation that is not performed at the front end is sequentially performed, thereby ensuring the precharge time and the refresh time.

도 1은 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도;1 is a block diagram schematically showing a configuration of a semiconductor memory device;

도 2는 종래 실시예에 따른 리프래시 수행시 출력 타이밍도;2 is an output timing diagram when performing a reflash according to a conventional embodiment;

도 3은 종래 실시예에 따른 마스터 클럭 출력 회로의 구성을 보여주는 회로도;3 is a circuit diagram showing a configuration of a master clock output circuit according to a conventional embodiment;

도 4 및 도 5는 종래 실시예에 따른 문제점을 보여주는 리프래시 동작 수행시 출력 타이밍도;4 and 5 are output timing diagrams when performing a refresh operation showing a problem according to a conventional embodiment;

도 6은 본 발명의 실시예에 따른 리프래시 동작 수행시 출력 타이밍도;6 is an output timing diagram when performing a refresh operation in accordance with an embodiment of the present invention;

도 7은 본 발명의 실시예에 따른 마스터 클럭 출력 회로의 구성을 상세하게 보여주는 회로도;7 is a circuit diagram showing details of a configuration of a master clock output circuit according to an embodiment of the present invention;

*도면의 주요부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

10 : 메모리 셀 어레이 20 : 셀프 리프래시 검출부10: memory cell array 20: self-refresh detection unit

30 : 마스터 클럭 출력부30: master clock output unit

Claims (10)

열 방향으로 배열되는 비트 라인들과 행 방향으로 신장하는 워드 라인들이 교차되는 영역에 형성되는 복수 개의 셀들을 포함하는 메모리 셀 어레이와;A memory cell array including a plurality of cells formed in an area where bit lines arranged in a column direction and word lines extending in a row direction cross each other; 외부로부터 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 인가받아 셀프 리프래시 검출 신호를 출력하는 셀프 리프래시 검출 수단과;Self-refresh detection means for receiving a row address strobe signal and a column address strobe signal from the outside and outputting a self refresh detection signal; 상기 셀프 리프래시 검출 신호와 상기 행 어드레스 스트로브 신호에 동기되어 발생되는 리프래시 구간 시작 신호를 인가받아 CBR 리프래시 모드 진입을 막으며, 상기 셀프 리프래시 검출 신호와 상기 행 어드레스 스트로브 신호를 반전시킨 반전 신호와 마스터 클럭 제어 신호를 인가받아 활성화되는 마스터 클럭 신호를 발생하는 마스터 클럭 신호 출력 수단을 포함하는 반도체 메모리 장치의 리프래시 제어 회로.Inverting the self-refresh detection signal and the row address strobe signal by inverting the self-refresh detection signal and the row address strobe signal by receiving a refresh period start signal generated in synchronization with the row address strobe signal And a master clock signal output means for receiving a signal and a master clock control signal to generate a master clock signal that is activated. 제 1 항에 있어서,The method of claim 1, 상기 셀프 리프래시 검출 수단은 열 어드레스 스트로브 신호가 활성된 후에 행 어드레스 스트로브 신호가 활성화되는 CBR 모드로 진입한 후에 특정 시간 지연되는 셀프 리프래시 검출 신호를 출력하는 반도체 메모리 장치의 리프래시 제어 회로.And the self-refresh detection means outputs a self-refresh detection signal which is delayed for a specific time after entering the CBR mode in which the row address strobe signal is activated after the column address strobe signal is activated. 제 1 항에 있어서,The method of claim 1, 상기 마스터 클럭 신호 출력 수단은 상기 셀프 리프래시 검출 신호가 로우레벨일때 CBR 모드 진입을 막아 로우 레벨의 마스터 클럭 신호를 출력하는 특징을 갖는 반도체 메모리 장치의 리프래시 제어 회로.And the master clock signal outputting means prevents entry into the CBR mode when the self-refresh detection signal is at a low level, and outputs a low level master clock signal. 제 1 항에 있어서,The method of claim 1, 상기 마스터 클럭 신호 출력 수단은 상기 셀프 리프래시 검출 신호가 로우레벨일 때, 상기 리프래시 구간 시작 신호와 래치를 이루어 CBR 모드 진입을 막는 마스킹 신호를 출력하는 래치 수단과;The master clock signal output means includes: latch means for latching the refresh period start signal and outputting a masking signal preventing entry into the CBR mode when the self refresh detection signal is at a low level; 상기 셀프 리프래시 검출 신호를 인가받고, 상기 마스킹 신호가 로우 레벨일때는 반전 신호를 인가받고, 상기 마스킹 신호가 하이레벨일때는 마스터 클럭 제어 신호를 인가받아 마스터 클럭 신호를 출력하는 출력 수단을 포함하는 반도체 메모리 장치의 리프래시 제어 회로.And output means for receiving the self-refresh detection signal, receiving an inverted signal when the masking signal is at a low level, and receiving a master clock control signal when the masking signal is at a high level, and outputting a master clock signal. Reflash control circuit of semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 마스터 클럭 신호는 워드 라인들을 순차적으로 인에이블 하기 위한 특징을 갖는 반도체 메모리 장치의 리프래시 제어 회로.And the master clock signal is configured to sequentially enable word lines. 제 4 항에 있어서,The method of claim 4, wherein 상기 래치 수단은 입력 단자에 셀프 리프래시 검출 신호가 인가되는 제 1 인버터와;The latch means includes a first inverter to which a self refresh detection signal is applied to an input terminal; 입력 단자에 리프래시 구간 시작 신호가 인가되는 제 2 인버터와;A second inverter to which a refresh period start signal is applied to an input terminal; 일입력 단자들이 상기 인버터들의 출력 단자에 접속되고, 타입력 단자들이 서로의 출력 단자에 각각 접속되는 두 개의 낸드 게이트들을 포함하는 반도체 메모리 장치의 리프래시 제어 회로.And two NAND gates, wherein one input terminal is connected to an output terminal of the inverters, and the type force terminals are connected to each other's output terminal, respectively. 제 4 항에 있어서,The method of claim 4, wherein 상기 출력 수단은 일입력 단자에 로우레벨의 셀프 리프래시 검출 신호가 인가되는 제 3 인버터와;The output means includes: a third inverter to which a low level self-refresh detection signal is applied to one input terminal; 일입력 단자가 상기 래치 수단의 출력 단자에 접속되고, 이입력 단자에 제어 신호가 인가되고, 삼입력 단자가 상기 제 3 인버터의 출력 단자에 접속되는 제 3 낸드 게이트와;A third NAND gate having one input terminal connected to the output terminal of the latch means, a control signal applied to the input terminal, and the three input terminal connected to the output terminal of the third inverter; 일입력 단자가 상기 제 3 인버터의 출력 단자에 접속되고, 타입력 단자에 상기 리프래시 구간 시작 신호가 인가되는 노어 게이트와;A NOR gate having one input terminal connected to the output terminal of the third inverter and having the refresh period start signal applied to a type force terminal; 입력 단자가 상기 노어 게이트의 출력 단자에 접속되는 제 4 인버터와;A fourth inverter having an input terminal connected to the output terminal of the NOR gate; 일입력 단자가 상기 제 3 낸드 게이트의 출력 단자에 접속되고, 타입력 단자가 상기 제 4 인버터의 출력 단자에 접속되는 제 4 낸드 게이트를 포함하는 반도체 메모리 장치의 리프래시 제어 회로.And a fourth NAND gate connected to an output terminal of the third NAND gate, and a type force terminal connected to an output terminal of the fourth inverter, wherein the one input terminal is connected to the output terminal of the third NAND gate. 제 1 항에 있어서,The method of claim 1, 상기 셀프 리프래시 검출 신호는 다음 단의 비트라인을 리프래시 하기 이전에 프리챠지 시간을 보장하고, 상기 보장 구간만큼 지연되어 출력되는 특징을 갖는 반도체 메모리 장치의 리프래시 제어 회로.And the self-refresh detection signal guarantees a precharge time before re-raising a next bit line, and is delayed by the guaranteed period to output the self-refresh detection signal. 제 1 항에 있어서,The method of claim 1, 상기 셀프 리프래시 검출 수단은 행 어드레스 스트로브 신호가 활성화 되기 이전에 열 어드레스 스트로브 신호가 활성화되어 CBR 리프래시 모드로 진입한 후에 셀프 리프래시를 수행하고, 셀프 리프래시 검출 신호를 출력하는 특징을 갖는 반도체 메모리 장치의 리프래시 제어 회로.The self-refresh detection means may perform a self-refresh after the column address strobe signal is activated and enter the CBR re-flash mode before the row address strobe signal is activated, and output a self-refresh detection signal. Reflash control circuit of memory device. 제 1 항에 있어서,The method of claim 1, 상기 마스터 클럭 출력 수단은 래치 수단으로부터 발생된 신호에 응답하여 한주기의 CBR 리프래시 동작을 막는 특징을 갖는 반도체 메모리 장치의 리프래시 제어 회로.And the master clock output means prevents one cycle of CBR refresh operation in response to a signal generated from the latch means.
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