KR100486216B1 - Redundancy memory cell control circuit of semiconductor memory device - Google Patents

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Abstract

적어도 2개의 메모리 뱅크들, 어드레스 버퍼, 퓨즈 박스 및 리던던시 메모리 셀 제어 드라이버를 구비하는 반도체 메모리 장치가 개시된다. 메모리 뱅크들은 리던던시 메모리 셀들과 일반 메모리 셀들을 구비한다. 어드레스 버퍼는 외부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀들과 상기 일반 메모리 셀들을 지정하기 위한 내부 어드레스 신호를 발생한다. 리던던시 퓨즈 박스는 상기 어드레스 버퍼의 출력단에 입력단이 연결되고 상기 내부 어드레스 신호를 디코딩한다. 리던던시 메모리 셀 제어 드라이버는 상기 리던던시 퓨즈 박스와 상기 메모리 뱅크들 사이에 연결되고 상기 리던던시 퓨즈 박스의 출력과 상기 뱅크들을 선택하기 위한 제1 및 제2 뱅크 선택 신호들에 응답하여 상기 리던던시 메모리 셀들을 활성화시킨다. 상기 리던던시 메모리 셀 제어 드라이버는 리던던시 퓨즈 박스의 출력 신호와 제1 뱅크 선택 신호를 논리곱한 결과를 메모리 뱅크들 중 하나로 전달하는 제1 논리 게이트, 및 리던던시 퓨즈 박스의 출력 신호와 제2 뱅크 선택 신호를 논리곱한 결과를 메모리 뱅크들 중 다른 하나로 전달하는 제2 논리 게이트를 구비한다. 본 발명에 의하여 반도체 메모리 장치의 제조비가 감소된다. A semiconductor memory device is disclosed that includes at least two memory banks, an address buffer, a fuse box, and a redundant memory cell control driver. Memory banks include redundant memory cells and normal memory cells. The address buffer decodes an external address signal to generate an internal address signal for designating the redundancy memory cells and the general memory cells. The redundancy fuse box has an input connected to an output terminal of the address buffer and decodes the internal address signal. A redundancy memory cell control driver is coupled between the redundancy fuse box and the memory banks and activates the redundancy memory cells in response to an output of the redundancy fuse box and first and second bank select signals for selecting the banks. Let's do it. The redundancy memory cell control driver may include a first logic gate that transfers a result of an AND of the output signal of the redundancy fuse box and the first bank select signal to one of the memory banks, and the output signal and the second bank select signal of the redundancy fuse box. And a second logic gate that delivers the result of the AND to another of the memory banks. The manufacturing cost of the semiconductor memory device is reduced by the present invention.

Description

반도체 메모리 장치의 리던던시 메모리 셀 제어 회로Redundancy memory cell control circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 메모리 셀 제어 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a redundant memory cell control circuit.

반도체 메모리 장치는 데이터를 저장하기 위한 많은 수의 메모리 셀들을 구비하고 있다. 반도체 메모리 장치가 개발된 이래 지금까지 눈부신 발전을 거듭하여 지금은 265[MBit]의 메모리 능력을 갖는 큰 용량의 반도체 메모리 장치가 양산되고 있는 실정이다. 그런데 반도체 메모리 장치는 수많은 미세 메모리 셀들 중 한 개라도 결함이 있으면 반도체 메모리 장치로서 제 구실을 하지 못하므로 불량품으로 처리된다. 이것은 엄청난 메모리 집적 회로 제조비의 낭비를 가져온다. 이와같은 제조비의 낭비를 절감하기 위해 현재 생산되고 있는 메모리 집적 회로들은 리던던시 메모리 셀들을 가지고 있다. 하나 이상의 메모리 셀들에 결함이 발견될 경우, 이들은 리던던시 메모리 셀들로 대체되기 때문에 반도체 메모리 장치의 제조비가 절감된다. 이와같은 리던던시 메모리 셀들을 제어하는 회로가 리던던시 메모리 셀 제어 회로이다. The semiconductor memory device has a large number of memory cells for storing data. Since the development of the semiconductor memory device, the remarkable development has been made so far, and now a large capacity semiconductor memory device having a memory capacity of 265 [MBit] has been mass produced. However, if any one of many fine memory cells is defective, the semiconductor memory device cannot serve as a semiconductor memory device and thus is treated as a defective product. This wastes huge memory integrated circuit manufacturing costs. In order to reduce such a waste of manufacturing costs, currently integrated memory integrated circuits have redundant memory cells. When defects are found in one or more memory cells, the manufacturing cost of the semiconductor memory device is reduced because they are replaced with redundancy memory cells. The circuit for controlling such redundant memory cells is a redundant memory cell control circuit.

도 1은 종래의 반도체 메모리 장치의 리던던시 메모리 셀 제어 회로를 설명하기 위한 블록도이다. 도 1을 참조하면, 종래의 반도체 메모리 장치(101)는 어드레스 버퍼(111), 제1 및 제2 리던던시 퓨즈 박스들(121,122), 제1 및 제2 리던던시 메모리 셀 제어 드라이버들(131,132) 및 제1 및 제2 메모리 뱅크들(141,142)을 구비한다. 1 is a block diagram illustrating a redundancy memory cell control circuit of a conventional semiconductor memory device. Referring to FIG. 1, a conventional semiconductor memory device 101 may include an address buffer 111, first and second redundancy fuse boxes 121 and 122, first and second redundancy memory cell control drivers 131 and 132, and a first and second redundancy fuse box 121 and 122. First and second memory banks 141 and 142 are provided.

상기 어드레스 버퍼(111)는 상기 반도체 메모리 장치(101)의 외부로부터 어드레스 신호를 받아서 상기 제1 및 제2 뱅크의 메모리 셀들(121,122)을 지정하기 위한 내부 어드레스 신호(CAi, i=0,1,2...n)를 발생시킨다. The address buffer 111 receives an address signal from the outside of the semiconductor memory device 101 and internal address signals CAi, i = 0, 1, for designating the memory cells 121 and 122 of the first and second banks. Generates 2 ... n).

상기 제1 리던던시 퓨즈 박스(121)는 상기 어드레스 버퍼(111)의 출력단에 입력단이 연결된다. 상기 제1 리던던시 퓨즈 박스(121)는 상기 어드레스 버퍼(111)로부터 발생되는 내부 어드레스 신호(CAi)를 받아서 이를 디코딩(decoding)한다. An input terminal of the first redundancy fuse box 121 is connected to an output terminal of the address buffer 111. The first redundancy fuse box 121 receives an internal address signal CAi generated from the address buffer 111 and decodes it.

상기 제1 리던던시 메모리 셀 제어 드라이버(131)는 상기 제1 리던던시 퓨즈 박스(121)의 출력단에 입력단이 연결된다. 상기 제1 리던던시 메모리 셀 제어 드라이버(131)는 상기 제1 리던던시 퓨즈 박스(121)로부터 출력되는 신호를 받아서 상기 제1 메모리 뱅크(141)에 있는 리던던시 메모리 셀 어레이(151) 내에서 지정된 리던던시 메모리 셀을 활성화시킨다. An input terminal of the first redundancy memory cell control driver 131 is connected to an output terminal of the first redundancy fuse box 121. The first redundancy memory cell control driver 131 receives a signal output from the first redundancy fuse box 121 to designate a redundancy memory cell in the redundancy memory cell array 151 in the first memory bank 141. Activate

상기 제1 메모리 뱅크(141)는 상기 제1 리던던시 메모리 셀 제어 드라이버(131)의 출력단에 그 리던던시 메모리 셀 어레이(151)가 연결된다. 상기 제1 메모리 뱅크(141)에는 다수개의 리던던시 메모리 셀들이 배열된 리던던시 메모리 셀 어레이(151)가 구비되어있다. 상기 다수개의 리던던시 메모리 셀들 중 상기 제1 리던던시 퓨즈 박스(121)에 의해 지정된 리던던시 메모리 셀만 활성화된다. A redundancy memory cell array 151 is connected to an output terminal of the first redundancy memory cell control driver 131 in the first memory bank 141. The first memory bank 141 includes a redundancy memory cell array 151 in which a plurality of redundancy memory cells are arranged. Only the redundancy memory cells designated by the first redundancy fuse box 121 among the plurality of redundancy memory cells are activated.

상기 제2 리던던시 퓨즈 박스(122)는 상기 어드레스 버퍼(111)의 출력단에 입력단이 연결된다. 상기 제2 리던던시 퓨즈 박스(122)는 상기 어드레스 버퍼(111)로부터 발생되는 내부 어드레스 신호(CAi)를 받아서 이를 디코딩한다. An input terminal of the second redundancy fuse box 122 is connected to an output terminal of the address buffer 111. The second redundancy fuse box 122 receives and decodes the internal address signal CAi generated from the address buffer 111.

상기 제2 리던던시 메모리 셀 제어 드라이버(132)는 상기 제2 리던던시 퓨즈 박스(122)의 출력단에 입력단이 연결된다. 상기 제2 리던던시 메모리 셀 제어 드라이버(132)는 상기 제2 리던던시 퓨즈 박스(122)로부터 출력되는 신호를 받아서 상기 제2 메모리 뱅(2)크 내의 리던던시 메모리 셀 어레이(152)에서 지정된 리던던시 메모리 셀을 활성화시킨다. An input terminal of the second redundancy memory cell control driver 132 is connected to an output terminal of the second redundancy fuse box 122. The second redundancy memory cell control driver 132 receives a signal output from the second redundancy fuse box 122 and selects a redundancy memory cell designated by the redundancy memory cell array 152 in the second memory bank 2. Activate it.

상기 제2 메모리 뱅크(142)는 상기 제2 리던던시 메모리 셀 제어 드라이버(132)의 출력단에 그 리던던시 메모리 셀 어레이(152)가 연결된다. 상기 제2 메모리 뱅크(142)에는 다수개의 리던던시 메모리 셀들이 구비되어있다. 상기 다수개의 리던던시 메모리 셀들 중 상기 제2 리던던시 퓨즈 박스(122)에 의해 지정된 리던던시 메모리 셀만 활성화된다. A redundancy memory cell array 152 is connected to an output terminal of the second redundancy memory cell control driver 132 in the second memory bank 142. The second memory bank 142 is provided with a plurality of redundancy memory cells. Only the redundancy memory cells designated by the second redundancy fuse box 122 among the plurality of redundancy memory cells are activated.

상술한 바와 같이 종래의 반도체 메모리 장치(101)에는 제1 및 제2 메모리 뱅크들을 제어하기 위한 리던던시 퓨즈 박스들(121,122)이 각각 따로 구성되어있음으로 인하여 반도체 메모리 장치(101)의 크기가 커진다. 더욱이 메모리 뱅크의 수가 증가하게 되면 리던던시 퓨즈 박스도 동일한 수로 증가하기 때문에 반도체 메모리 장치의 크기는 더욱 커지게 된다. 반도체 메모리 장치가 클 경우 반도체 메모리 장치의 제조비가 많이 소요된다. 따라서 반도체 메모리 장치의 제조비를 감소시키기 위해서는 반도체 메모리 장치의 크기를 감소시켜야 한다. As described above, since the redundant fuse boxes 121 and 122 for controlling the first and second memory banks are separately configured in the conventional semiconductor memory device 101, the size of the semiconductor memory device 101 increases. Furthermore, as the number of memory banks increases, the size of the semiconductor memory device becomes larger because the redundancy fuse boxes increase by the same number. When the semiconductor memory device is large, manufacturing cost of the semiconductor memory device is high. Therefore, in order to reduce the manufacturing cost of the semiconductor memory device, the size of the semiconductor memory device should be reduced.

본 발명이 이루고자하는 기술적 과제는 반도체 메모리 장치의 크기를 축소시킬 수 있는 반도체 메모리 장치의 리던던시 메모리 셀 제어 회로를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a redundancy memory cell control circuit of a semiconductor memory device capable of reducing the size of the semiconductor memory device.

상기 기술적 과제를 이루기 위하여 본 발명은, 리던던시 메모리 셀들과 일반 메모리 셀들을 구비하는 적어도 2개의 메모리 뱅크들, 외부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀들과 상기 일반 메모리 셀들을 지정하기 위한 내부 어드레스 신호를 발생하는 어드레스 버퍼, 상기 어드레스 버퍼의 출력단에 입력단이 연결되고 상기 내부 어드레스 신호를 디코딩하는 리던던시 퓨즈 박스, 및 상기 리던던시 퓨즈 박스와 상기 메모리 뱅크들 사이에 연결되고 상기 리던던시 퓨즈 박스의 출력과 상기 뱅크들을 선택하기 위한 제1 및 제2 뱅크 선택 신호들에 응답하여 상기 리던던시 메모리 셀들을 활성화시키는 리던던시 메모리 셀 제어 드라이버를 구비하는 반도체 메모리 장치를 제공한다.In order to achieve the above technical problem, the present invention provides at least two memory banks including redundancy memory cells and general memory cells, and an internal address signal for designating the redundancy memory cells and the general memory cells by decoding an external address signal. A generated address buffer, an input terminal connected to an output terminal of the address buffer and a redundancy fuse box for decoding the internal address signal, and a connection between the redundancy fuse box and the memory banks and the output of the redundancy fuse box and the banks A redundancy memory cell control driver having a redundancy memory cell control driver for activating the redundancy memory cells in response to first and second bank selection signals for selection is provided.

바람직하기는, 상기 리던던시 메모리 셀 제어 드라이버는 상기 리던던시 퓨즈 박스의 출력과 상기 제1 뱅크 선택 신호를 입력으로하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전시켜서 상기 제1 메모리 뱅크로 전송하는 인버터와, 상기 리던던시 퓨즈 박스의 출력과 상기 제2 뱅크 선택 신호를 입력으로하는 다른 낸드 게이트 및 상기 다른 낸드 게이트의 출력을 반전시켜서 상기 제2 메모리 뱅크로 전송하는 인버터를 구비한다. Preferably, the redundancy memory cell control driver includes a NAND gate configured to receive an output of the redundancy fuse box and the first bank select signal, an inverter that inverts the output of the NAND gate and transmits the NAND gate to the first memory bank; And an NAND gate for inputting the output of the redundancy fuse box and the second bank selection signal, and an inverter for inverting the output of the other NAND gate to the second memory bank.

바람직하기는 또, 상기 리던던시 퓨즈 박스는 상기 내부 어드레스 신호가 입력 전극에 인가되고 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되며 제2 제어 신호가 PMOS 트랜지스터의 게이트에 인가되는 다수개의 전송 게이트들, 상기 다수개의 전송 게이트들의 출력 전극들에 일단들이 연결된 다수개의 퓨즈들, 상기 다수개의 퓨즈들 중 인접하는 퓨즈들의 타단들을 접속하되 하나의 어드레스 비트가 출력되는 퓨즈의 타단과 상기 하나의 어드레스 비트의 반전 신호인 하나의 어드레스 비트 바 신호가 출력되는 퓨즈의 타단을 서로 접속한 다수개의 노드들을 구비하고 상기 노드들에 각각의 제1 전극이 연결되고 게이트는 상기 제2 제어 신호에 연결되며 제2 전극은 접지된 다수개의 NMOS 트랜지스터들, 및 상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압이 모두 하이 레벨일 경우에만 로우 레벨의 신호를 출력하고, 상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 하이 레벨의 신호를 출력하는 논리부를 구비한다. Preferably, the redundancy fuse box includes a plurality of transfer gates in which the internal address signal is applied to an input electrode, a first control signal is applied to a gate of an NMOS transistor, and a second control signal is applied to a gate of a PMOS transistor; A plurality of fuses having one end connected to output electrodes of the plurality of transmission gates and other ends of adjacent fuses among the plurality of fuses are connected, and the other end of the fuse having one address bit is output and the inversion of the one address bit. And a plurality of nodes connected to the other end of the fuse to which one address bit bar signal, which is a signal, is output. The first electrodes are connected to the nodes, the gate is connected to the second control signal, A plurality of grounded NMOS transistors and the first electrodes of the NMOS transistors. The voltage is both comprising a logic for outputting a signal of a low level only when the high level, and outputs any one signal of a low level when the high level of the voltage generated in the first electrode of said NMOS transistor.

바람직하기는 또한, 상기 논리부는 상기 다수개의 NMOS 트랜지스터들의 제1 전극들의 일부를 입력으로하는 낸드 게이트, 상기 다수개의 NMOS 트랜지스터들의 제1 전극들의 일부를 입력으로하는 다른 낸드 게이트, 및 상기 낸드 게이트의 출력과 상기 다른 낸드 게이트의 출력을 입력으로하고 출력은 상기 리던던시 메모리 셀 제어 드라이버로 입력되는 노아 게이트를 구비한다. Preferably, the logic unit includes a NAND gate as part of first electrodes of the plurality of NMOS transistors, another NAND gate as part of first electrodes of the plurality of NMOS transistors, and the NAND gate. An output and an output of the other NAND gate are input, and the output has a NOR gate input to the redundancy memory cell control driver.

상기 본 발명에 의하여 반도체 메모리 장치의 제조비가 감소된다. According to the present invention, the manufacturing cost of the semiconductor memory device is reduced.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리 장치(201)의 리던던시 메모리 셀 제어 회로를 설명하기 위한 블록도이다. 도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치(201)는 어드레스 버퍼(211), 리던던시 퓨즈 박스(221), 리던던시 메모리 셀 제어 드라이버(231) 및 제1 및 제2 메모리 뱅크들(241,242)을 구비한다. 2 is a block diagram illustrating a redundancy memory cell control circuit of the semiconductor memory device 201 according to the present invention. Referring to FIG. 2, the semiconductor memory device 201 according to the present invention may include an address buffer 211, a redundant fuse box 221, a redundant memory cell control driver 231, and first and second memory banks 241 and 242. It is provided.

상기 어드레스 버퍼(211)는 상기 반도체 메모리 장치(201)의 외부로부터 어드레스 신호를 받아서 상기 제1 및 제2 메모리 뱅크들(241,242) 내의 메모리 셀들을 지정하기 위한 내부 어드레스 신호(CAi)를 발생시킨다. The address buffer 211 receives an address signal from the outside of the semiconductor memory device 201 and generates an internal address signal CAi for designating memory cells in the first and second memory banks 241 and 242.

상기 리던던시 퓨즈 박스(221)는 상기 어드레스 버퍼(211)의 출력단에 입력단이 연결된다. 상기 리던던시 퓨즈 박스(221)는 상기 어드레스 버퍼(211)로부터 발생되는 내부 어드레스 신호(CAi)를 받아서 이를 디코딩(decoding)한다. An input terminal of the redundancy fuse box 221 is connected to an output terminal of the address buffer 211. The redundancy fuse box 221 receives an internal address signal CAi generated from the address buffer 211 and decodes it.

상기 리던던시 메모리 셀 제어 드라이버(231)는 상기 리던던시 퓨즈 박스(221)의 출력단에 입력단이 연결된다. 상기 리던던시 메모리 셀 제어 드라이버(231)는 상기 리던던시 퓨즈 박스(221)로부터 출력되는 신호와 상기 제1 및 제2 메모리 뱅크들(241,242)을 선택하기 위한 뱅크 선택 신호들(B0,B1)에 응답하여 상기 제1 및 제2 메모리 뱅크들(241,242)에 있는 리던던시 메모리 셀 어레이들(251,252) 중 지정된 리던던시 메모리 셀을 활성화시킨다. The redundancy memory cell control driver 231 has an input terminal connected to an output terminal of the redundancy fuse box 221. The redundancy memory cell control driver 231 responds to a signal output from the redundancy fuse box 221 and bank selection signals B0 and B1 for selecting the first and second memory banks 241 and 242. Activates a designated redundancy memory cell among redundancy memory cell arrays 251 and 252 in the first and second memory banks 241 and 242.

상기 제1 및 제2 메모리 뱅크들(241,242)은 상기 리던던시 메모리 셀 제어 드라이버(231)의 출력단에 그 리던던시 메모리 셀 어레이들(251,252)이 연결된다. 상기 메모리 셀 어레이들(251,252)에는 다수개의 리던던시 메모리 셀들이 구비되어있다. 상기 다수개의 리던던시 메모리 셀들 중 상기 리던던시 퓨즈 박스(221)에 의해 지정된 리던던시 메모리 셀만 활성화된다. Redundancy memory cell arrays 251 and 252 are connected to output terminals of the redundancy memory cell control driver 231 in the first and second memory banks 241 and 242. The memory cell arrays 251 and 252 are provided with a plurality of redundancy memory cells. Only the redundancy memory cells designated by the redundancy fuse box 221 of the plurality of redundancy memory cells are activated.

도 3은 상기 도 2에 도시된 리던던시 퓨즈 박스(221)의 회로도이다. 도 3을 참조하면, 상기 리던던시 퓨즈 박스(221)는 제1 내지 제16 전송 게이트들(301∼316), 제1 내지 제16 퓨즈들(331∼346), 제1 내지 제8 NMOS 트랜지스터들(351∼358) 및 논리부(371)를 구비한다. 3 is a circuit diagram of the redundancy fuse box 221 shown in FIG. Referring to FIG. 3, the redundancy fuse box 221 may include first to sixteenth transfer gates 301 to 316, first to sixteenth fuses 331 to 346, and first to eighth NMOS transistors ( 351 to 358 and a logic unit 371.

상기 제1 내지 제16 전송 게이트들(301∼316)의 입력 전극들에 상기 내부 어드레스 신호(CAi)의 각 칼럼 어드레스 비트들(CA0∼CA7,

Figure pat00001
∼
Figure pat00002
)이 가 인가되고, 상기 제1 내지 제16 전송 게이트들(301∼316)의 NMOS 트랜지스터들의 게이트들에 제1 제어 신호(C1)가 인가되며, 상기 제1 내지 제16 전송 게이트들(301∼316)의 PMOS 트랜지스터들의 게이트들에 제2 제어 신호(C2)가 인가된다. 상기 제1 제어 신호(C1)가 하이(high)이고 상기 제2 제어 신호(C2)가 로우(low)이면 상기 제1 내지 제16 전송 게이트들(301∼316)은 턴온되고, 상기 제1 제어 신호(C1)가 로우이거나 상기 제2 제어 신호(C2)가 하이이면 상기 제1 내지 제16 전송 게이트들(301∼316)은 턴오프된다.Each of the column address bits CA0 to CA7 of the internal address signal CAi is input to the input electrodes of the first to sixteenth transfer gates 301 to 316.
Figure pat00001
To
Figure pat00002
) Is applied, a first control signal C1 is applied to the gates of the NMOS transistors of the first to sixteenth transfer gates 301 to 316, and the first to sixteenth transfer gates 301 to. The second control signal C2 is applied to the gates of the PMOS transistors of 316. When the first control signal C1 is high and the second control signal C2 is low, the first to sixteenth transfer gates 301 to 316 are turned on, and the first control is performed. When the signal C1 is low or the second control signal C2 is high, the first to sixteenth transfer gates 301 to 316 are turned off.

상기 제1 내지 제16 전송 게이트들(301∼316)의 출력 전극들에 상기 제1 내지 제16 퓨즈들(331∼346)이 연결된다. 상기 제1 내지 제16 전송 게이트들(301∼316)과 상기 제1 내지 제16 퓨즈들(331∼346) 중 각 전송 게이트에 각 퓨즈가 하나씩 연결된다. The first to sixteenth fuses 331 to 346 are connected to output electrodes of the first to sixteenth transfer gates 301 to 316. Each fuse is connected to one of the first to sixteenth transfer gates 301 to 316 and the first to sixteenth fuses 331 to 346.

상기 제1 내지 제16 퓨즈들(331∼346) 중 인접하는 퓨즈들의 타단들을 접속하되 하나의 어드레스 비트가 출력되는 퓨즈의 타단과 상기 하나의 어드레스 비트의 반전 신호인 하나의 어드레스 비트 바 신호가 출력되는 퓨즈의 타단을 서로 접속한 다수개의 노드들(N1∼N8)을 구비하고 상기 노드들(N1∼N8)에 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제1 전극들, 예컨대 드레인들이 각각 연결되고, 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 게이트들에 상기 제2 제어 신호(C2)가 인가되며, 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제2 전극들은 모두 접지되어있다. 즉, 제1 노드(N1)에 상기 제1 NMOS 트랜지스터(351)의 드레인이 연결되고, 제2 노드(N2)에 제2 NMOS 트랜지스터(352)의 드레인이 연결된다. 동일한 방법으로 제8 노드(N8)에 제8 NMOS 트랜지스터(358)의 드레인이 연결된다. The other ends of the adjacent fuses of the first to sixteenth fuses 331 to 346 are connected, but one address bit bar signal, which is an inverted signal of the other address and one address bit, is outputted. A plurality of nodes N1 to N8 connected to the other ends of the fuses, and the first electrodes of the first to eighth NMOS transistors 351 to 358 are connected to the nodes N1 to N8, for example. Drains are connected to each other, the second control signal C2 is applied to gates of the first to eighth NMOS transistors 351 to 358, and the first to eighth NMOS transistors 351 to 358. The second electrodes of are all grounded. That is, the drain of the first NMOS transistor 351 is connected to the first node N1, and the drain of the second NMOS transistor 352 is connected to the second node N2. In the same manner, the drain of the eighth NMOS transistor 358 is connected to the eighth node N8.

상기 논리부(371)는 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 드레인들에 그 입력단이 연결되고, 리던던시 메모리 셀 제어 드라이버(231)의 입력단에 그 출력단이 연결된다. 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제1 전극들에 발생하는 전압이 모두 하이 레벨일 경우 상기 논리부(371)는 로우 레벨의 신호를 출력하고, 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제1 전극들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 상기 논리부(371)는 하이 레벨의 신호를 출력한다. The logic unit 371 has an input terminal connected to drains of the first to eighth NMOS transistors 351 to 358 and an output terminal connected to an input terminal of a redundancy memory cell control driver 231. When the voltages generated at the first electrodes of the first to eighth NMOS transistors 351 to 358 are all at a high level, the logic unit 371 outputs a low level signal and the first to eighth signals. If any one of voltages generated in the first electrodes of the NMOS transistors 351 to 358 is at the low level, the logic unit 371 outputs a high level signal.

상기 제1 내지 제8 퓨즈들(331∼338)의 연결 상태를 제어함에 따라 상기 리던던시 퓨즈 박스(221)의 출력이 선택된다. 즉, 상기 제1 내지 제8 퓨즈들(331∼338)의 연결 상태에 따라 특정한 어드레스가 인가될 때에만 상기 논리부(371)는 하이 레벨의 신호를 출력하고, 상기 논리부(371)의 출력에 의해 선택된 리던던시 메모리 셀만 활성화된다. The output of the redundancy fuse box 221 is selected by controlling the connection state of the first to eighth fuses 331 to 338. That is, the logic unit 371 outputs a high level signal only when a specific address is applied according to the connection state of the first to eighth fuses 331 to 338, and the output of the logic unit 371 is output. Only the redundancy memory cells selected by are activated.

상기 논리부(371)는 두 개의 낸드 게이트(NAND Gate)들(381,382))과 하나의 노아 게이트(NOR Gate)(391)를 구비한다. The logic unit 371 includes two NAND gates 381 and 382 and one NOR gate 391.

상기 제1 내지 제4 NMOS 트랜지스터들(351∼354)의 드레인들에 낸드 게이트(382)의 입력단이 연결된다. 상기 제1 내지 제4 NMOS 트랜지스터들(351∼354)의 드레인들에 발생하는 전압이 모두 하이 레벨일 경우 낸드 게이트(382)는 로우 레벨의 신호를 출력하고, 상기 제1 내지 제4 NMOS 트랜지스터들(351∼354)의 드레인들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 낸드 게이트(382)는 하이 레벨의 신호를 출력한다. Input terminals of the NAND gate 382 are connected to drains of the first to fourth NMOS transistors 351 to 354. When the voltages generated in the drains of the first to fourth NMOS transistors 351 to 354 are all at a high level, the NAND gate 382 outputs a low level signal and the first to fourth NMOS transistors. If any of the voltages generated in the drains 351 to 354 is at the low level, the NAND gate 382 outputs a high level signal.

상기 제5 내지 제8 NMOS 트랜지스터들(355∼358)의 드레인들에 낸드 게이트(381)의 입력단이 연결된다. 상기 제5 내지 제8 NMOS 트랜지스터들(355∼358)의 드레인들에 발생하는 전압이 모두 하이 레벨일 경우 낸드 게이트(381)는 로우 레벨의 신호를 출력하고, 상기 제5 내지 제8 NMOS 트랜지스터들(355∼358)의 드레인들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 낸드 게이트(381)는 하이 레벨의 신호를 출력한다. Input terminals of the NAND gate 381 are connected to drains of the fifth to eighth NMOS transistors 355 to 358. When the voltages generated in the drains of the fifth to eighth NMOS transistors 355 to 358 are all at a high level, the NAND gate 381 outputs a low level signal and the fifth to eighth NMOS transistors. If any of the voltages generated in the drains 355 to 358 is at the low level, the NAND gate 381 outputs a high level signal.

노아 게이트(391)는 낸드 게이트들(381,382)의 출력을 입력으로하고, 그 출력은 상기 리던던시 메모리 셀 제어 드라이버(231)로 입력된다. 낸드 게이트들(381,382)의 출력이 모두 로우 레벨일 경우 노아 게이트(391)는 로우 레벨의 신호를 출력하고, 낸드 게이트들(381,382)의 출력들 중 어느 하나라도 하이 레벨이면 노아 게이트(391)는 로우 레벨의 신호를 출력한다. The NOR gate 391 is input to the outputs of the NAND gates 381 and 382, and the output is input to the redundancy memory cell control driver 231. When the outputs of the NAND gates 381 and 382 are all at the low level, the NOR gate 391 outputs a low level signal, and when any one of the outputs of the NAND gates 381 and 382 is at the high level, the NOR gate 391 is Output a low level signal.

도 4는 상기 도 2에 도시된 리던던시 메모리 셀 제어 드라이버(231)의 회로도이다. 도 4를 참조하면, 상기 리던던시 메모리 셀 제어 드라이버(231)는 두 개의 낸드 게이트들(411,412)과 두 개의 인버터들(421,422)을 구비한다. 4 is a circuit diagram of the redundancy memory cell control driver 231 shown in FIG. Referring to FIG. 4, the redundancy memory cell control driver 231 includes two NAND gates 411 and 412 and two inverters 421 and 422.

낸드 게이트(411)는 상기 리던던시 퓨즈 박스(221)의 출력과 제1 뱅크 선택 신호(B0)를 입력으로한다. 상기 리던던시 퓨즈 박스(221)의 출력과 제1 뱅크 선택 신호(B0) 중 어느 하나라도 로우이면 낸드 게이트(411)는 하이 레벨의 신호를 출력하고, 상기 리던던시 퓨즈 박스(221)의 출력과 제1 뱅크 선택 신호(B0)가 모두 하이일 경우에만 낸드 게이트(411)는 로우 레벨의 신호를 출력한다. The NAND gate 411 receives the output of the redundancy fuse box 221 and the first bank selection signal B0 as an input. If any one of the output of the redundancy fuse box 221 and the first bank selection signal B0 is low, the NAND gate 411 outputs a high level signal, and the output of the redundancy fuse box 221 and the first gate select signal B0 are low. Only when the bank selection signals B0 are high, the NAND gate 411 outputs a low level signal.

인버터(421)는 낸드 게이트(411)의 출력을 반전시켜서 상기 제1 메모리 뱅크(도 2의 241)로 전송한다. The inverter 421 inverts the output of the NAND gate 411 and transmits it to the first memory bank 241 of FIG. 2.

상기 리던던시 퓨즈 박스(221)의 출력과 상기 제1 뱅크 선택 신호(B0)가 하이일 경우, 상기 인버터(421)의 출력은 하이가 되어 상기 제1 메모리 뱅크(241)의 리던던시 메모리 셀이 선택된다. When the output of the redundancy fuse box 221 and the first bank selection signal B0 are high, the output of the inverter 421 becomes high so that the redundancy memory cells of the first memory bank 241 are selected. .

낸드 게이트(412)는 상기 리던던시 퓨즈 박스(221)의 출력과 제2 뱅크 선택 신호(B1)를 입력으로한다. 상기 리던던시 퓨즈 박스(221)의 출력과 제2 뱅크 선택 신호(B1) 중 어느 하나라도 로우이면 낸드 게이트(412)는 하이 레벨의 신호를 출력하고, 상기 리던던시 퓨즈 박스(221)의 출력과 제2 뱅크 선택 신호(B1)가 모두 하이일 경우에만 낸드 게이트(412)는 로우 레벨의 신호를 출력한다. The NAND gate 412 receives the output of the redundancy fuse box 221 and the second bank selection signal B1 as an input. If any one of the output of the redundancy fuse box 221 and the second bank selection signal B1 is low, the NAND gate 412 outputs a high level signal, and the output of the redundancy fuse box 221 and the second one. Only when the bank select signals B1 are high, the NAND gate 412 outputs a low level signal.

인버터(422)는 낸드 게이트(412)의 출력을 반전시켜서 상기 제2 메모리 뱅크(도 2의 242)로 전송한다. The inverter 422 inverts the output of the NAND gate 412 and transmits it to the second memory bank 242 of FIG. 2.

상기 리던던시 퓨즈 박스(221)의 출력과 상기 제2 뱅크 선택 신호(B1)가 하이일 경우, 상기 인버터(422)의 출력은 하이가 되어 상기 제2 메모리 뱅크(242)의 리던던시 메모리 셀이 선택된다. When the output of the redundancy fuse box 221 and the second bank selection signal B1 are high, the output of the inverter 422 becomes high so that the redundancy memory cell of the second memory bank 242 is selected. .

본 발명에서 제1 및 제2 메모리 뱅크들(241,242)의 수가 3개 이상으로 증가하더라도 상기 리던던시 퓨즈 박스(221)의 수와 상기 리던던시 메모리 셀 제어 드라이버(231)의 수는 더 이상 증가하지 않고 각각 하나씩만 가지고도 상기 3개 이상의 메모리 뱅크들을 제어할 수가 있다. 따라서 본 발명이 적용되는 반도체 메모리 장치(201)의 칩 사이즈는 메모리 뱅크의 수가 증가하더라도 더 이상 증가하지 않는다. In the present invention, even if the number of the first and second memory banks 241 and 242 is increased to three or more, the number of the redundancy fuse boxes 221 and the number of the redundancy memory cell control drivers 231 are not increased any more. Only one can control the three or more memory banks. Therefore, the chip size of the semiconductor memory device 201 to which the present invention is applied does not increase any more even if the number of memory banks increases.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치(201)의 크기가 감소되어 반도체 메모리 장치(201)의 제조비가 감소된다. As described above, according to the present invention, the size of the semiconductor memory device 201 is reduced, thereby reducing the manufacturing cost of the semiconductor memory device 201.

도 1은 종래의 반도체 메모리 장치의 리던던시 메모리 셀 제어 회로를 설명하기 위한 블록도.1 is a block diagram illustrating a redundancy memory cell control circuit of a conventional semiconductor memory device.

도 2는 본 발명에 따른 반도체 메모리 장치의 리던던시 메모리 셀 제어 회로를 설명하기 위한 블록도.2 is a block diagram illustrating a redundancy memory cell control circuit of a semiconductor memory device according to the present invention.

도 3은 상기 도 2에 도시된 리던던시 퓨즈 박스의 회로도.3 is a circuit diagram of the redundancy fuse box shown in FIG.

도 4는 상기 도 2에 도시된 리던던시 메모리 셀 제어 드라이버의 회로도.4 is a circuit diagram of the redundancy memory cell control driver shown in FIG.

Claims (4)

리던던시 메모리 셀들과 일반 메모리 셀들을 구비하는 적어도 2개의 메모리 뱅크들;At least two memory banks having redundancy memory cells and normal memory cells; 외부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀들과 상기 일반 메모리 셀들을 지정하기 위한 내부 어드레스 신호를 발생하는 어드레스 버퍼;An address buffer for decoding an external address signal to generate an internal address signal for designating the redundancy memory cells and the general memory cells; 상기 어드레스 버퍼의 출력단에 입력단이 연결되고 상기 내부 어드레스 신호를 디코딩하는 리던던시 퓨즈 박스;A redundancy fuse box connected to an output terminal of the address buffer and decoding the internal address signal; 상기 리던던시 퓨즈 박스와 상기 메모리 뱅크들 사이에 연결되고 상기 리던던시 퓨즈 박스의 출력과 상기 뱅크들을 선택하기 위한 제1 및 제2 뱅크 선택 신호들에 응답하여 상기 리던던시 메모리 셀들을 활성화시키는 리던던시 메모리 셀 제어 드라이버를 구비하고,A redundancy memory cell control driver coupled between the redundancy fuse box and the memory banks and activating the redundancy memory cells in response to an output of the redundancy fuse box and first and second bank select signals for selecting the banks And 상기 리던던시 메모리 셀 제어 드라이버는 The redundancy memory cell control driver 상기 리던던시 퓨즈 박스의 출력 신호와 상기 제1 뱅크 선택 신호를 입력하고, 상기 리던던시 퓨즈 박스의 출력 신호와 상기 제1 뱅크 선택 신호를 논리곱한 결과를 상기 메모리 뱅크들 중 하나로 전달하는 제1 논리 게이트; 및A first logic gate configured to input an output signal of the redundancy fuse box and the first bank selection signal, and transfer a result of performing an AND operation on the output signal of the redundancy fuse box and the first bank selection signal to one of the memory banks; And 상기 리던던시 퓨즈 박스의 출력 신호와 상기 제2 뱅크 선택 신호를 입력하고, 상기 리던던시 퓨즈 박스의 출력 신호와 상기 제2 뱅크 선택 신호를 논리곱한 결과를 상기 메모리 뱅크들 중 다른 하나로 전달하는 제2 논리 게이트를 구비하는 것을 특징으로하는 반도체 메모리 장치.A second logic gate configured to input an output signal of the redundancy fuse box and the second bank select signal, and transfer a result of an AND of the output signal of the redundancy fuse box and the second bank select signal to another one of the memory banks; A semiconductor memory device comprising: a. 제1항에 있어서, 상기 리던던시 메모리 셀 제어 드라이버는 상기 린던던시 퓨즈 박스의 출력과 상기 제1 뱅크 신호가 액티브이면 상기 제1 메모리 뱅크(241) 내의 리던던시 메모리 셀들 중 상기 리던던시 퓨즈 박스의 출력이 지정하는 리던던시 메모리 셀을 활성화시키고, 상기 린던던시 퓨즈 박스의 출력과 상기 제2 뱅크 신호가 액티브이면 상기 제2 메모리 뱅크(242) 내의 리던던시 메모리 셀들 중 상기 리던던시 퓨즈 박스의 출력이 지정하는 리던던시 메모리 셀을 활성화시키는 것을 특징으로하는 반도체 메모리 장치.The redundancy memory cell control driver of claim 1, wherein the output of the redundancy fuse box among the redundancy fuse cells of the first memory bank 241 is output when the output of the redundancy fuse box and the first bank signal are active. A redundancy memory designated by the output of the redundancy fuse box among the redundancy memory cells in the second memory bank 242 when the output of the redundancy fuse box and the second bank signal are active And activating a cell. 제1항에 있어서, 상기 리던던시 퓨즈 박스는 The method of claim 1, wherein the redundancy fuse box 상기 내부 어드레스 신호가 입력 전극에 인가되고 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되며 제2 제어 신호가 PMOS 트랜지스터의 게이트에 인가되는 다수개의 전송 게이트들;A plurality of transfer gates in which the internal address signal is applied to an input electrode, a first control signal is applied to a gate of an NMOS transistor, and a second control signal is applied to a gate of a PMOS transistor; 상기 다수개의 전송 게이트들의 출력 전극들에 일단들이 연결된 다수개의 퓨즈들;A plurality of fuses having ends connected to output electrodes of the plurality of transmission gates; 상기 다수개의 퓨즈들 중 인접하는 퓨즈들의 타단들을 접속하되 하나의 어드레스 비트가 출력되는 퓨즈의 타단과 상기 하나의 어드레스 비트의 반전 신호인 하나의 어드레스 비트 바 신호가 출력되는 퓨즈의 타단을 서로 접속한 다수개의 노드들을 구비하고 상기 노드들에 각각의 제1 전극이 연결되고 게이트는 상기 제2 제어 신호에 연결되며 제2 전극은 접지된 다수개의 NMOS 트랜지스터들; 및Connecting the other ends of adjacent fuses among the plurality of fuses, and connecting the other end of the fuse to which one address bit is output and the other end of the fuse to which one address bit bar signal, which is an inverted signal of the one address bit, are output. A plurality of NMOS transistors having a plurality of nodes, each first electrode connected to the nodes, a gate connected to the second control signal, and a second electrode grounded; And 상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압이 모두 하이 레벨일 경우에만 로우 레벨의 신호를 출력하고, 상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 하이 레벨의 신호를 출력하는 논리부를 구비하는 것을 특징으로하는 반도체 메모리 장치.The low level signal is output only when the voltages generated at the first electrodes of the NMOS transistors are all high level, and the high level signal is generated when any one of the voltages generated at the first electrodes of the NMOS transistors is low level. And a logic unit for outputting a signal. 제3항에 있어서, 상기 논리부는 The logic unit of claim 3, wherein the logic unit 상기 다수개의 NMOS 트랜지스터들의 제1 전극들의 일부를 입력으로하는 낸드 게이트;A NAND gate as a part of first electrodes of the plurality of NMOS transistors; 상기 다수개의 NMOS 트랜지스터들의 제1 전극들의 일부를 입력으로하는 다른 낸드 게이트; 및Another NAND gate as a part of first electrodes of the plurality of NMOS transistors; And 상기 낸드 게이트의 출력과 상기 다른 낸드 게이트의 출력을 입력으로하고 출력은 상기 리던던시 메모리 셀 제어 드라이버로 입력되는 노아 게이트를 구비하는 것을 특징으로하는 반도체 메모리 장치.And an NOR gate input as an input of the NAND gate and an output of the other NAND gate, and an output thereof to the redundancy memory cell control driver.
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