KR100484251B1 - Method of manufacturing capacitor for semiconductor device - Google Patents
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Abstract
본 발명은 층간절연막으로부터 수소기가 확산되더라도 기판의 손상 및 문턱전압의 험프 현상을 효과적으로 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다. 본 발명의 일 측면에 따르면, 게이트 구조물이 형성된 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 비트라인을 형성하는 단계; 상기 층간절연막을 통하여 상기 반도체 기판으로 플로린기를 확산시키는 단계; 및 상기 비트라인 사이의 공간을 매립하도록 전체 구조 상부에 산화막을 형성하는 단계를 포함하고, 상기 플로린기의 확산은 상기 산화막 형성 챔버 내에서 실시하는 반도체 소자의 제조방법이 제공된다.The present invention provides a method for manufacturing a semiconductor device that can effectively prevent the damage of the substrate and the hump phenomenon of the threshold voltage even if the hydrogen group is diffused from the interlayer insulating film to improve the characteristics of the device. According to an aspect of the invention, the step of forming an interlayer insulating film on a silicon substrate with a gate structure; Forming a bit line on the interlayer insulating film; Diffusing a florin group into said semiconductor substrate through said interlayer insulating film; And forming an oxide film over the entire structure to fill the space between the bit lines, wherein the diffusion of the florin group is performed in the oxide film forming chamber.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 층간절연막의 수분확산에 의한 문턱전압의 험프(hump) 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing a hump phenomenon of a threshold voltage caused by water diffusion of an interlayer insulating film.
일반적으로, 반도체 소자의 제조시 상부 도전층과 하부 도전층 사이를 절연하기 위하여 산화막 등을 이용하여 층간절연막을 형성한다. In general, an interlayer insulating film is formed using an oxide film or the like to insulate between an upper conductive layer and a lower conductive layer in the manufacture of a semiconductor device.
그러나, 자연산화막 이외의 거의 대부분의 산화막이 H2O, OH기 및 H기 등을 포함하고 있기 때문에, 증착방법에 따라 정도의 차이는 있지만, 일정 온도 대역에서는 대부분의 산화막으로부터 수분의 확산(diffusion)이 일어나게 된다. 이에 따라, 예컨대 도 1에 도시된 바와 같이, 게이트 구조물(100) 측부의 제 1 및 제 2 질화막 스페이서(15, 17) 사이에 버퍼 산화막(16)이 형성된 경우에는, 후속 비트라인(미도시) 사이를 매립하기 위하여 500℃ 이상의 온도에서 고밀도 플라즈마 산화막(High Density Plasma; HDP) 산화막을 형성할 때, 층간절연막(20)으로부터 H기가 확산하여 버퍼 산화막(16)을 따라 유입되어 기판(10)의 소정 부분, 특히 소자분리막(11)의 코너(corner) 부분에 포지티브(positive) 형태로 쌓이게 되어 기판(10)의 손상(damage; 200)을 유발할 뿐만 아니라 문턱전압(threshold voltage; Vth)이 현저하게 낮아지는 험프(hump) 현상을 일으켜 단채널효과(short channel effect) 및 누설전류 등을 유발함으로써, 결국 소자의 특성을 저하시키게 된다. 즉, 도 2는 이상적인 경우(A)와 험프 현상이 발생된 경우(B)의 게이트 전압에 따른 드레인 전류를 나타낸 그래프로서, 도 2에 나타낸 바와 같이, 험프 현상이 발생된 경우(B)에 게이트 전압이 감소되면 드레인 전류가 증가되는 단채널효과가 유발됨을 알 수 있다. 또한, 층간절연막(20)으로부터 H기가 확산하는 것을 방지하기 위하여 HDP 산화막을 500℃ 이하의 낮은 온도에서 형성하게 되면 HDP 산화막의 증착속도가 증가하여 HDP 산화막의 갭매립(gap-filling) 특성이 저하되어 결국 소자 특성에 악영향을 미치게 된다.However, since most of the oxide films other than the natural oxide films contain H 2 O, OH groups, and H groups, the degree of difference varies depending on the deposition method. ) Will happen. Accordingly, as shown in FIG. 1, in the case where the buffer oxide layer 16 is formed between the first and second nitride spacers 15 and 17 on the side of the gate structure 100, a subsequent bit line (not shown) is shown. When forming a high density plasma oxide (HDP) oxide film at a temperature of 500 ° C. or more to fill the gaps, H groups diffuse from the interlayer insulating film 20 and flow along the buffer oxide film 16 to form the substrate 10. A positive portion of the device isolation layer 11 is stacked in a positive shape, not only to cause damage to the substrate 10 but also to significantly increase the threshold voltage Vth. The lowering of the hump (hum) phenomenon, causing a short channel effect (leak channel current), leakage current, etc., eventually deteriorates the device characteristics. That is, FIG. 2 is a graph showing the drain current according to the gate voltage in the ideal case (A) and the hump phenomenon (B), and as shown in FIG. 2, the gate in the case of the hump phenomenon (B) It can be seen that decreasing the voltage causes a short channel effect in which the drain current is increased. In addition, when the HDP oxide film is formed at a temperature lower than 500 ° C. in order to prevent diffusion of H groups from the interlayer insulating film 20, the deposition rate of the HDP oxide film is increased to decrease the gap-filling characteristics of the HDP oxide film. As a result, the device characteristics are adversely affected.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 층간절연막으로부터 수소기가 확산되더라도 기판의 손상 및 문턱전압의 험프 현상을 효과적으로 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and fabrication of a semiconductor device which can improve the device characteristics by effectively preventing the damage of the substrate and the hump phenomenon of the threshold voltage even when hydrogen groups are diffused from the interlayer insulating film. The purpose is to provide a method.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 구조물이 형성된 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 비트라인을 형성하는 단계; 상기 층간절연막을 통하여 상기 반도체 기판으로 플로린기를 확산시키는 단계; 및 상기 비트라인 사이의 공간을 매립하도록 전체 구조 상부에 산화막을 형성하는 단계를 포함하고, 상기 플로린기의 확산은 상기 산화막 형성 챔버 내에서 실시하는 반도체 소자의 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, a step of forming an interlayer insulating film on a silicon substrate with a gate structure; Forming a bit line on the interlayer insulating film; Diffusing a florin group into said semiconductor substrate through said interlayer insulating film; And forming an oxide film over the entire structure to fill the space between the bit lines, wherein the diffusion of the florin group is performed in the oxide film forming chamber.
여기서, 플로린기를 확산시키는 단계는 상기 산화막 형성 챔버 내부로 상기 실리콘 기판을 로딩하는 단계; 상기 산화막 형성 챔버 내부로 NF3 개스를 유입하는 단계; 및 NF3 개스를 소정의 입력 주파수 전력 하에서 해리시키는 단계로 이루어지고, 산화막 형성 전, NF3 개스의 미반응된 개스를 챔버로부터 펌핑하는 단계를 더 포함한다.The diffusing of the florin group may include loading the silicon substrate into the oxide film forming chamber; Introducing NF 3 gas into the oxide film formation chamber; And dissociating the NF 3 gas under a predetermined input frequency power, and pumping the unreacted gas of the NF 3 gas from the chamber before forming the oxide film.
또한, NF3 개스는 리모트 플라즈마 시스템으로부터 챔버 내부로 유입하고, 해리시의 입력 주파수 전력은 0 내지 1000W로 조정하고, 입력 주파주 전력의 주파수 대역은 13.56MHz의 무선주파수 영역이며, 해리시 공정시간은 1초 내지 60분으로 설정하고, 공정온도는 0 내지 700℃로 설정한다.In addition, NF 3 gas is introduced into the chamber from the remote plasma system, the input frequency power at the time of dissociation is adjusted to 0 to 1000W, the frequency band of the input frequency power is a radio frequency region of 13.56 MHz, the process time at the time of dissociation Is set to 1 second to 60 minutes, and the process temperature is set to 0 to 700 ° C.
또한, 산화막은 고밀도 플라즈마 산화막으로 600℃ 이상의 온도에서 형성한다.The oxide film is formed of a high density plasma oxide film at a temperature of 600 ° C or higher.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 도 1에서와 동일한 부분에 대해서는 동일한 도면부호를 부여한다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and like reference numerals denote like parts as in FIG. 1.
도 3a를 참조하면, 소자분리막(11)이 형성된 반도체 기판(10) 상에 게이트 산화막(12), 게이트 전극(13) 및 하드 마스크가 순차적으로 적층된 게이트 구조물(100)을 형성한다. 여기서, 반도체 기판(10)은 실리콘 기판이며, 게이트 전극(13)은 폴리실리콘막(13A)과 금속막(13B)의 이중막으로 이루어진다. 그 다음, 게이트 구조물(100) 측부에 제 1 질화막 스페이서(15), 버퍼 산화막(16) 및 제 2 질화막 스페이서(17)을 순차적으로 형성한다. 여기서, 버퍼 산화막(16)은 질화막에 의해 게이트 구조물(100) 및 기판(10)에 발생되는 기계적 스트레스를 완화시켜, 예컨대 디램(DRAM)과 같은 메모리 소자의 경우 리프레시(refresh) 특성을 향상시킨다. 또한, 제 2 질화막 스페이서(17)는 게이트 전극(13)에 대한 배리어로서 작용한다. 그 다음, 게이트 구조물(100) 사이의 공간을 매립하도록 기판 전면 상에 분리절연막(18)을 형성하고, 기판(10)의 일부가 노출되도록 분리절연막(18)을 패터닝하여 플러그용 콘택홀을 형성한다. 그 후, 콘택홀에 매립되도록 폴리실리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 폴리실리콘막을 분리시켜 기판(10)과 콘택하는 플러그(19)를 형성한다.Referring to FIG. 3A, a gate structure 100 in which the gate oxide layer 12, the gate electrode 13, and the hard mask are sequentially stacked is formed on the semiconductor substrate 10 on which the device isolation layer 11 is formed. Here, the semiconductor substrate 10 is a silicon substrate, and the gate electrode 13 is made of a double film of the polysilicon film 13A and the metal film 13B. Next, the first nitride film spacer 15, the buffer oxide film 16, and the second nitride film spacer 17 are sequentially formed on the side of the gate structure 100. Here, the buffer oxide layer 16 may alleviate the mechanical stress generated in the gate structure 100 and the substrate 10 by the nitride layer, thereby improving the refresh characteristic in the case of a memory device such as a DRAM. The second nitride film spacer 17 also serves as a barrier to the gate electrode 13. Next, the isolation insulating film 18 is formed on the entire surface of the substrate to fill the space between the gate structures 100, and the isolation insulating film 18 is patterned to expose a portion of the substrate 10 to form a contact hole for the plug. do. Thereafter, a polysilicon film is deposited so as to be embedded in the contact hole, and the polysilicon film is separated by a chemical mechanical polishing (CMP) process or an etch-back process to contact the substrate 10 by a plug 19. ).
도 3b를 참조하면, 이후 형성될 비트라인과 게이트 구조물(100) 사이를 절연하도록 기판 전면 상에 산화막으로 층간절연막(20)을 형성하고, CMP 공정에 의해 층간절연막(20) 표면을 평탄화한다. 그 다음, 도 3c에 도시된 바와 같이, 층간절연막(20) 상의 소정 부분에 비트라인(21)을 형성한다.Referring to FIG. 3B, an interlayer insulating film 20 is formed on the entire surface of the substrate to insulate the bit line to be formed later from the gate structure 100, and the surface of the interlayer insulating film 20 is planarized by a CMP process. Next, as shown in FIG. 3C, a bit line 21 is formed in a predetermined portion on the interlayer insulating film 20.
도 3d를 참조하면, 비트라인(21)이 형성된 기판(웨이퍼)을 이후 형성될 고밀도 플라즈마(High Density Plasma; HDP) 산화막 형성을 위한 공정챔버, 예컨대 HDP 챔버로 유입하고, 리모트 플라즈마 시스템(Remote Plasma System; RPS)으로부터 챔버 세정개스인 NF3 개스를 해리되지 않은 상태로 챔버 내부로 유입한 후, 유입된 NF3 개스를 소정의 입력 주파수 전력하에서 해리시킨다. 그러면, NF3 개스의 F기가 층간절연막(20) 및 버퍼 산화막(26)을 통하여 게이트 산화막(12) 및 기판(10)으로 확산하여 약한 결합력을 지닌 Si＝O 결합을 파괴하고 Si-F 결합을 형성한다(O를 기판 내부로 밀어 넣는 효과를 가져와 게이트산화막-기판 계면에 Si-O 결합을 증가시키는 결과를 초래하며, 이는 게이트산화막의 전기적 두께를 증가시킴을 의미함). 여기서, 입력 주파수 전력은 일반적으로 고주파 전력을 제로(zero)화하는데, NF3 개스의 해리시에는 입력 주파수 전력을 NF3에 의한 이온충격(ion bombard) 효과가 형성되지 않도록 0 내지 1000W로 조정하는 것이 바람직하고, 이때 입력 주파주 전력의 주파수 대역은 13.56MHz의 무선주파수(radio frequency) 영역이다. 또한, 해리시 공정시간은 F기의 확산을 감안하여 1초 내지 60분으로 설정하고, 공정온도는 0 내지 700℃로 설정한다.Referring to FIG. 3D, a substrate (wafer) on which the bit line 21 is formed is introduced into a process chamber for forming a high density plasma (HDP) oxide film to be formed later, for example, an HDP chamber, and a remote plasma system (Remote Plasma). After the NF 3 gas, which is a chamber cleaning gas, is introduced into the chamber without dissociation from the system (RPS), the introduced NF 3 gas is dissociated under a predetermined input frequency power. Then, F groups of 3 NF gases diffuse through the interlayer insulating film 20 and the buffer oxide film 26 to the gate oxide film 12 and the substrate 10 to break the Si = O bond having weak bonding force and to remove the Si-F bond. (O has the effect of pushing O into the substrate, resulting in increased Si-O bonds at the gate oxide-substrate interface, which increases the electrical thickness of the gate oxide). Here, the input frequency power is generally zeroed to the high frequency power, and when dissociating NF 3 gas, the input frequency power is adjusted to 0 to 1000 W so that an ion bombard effect by NF 3 is not formed. Preferably, the frequency band of the input frequency power is a radio frequency region of 13.56 MHz. In addition, the process time at the time of dissociation is set to 1 second to 60 minutes in consideration of diffusion of the F group, and the process temperature is set to 0 to 700 ° C.
그 다음, 챔버내부의 미반응된 잔류개스를 챔버로부터 펌핑(pumping)시킨 후, 도 3e에 도시된 바와 같이, 비트라인(21) 사이의 공간을 매립하도록 층간절연막(20) 상부에 HDP 산화막(22)을 형성한다. 여기서, HDP 산화막(22)은 배선 공정전까지 형성되는 절연막의 통상의 증착온도인 600℃ 이상의 온도에서 형성한다. 이때, 600℃ 이상의 공정에 의해 층간절연막(20)으로부터 H기 등이 버퍼산화막(16)을 통하여 기판(10)으로 유입되더라도, F에 의해 Si-H 결합의 생성이 억제되어(HDP 산화막 증착 반응중에 H를 HF 반응물로 만들어 제거하는 것으로 판단됨) 기판 손상 및 문턱전압의 험프 현상 등이 발생되지 않게 된다.Then, after the unreacted residual gas in the chamber is pumped out of the chamber, as shown in FIG. 3E, the HDP oxide film (on top of the interlayer insulating film 20 so as to fill the space between the bit lines 21) is formed. 22). Here, the HDP oxide film 22 is formed at a temperature of 600 ° C. or more, which is a normal deposition temperature of the insulating film formed until the wiring process. At this time, even if H group or the like flows from the interlayer insulating film 20 into the substrate 10 through the buffer oxide film 16 by a process of 600 ° C. or higher, the formation of Si-H bonds is suppressed by F (HDP oxide film deposition reaction). It is determined that H is made to be a HF reactant and removed), so that the substrate damage and the hump phenomenon of the threshold voltage do not occur.
상기 실시예에 의하면, HDP 챔버내부로 세정개스의 일종인 NF3 개스를 유입시켜 기판 및 게이트 산화막 내에 Si-F 결합을 형성함에 따라, 층간절연막의 H기 등이 기판으로 확산하더라도 Si-F 결합에 의한 H기의 치환 방지 및 게이트 산화막의 전기적 두께 증가에 의해 종래와 같은 기판 손상 및 문턱전압의 험프 현상 등이 방지될 뿐만 아니라 문턱전압 상승 효과가 나타난다. 이에 따라, 단채널 효과 및 누설전류 등이 방지되어 소자의 특성이 향상된다.According to the above embodiment, the Si-F bond is formed in the substrate and the gate oxide film by introducing NF 3 gas, which is a kind of cleaning gas, into the HDP chamber. By preventing the substitution of the H group and the increase in the electrical thickness of the gate oxide film, the damage to the substrate and the hump phenomenon of the threshold voltage, as well as the conventional method, are prevented and the threshold voltage increase effect is exhibited. As a result, short channel effects, leakage current, and the like are prevented, thereby improving device characteristics.
또한, HDP 산화막을 600℃ 이상의 온도에서 형성하는 것이 가능하기 때문에 HDP 산화막의 우수한 갭매립 특성도 얻을 수 있다. 또한, 이미 세정개스로 사용되는 NF3 개스를 사용하기 때문에 별도의 서브 모듈(sub module) 장착이나 장치 개조 등이 불필요하고, 게이트 산화막의 두께 증가에 의해 게이트 산화막의 내구성이 향상되는 효과도 얻을 수 있다.In addition, since the HDP oxide film can be formed at a temperature of 600 ° C. or higher, excellent gap filling characteristics of the HDP oxide film can also be obtained. In addition, since NF 3 gas, which is already used as a cleaning gas, is used, it is not necessary to install a separate sub module or modify an apparatus, and the durability of the gate oxide film is improved by increasing the thickness of the gate oxide film. have.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 HDP 챔버내부로 세정개스인 NF3 개스를 유입시켜 기판 및 게이트 산화막 내에 Si-F 결합을 형성함으로써, 층간절연막의 H기 등이 기판으로 확산하더라도 기판의 손상 및 문턱전압의 험프 현상을 효과적으로 방지하여 소자의 특성을 향상시킬 수 있다.In the present invention described above, NF 3 gas, which is a cleaning gas, is introduced into the HDP chamber to form Si-F bonds in the substrate and the gate oxide film. The phenomenon can be effectively prevented to improve the characteristics of the device.
도 1은 종래의 반도체 소자의 층간절연막으로부터 -H 기가 확산되는 것을 나타낸 도면.1 is a view showing that -H groups are diffused from an interlayer insulating film of a conventional semiconductor device.
도 2는 이상적인 경우(A)와 험프 현상이 발생된 경우(B)의 게이트 전압에 따른 드레인 전류를 나타낸 그래프.2 is a graph showing the drain current according to the gate voltage in the ideal case (A) and the hump phenomenon (B).
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10 : 반도체 기판 11 : 소자분리막10 semiconductor substrate 11 device isolation film
12 : 게이트 산화막 13 : 게이트 전극12 gate oxide film 13 gate electrode
13A : 폴리실리콘막 13B : 금속막13A: Polysilicon Film 13B: Metal Film
14 : 하드 마스크 15 : 제 1 질화막 스페이서14 Hard Mask 15 First Nitride Film Spacer
16 : 버퍼 산화막 17 : 제 2 질화막 스페이서16: buffer oxide film 17: second nitride film spacer
18 : 분리절연막 19 : 플러그18: separation insulating film 19: plug
20 : 층간절연막 21 : 비트라인20: interlayer insulating film 21: bit line
22 : HDP 산화막 100 : 게이트 구조물22: HDP oxide film 100: gate structure
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Payment date: 20110325 Year of fee payment: 7 |
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