KR100483014B1 - Data output device - Google Patents
Data output device Download PDFInfo
- Publication number
- KR100483014B1 KR100483014B1 KR10-2002-0040588A KR20020040588A KR100483014B1 KR 100483014 B1 KR100483014 B1 KR 100483014B1 KR 20020040588 A KR20020040588 A KR 20020040588A KR 100483014 B1 KR100483014 B1 KR 100483014B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- data
- signal
- pull
- data output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
본 발명은 데이타 출력 장치에 관한 것으로, SDRAM에서 DLL 클럭을 사용하여 데이타 출력시 발생되는 전원의 노이즈를 최소화함으로써 전체적인 데이타 출력 시간을 줄일 수 있도록 하는 데이타 출력 장치에 관한 것이다. 이를 위해 본 발명은 데이타 홀드 타임 또는 셋업 타임의 유지 이후에 데이타 출력 버퍼의 풀업 및 풀다운 트랜지스터를 오프 상태로 프리차지 시키고, 데이타의 출력시 하나의 트랜지스터만 턴온시킴으로써 트랜지스터간의 직접적인 전류 경로를 차단하여 연속적인 데이타 출력시 발생하는 전원 노이즈 성분을 감소시키도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output device, and more particularly, to a data output device that can reduce overall data output time by minimizing noise of power generated when data is output using a DLL clock in SDRAM. To this end, the present invention pre-charges the pull-up and pull-down transistors of the data output buffer to OFF after maintaining the data hold time or setup time, and turns on only one transistor at the output of the data to cut off the direct current path between the transistors. To reduce power supply noise that occurs during normal data output.
Description
본 발명은 데이타 출력 장치에 관한 것으로, 특히 SDRAM에서 DLL 클럭을 사용하여 데이타 출력시 발생되는 전원의 노이즈를 최소화함으로써 전체적인 데이타 출력 시간을 줄일 수 있도록 하는 데이타 출력 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output device, and more particularly, to a data output device that can reduce overall data output time by minimizing noise of power generated when outputting data using a DLL clock in SDRAM.
도 1은 종래의 데이타 출력 장치의 일 실시예를 나타내는 회로도이다. 1 is a circuit diagram showing an embodiment of a conventional data output apparatus.
종래의 데이타 출력 장치는, 데이타 출력 인에이블 클럭 Doen_CLK에 따라 데이타를 선택적으로 출력하는 입력 제어부(1)와, 입력 제어부(1)에 구비된 래치부 R1의 출력과 데이타 출력 제어신호 Dout_C를 논리연산하고 출력 데이타 Dout를 구동하여 출력하는 데이타 출력 버퍼(2)를 구비한다. The conventional data output device logically operates the input control unit 1 for selectively outputting data in accordance with the data output enable clock Doen_CLK, the output of the latch unit R1 provided in the input control unit 1, and the data output control signal Dout_C. And a data output buffer 2 for driving and outputting the output data Dout.
여기서, 입력 제어부(1)는 데이타 출력 인에이블 클럭 Doen_CLK을 반전하여 출력하는 인버터 IV1과, 데이타 출력 인에이블 클럭 Doen_CLK과 인버터 IV1에 의해 반전된 데이타 출력 인에이블 클럭 Doen_CLK이 인가되어 데이타의 출력을 선택적으로 제어하는 전송게이트 T1를 구비한다. 또한, 입력 제어부(1)는 전송게이트 T1의 출력을 래치하여 출력하는 래치부 R1을 구비한다. Here, the input control unit 1 is applied to inverter IV1 inverting and outputting the data output enable clock Doen_CLK, and data output enable clock Doen_CLK inverted by the data output enable clock Doen_CLK and inverter IV1 to selectively output the data. And a transmission gate T1 for controlling. The input control unit 1 also has a latch unit R1 for latching and outputting the output of the transfer gate T1.
그리고, 데이타 출력 버퍼(2)는 래치부 R1의 출력신호와 데이타 출력 제어신호 Dout_C를 낸드연산하여 풀업 신호 PU를 출력하는 낸드게이트 ND1과, 인버터 IV2에 의해 반전된 데이타 출력 제어신호 Dout_C와 래치부 R1의 출력신호를 노아연산하여 풀다운 신호 PD를 출력하는 노아게이트 NOR1를 구비한다. The data output buffer 2 NAND-operates the output signal of the latch unit R1 and the data output control signal Dout_C to output the pull-up signal PU, and the data output control signal Dout_C and the latch unit inverted by the inverter IV2. And a NOR gate NOR1 for outputting the pull-down signal PD by nil-operating the output signal of R1.
또한, 데이타 출력 버퍼(2)는 전원전압 VDDQ 인가단과 접지전압 VSSQ 인가단 사이에 직렬 연결되어 각각의 게이트를 통해 풀업신호 PU 및 풀다운 신호 PD가 인가되는 풀업 트랜지스터 P1 및 풀다운 트랜지스터 N1을 구비한다. 여기서, 풀업 트랜지스터 P1 및 풀다운 트랜지스터 N1의 공통 드레인 단자를 통해 출력 데이타 Dout가 출력된다. In addition, the data output buffer 2 includes a pull-up transistor P1 and a pull-down transistor N1 connected in series between a power supply voltage VDDQ application terminal and a ground voltage VSSQ application terminal to which a pullup signal PU and a pulldown signal PD are applied through respective gates. Here, the output data Dout is output through the common drain terminal of the pull-up transistor P1 and the pull-down transistor N1.
이러한 구성을 갖는 종래의 데이타 출력 장치의 동작 과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of a conventional data output apparatus having such a configuration will be described below with reference to the timing diagram of FIG. 2.
먼저, 외부 클럭 CLK을 버퍼링하여 데이타 출력 인에이블 클럭 Doen_CLK을 내부 클럭으로 사용한다. 데이타 출력 인에이블 클럭 Doen_CLK이 인에이블 되면 에 전송게이트 T1가 턴온되어 동기화된 내부 데이타가 래치부 R1에 의래 래치되어 데이타 출력 버퍼(2)에 출력된다. First, the external clock CLK is buffered to use the data output enable clock Doen_CLK as the internal clock. When the data output enable clock Doen_CLK is enabled, the transfer gate T1 is turned on so that the synchronized internal data is latched by the latch section R1 and output to the data output buffer 2.
이어서, 데이타 출력 제어신호 Dout_C의 입력에 따라 데이타 출력버퍼(2)가 활성화된다. 그리고, 낸드게이트 ND1 및 노아게이트 NOR1 논리 연산 결과에 따라 풀업 신호 PU 및 풀다운 신호 PD가 선택적으로 출력되어 풀업 트랜지스터 P1 및 풀다운 트랜지스터 N1을 선택적으로 구동시킨다. Subsequently, the data output buffer 2 is activated in response to the input of the data output control signal Dout_C. The pull-up signal PU and the pull-down signal PD are selectively output according to the NAND gate ND1 and the no-gate NOR1 logic operation results to selectively drive the pull-up transistor P1 and the pull-down transistor N1.
이후에, 풀업 트랜지스터 P1 및 풀다운 트랜지스터 N1의 선택적인 스위칭 동작에 따라 출력 데이타 Dout의 출력이 이루어진다. 여기서, 풀업 트랜지스터 P1가 턴온될 경우 전원전압 VDDQ에 의해 하이 데이타가 출력되고, 풀다운 트랜지스터 N1가 턴온될 경우 접지전압 VSSQ에 의해 로우 데이타가 출력된다. Thereafter, the output of the output data Dout is made in accordance with the selective switching operation of the pull-up transistor P1 and the pull-down transistor N1. Here, high data is output by the power supply voltage VDDQ when the pull-up transistor P1 is turned on, and low data is output by the ground voltage VSSQ when the pull-down transistor N1 is turned on.
이상에서와 같이 종래의 데이타 출력 장치는, 도 2의 타이밍도를 살펴보면, 데이타의 출력이 로우에서 하이가 될 경우, 풀업 트랜지스터 P1가 턴오프되고, 풀다운 트랜지스터 N1가 턴온 상태일 경우 로우 데이타를 출력한다. Referring to the timing diagram of FIG. 2, the conventional data output apparatus, as described above, when the output of data goes from low to high, the pull-up transistor P1 is turned off, and the pull-down transistor N1 is turned on and outputs low data. do.
이후에, 데이타 출력 인에이블 클럭 Doen_CLK이 인에이블 되면 이에 동기하여 풀업 트랜지스터 P1가 턴온되고 풀다운 트랜지스터 N1이 턴오프되어 하이 데이타를 출력한다. Thereafter, when the data output enable clock Doen_CLK is enabled, the pull-up transistor P1 is turned on and the pull-down transistor N1 is turned off to output high data in synchronization with the data output enable clock Doen_CLK.
여기서, 풀업 트랜지스터 P1 및 풀다운 트랜지스터 N1의 스위칭시 두 트랜지스터 P1,N1가 동시에 턴온되는 시간이 발생하게 된다. 이러한 경우 구동력을 가진 두 트랜지스터 P1,N1의 사이에 직접적인 전류의 흐름이 발생하게 된다. Herein, when the pull-up transistor P1 and the pull-down transistor N1 are switched, a time when both the transistors P1 and N1 are turned on at the same time occurs. In this case, a direct current flow occurs between two transistors P1 and N1 having a driving force.
이에 따라 두 트랜지스터 P1,N1에 인가되는 전원인 전원전압 VDDQ과 접지전압 VSSQ간의 노이즈를 심화시켜 데이타의 출력 시간의 지연되는 문제점이 있다. 또한, 서로 다른 위상의 데이타의 연속적인 출력시 발생하는 전원의 노이즈 성분으로 인해 데이타의 출력시 패일이 발생하게 되는 문제점이 있다. As a result, noise between the power supply voltage VDDQ and the ground voltage VSSQ, which are power sources applied to the two transistors P1 and N1, is intensified, resulting in a delay in output time of the data. In addition, due to the noise component of the power source that occurs during the continuous output of the data of different phases, there is a problem that a failure occurs when outputting the data.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 데이타 홀드 및 셋업 타임의 유지 시간 이후에 데이타 출력 버퍼의 풀업 및 풀다운 트랜지스터를 오프 상태로 프리차지 시키고, 데이타의 출력시 하나의 트랜지스터만 턴온시킴으로써 트랜지스터 간의 직접적인 전류 경로를 차단하여 연속적인 데이타 출력시 발생하는 전원 노이즈 성분을 감소시키도록 하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and after the data hold and setup time hold time, the data output buffer pull-up and pull-down transistors are precharged to the off state, and only one transistor is turned on at the time of output of the data. The purpose of this is to cut off the direct current path between the transistors and reduce the noise component of the power supply during continuous data output.
상기한 목적을 달성하기 위한 본 발명의 데이타 출력 장치는, 데이타 출력 인에이블 클럭에 동기하여 데이타의 출력을 선택적으로 제어하는 입력 제어부; 데이타 출력 제어신호의 인에이블시 데이타 출력 인에이블 클럭 보다 일정 시간 먼저 입력되는 제어 클럭에 따라 데이타의 셋업 타임과 홀드 타임을 각각 선택적으로 제어하기 위한 제어신호를 출력하는 구동 제어부; 및 구동 제어부로부터 인가되는 제어신호에 따라 풀업 신호와 풀다운 신호의 천이 시점을 제어하여 출력 데이타를 일정시간 동안 하이 임피던스 상태로 제어하고, 데이타 출력 인에이블 클럭에 따라 데이타를 선택적으로 출력하는 데이타 출력 버퍼를 구비함을 특징으로 한다. A data output device of the present invention for achieving the above object, the input control unit for selectively controlling the output of the data in synchronization with the data output enable clock; A driving control unit for outputting a control signal for selectively controlling a setup time and a hold time of data according to a control clock inputted a predetermined time before the data output enable clock when the data output control signal is enabled; And a data output buffer controlling the transition time of the pull-up signal and the pull-down signal according to a control signal applied from the driving controller to control the output data to a high impedance state for a predetermined time, and selectively output the data according to the data output enable clock. Characterized in having a.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3은 본 발명에 따른 데이타 출력 장치의 회로도이다. 3 is a circuit diagram of a data output device according to the present invention.
본 발명은 데이타 출력 인에이블 클럭 Doen_CLK에 따라 데이타를 선택적으로 출력하는 입력 제어부(10)와, 데이타 출력 인에이블 클럭 Doen_CLK 보다 먼저 입력되는 제어 클럭 DLL CLK의 상태에 따라 데이타 출력 인에이블 클럭 Doen_CLK 및 데이타 출력 제어신호 Dout_C의 출력을 제어하는 구동 제어부(20) 및 입력 제어부(10)에 구비된 래치부 R2의 출력과 구동 제어부(20)의 출력신호를 논리연산하고 출력 데이타 Dout를 구동하여 출력하는 데이타 출력 버퍼(30)를 구비한다. According to the present invention, the input control unit 10 selectively outputs data according to the data output enable clock Doen_CLK, and the data output enable clock Doen_CLK and data according to the state of the control clock DLL CLK inputted before the data output enable clock Doen_CLK. Data for logically calculating the output of the latch control unit R2 provided in the drive control unit 20 and the input control unit 10 and the output signal of the drive control unit 20 for controlling the output of the output control signal Dout_C, and driving the output data Dout to output the data. An output buffer 30 is provided.
여기서, 입력 제어부(10)는 데이타 출력 인에이블 클럭 Doen_CLK을 반전하여 출력하는 인버터 IV3과, 데이타 출력 인에이블 클럭 Doen_CLK과 인버터 IV3에 의해 반전된 데이타 출력 인에이블 클럭 Doen_CLK이 인가되어 데이타의 출력을 선택적으로 제어하는 전송게이트 T2를 구비한다. 또한, 입력 제어부(10)는 전송게이트 T2의 출력을 래치하여 출력하는 래치부 R2을 구비한다. 내부 클럭인 데이타 출력 인에이블 클럭 Doen_CLK 신호는 데이타의 출력을 제어하는 신호인 동시에 연속적인 동작에서 기존 데이타의 홀드 타임(Hold time)을 결정하는 신호이기도 하다. Here, the input control unit 10 is applied to the inverter IV3 for inverting and outputting the data output enable clock Doen_CLK, the data output enable clock Doen_CLK and the data output enable clock Doen_CLK inverted by the inverter IV3 to selectively output the data. And a transmission gate T2 for controlling. The input control unit 10 also includes a latch unit R2 for latching and outputting the output of the transfer gate T2. The data output enable clock Doen_CLK signal, which is an internal clock, is a signal that controls the output of data and a signal that determines the hold time of existing data in a continuous operation.
그리고, 구동 제어부(20)는 제어 클럭 DLL CLK의 출력을 반전하는 인버터 IV4와, 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P2 및 NMOS트랜지스터 N2~N4를 구비한다. 여기서, PMOS트랜지스터 P2 및 NMOS트랜지스터 N2는 게이트를 통해 인버터 IV4의 출력신호가 인가된다. 또한, NMOS트랜지스터 N3는 게이트를 통해 데이타 출력 인에이블 클럭 Doen_CLK이 인가되며, NMOS트랜지스터 N4는 게이트를 통해 데이타 출력 제어신호 Dout_C가 인가된다. The drive controller 20 includes an inverter IV4 for inverting the output of the control clock DLL CLK, a PMOS transistor P2 and an NMOS transistors N2 to N4 connected in series between a power supply voltage terminal and a ground voltage terminal. Here, the output signal of the inverter IV4 is applied to the PMOS transistor P2 and the NMOS transistor N2 through the gate. In addition, the data output enable clock Doen_CLK is applied to the NMOS transistor N3 through the gate, and the data output control signal Dout_C is applied to the NMOS transistor N4 through the gate.
또한, 구동 제어부(20)는 PMOS트랜지스터 P2 및 NMOS트랜지스터 N2의 공통 드레인 단자를 통해 출력되는 출력신호를 래치하는 래치부 R3를 구비한다. 여기서, 래치부 R3는 서로의 출력신호를 입력신호로 하는 인버터 IN5 및 IV6를 구비한다. The driving control unit 20 also includes a latch unit R3 for latching an output signal output through the common drain terminal of the PMOS transistor P2 and the NMOS transistor N2. Here, the latch section R3 is provided with inverters IN5 and IV6 whose output signals are input signals.
또한, 데이타 출력 버퍼(30)는 래치부 R2의 출력신호와 래치부 R3의 출력신호를 낸드연산하여 풀업 신호 PU를 출력하는 낸드게이트 ND2와, 래치부 R2의 출력신호와 인버터 IV7에 의해 반전된 래치부 R3의 출력신호를 노아연산하여 풀다운 신호 PD를 출력하는 노아게이트 NOR2를 구비한다. 여기서, 데이타 출력 제어신호 Dout_C는 CAS(Column Address Strobe) 레이턴시(Latency)와 연속적인 버스트(Burst) 동작을 제어하는 신호로서 데이타 출력 인에이블 클럭 Doen_CLK에 동기화된다. The data output buffer 30 is inverted by the NAND gate ND2 for NAND-operating the output signal of the latch unit R2 and the output signal of the latch unit R3 to output the pull-up signal PU, the output signal of the latch unit R2, and the inverter IV7. And a NOR gate NOR2 for outputting the pull-down signal PD by nil-operating the output signal of the latch section R3. Here, the data output control signal Dout_C is a signal for controlling the CAS (Column Address Strobe) latency and continuous burst operation, and is synchronized to the data output enable clock Doen_CLK.
또한, 데이타 출력 버퍼(30)는 전원전압 VDDQ 인가단과 접지전압 VSSQ 인가단 사이에 직렬 연결되어 각각의 게이트를 통해 풀업신호 PU 및 풀다운 신호 PD가 인가되는 풀업 트랜지스터 P3 및 풀다운 트랜지스터 N5를 구비한다. 여기서, 풀업 트랜지스터 P3 및 풀다운 트랜지스터 N5의 공통 드레인 단자를 통해 출력 데이타 Dout가 출력된다. In addition, the data output buffer 30 includes a pull-up transistor P3 and a pull-down transistor N5 connected in series between the power supply voltage VDDQ application terminal and the ground voltage VSSQ application terminal to which the pull-up signal PU and the pull-down signal PD are applied. Here, the output data Dout is output through the common drain terminal of the pull-up transistor P3 and the pull-down transistor N5.
이러한 구성을 갖는 본 발명의 동작 과정을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of the present invention having such a configuration will be described below with reference to the operation timing diagram of FIG. 4.
먼저, 외부 클럭 CLK을 버퍼링하여 발생된 제어 클럭 DLL CLK이 하이로 인에이블 되면 인버터 IV4에 의해 반전된 제어클럭 DLL CLK에 의해 PMOS트랜지스터 P2가 턴온된다. 그리고, PMOS트랜지스터 P2의 출력신호는 래치부 R3에 의해 래치되어 낸드게이트 ND2에 출력된다. First, when the control clock DLL CLK generated by buffering the external clock CLK is enabled high, the PMOS transistor P2 is turned on by the control clock DLL CLK inverted by the inverter IV4. The output signal of the PMOS transistor P2 is latched by the latch portion R3 and output to the NAND gate ND2.
이어서, 제어 클럭 DLL CLK가 디스에이블되면 NMOS트랜지스터 N2가 턴오프되고, 내부 클럭인 데이타 출력 인에이블 클럭 Doen_CLK이 하이로 인에이블 되면 전송게이트 T1가 턴온되어 동기화된 내부 데이타가 래치부 R2에 의래 래치되어 데이타 출력 버퍼(30)에 출력된다. Subsequently, when the control clock DLL CLK is disabled, the NMOS transistor N2 is turned off. When the data output enable clock Doen_CLK, which is an internal clock, is enabled high, the transfer gate T1 is turned on and synchronized internal data is latched by the latch part R2. And output to the data output buffer 30.
그리고, 데이타 출력 인에이블 클럭 Doen_CLK이 하이로 인에이블 되면 데이타 출력 제어신호 Dout_C가 하이로 인에이블 되어 NMOS트랜지스터 N3,N4가 턴온된다. 그리고, 래치부 R3는 데이타 출력 인에이블 클럭 Doen_CLK의 입력시 출력신호를 일정시간 래치하여 출력한다. 여기서, 하이 데이타가 입력되면 풀업 신호 PU가 로우가 되어 PMOS트랜지스터 P3의 턴온에 따라 하이 데이타가 출력된다. When the data output enable clock Doen_CLK is enabled high, the data output control signal Dout_C is enabled high and the NMOS transistors N3 and N4 are turned on. The latch unit R3 latches and outputs an output signal for a predetermined time when the data output enable clock Doen_CLK is input. Here, when high data is input, the pull-up signal PU goes low to output high data according to the turn-on of the PMOS transistor P3.
이후에, 제어 클럭 DLL CLK이 하이로 인에이블 되면 풀업 신호 PU가 하이로 인에이블 되어 풀업 트랜지스터 P3가 빠르게 턴오프된다. 그리고, 풀다운 신호 PD가 로우가 되어 풀다운 트랜지스터 N5가 턴오프 상태를 유지한다. Thereafter, when the control clock DLL CLK is enabled high, the pull-up signal PU is enabled high, and the pull-up transistor P3 is quickly turned off. Then, the pull-down signal PD goes low to keep the pull-down transistor N5 turned off.
여기서, 제어 클럭 DLL CLK이 하이로 인에이블 된 시점에서부터 데이타 출력 인에이블 클럭 Doen_CLK이 하이로 인에이블 되기까지, 풀업 신호 PU가 하이가 되고 풀다운 신호 PD가 로우가 되는 구간 (A)이 발생된다. 이때, 풀업 트랜지스터 P3 및 풀다운 트랜지스터 N5가 모두 턴오프되는 상태를 유지하게 되어 (B)구간동안 출력 데이타 Dout는 하이 임피던스 상태를 유지하게 된다. Here, a period (A) occurs in which the pull-up signal PU becomes high and the pull-down signal PD goes low from the time when the control clock DLL CLK is enabled to high until the data output enable clock Doen_CLK is enabled. At this time, both the pull-up transistor P3 and the pull-down transistor N5 are kept turned off, and the output data Dout is maintained at the high impedance state during the section (B).
이후에, 데이타 출력 인에이블 클럭 Doen_CLK이 하이로 인에이블 되면 일정 시간 이후에 풀다운 신호 PD가 하이로 인에이블 되고, 이에 따라 풀다운 트랜지스터 N5가 턴온되어 출력 데이타 Dout가 로우로 출력된다. Thereafter, when the data output enable clock Doen_CLK is enabled high, the pull-down signal PD is enabled high after a predetermined time, so that the pull-down transistor N5 is turned on to output the output data Dout low.
따라서, 본 발명은 연속적인 데이타의 출력시 발생하는 전원 노이즈를 감소시키기 위해, 데이타 출력 인에이블 클럭 Doen_CLK 보다 빨리 형성되는 제어 클럭 DLL CLK에 의해 데이타 홀드 타임과 셋업 타임을 각각 독립적으로 제어하여 데이타 출력 버퍼(30)의 풀업 트랜지스터 P3 및 풀다운 트랜지스터 N5를 동시에 턴오프 시킨다. Therefore, in order to reduce power supply noise generated during continuous data output, the data hold time and setup time are independently controlled by the control clock DLL CLK which is formed earlier than the data output enable clock Doen_CLK. The pull-up transistor P3 and the pull-down transistor N5 of the buffer 30 are turned off at the same time.
이때, 제어 클럭 DLL CLK는 래치 R3에 의해 이전 데이타의 데이타 홀드 타임(Data hold time) 및 데이타 셋업 타임(Data setup time)을 유지한 이후에 풀업 트랜지스터 P3 및 풀다운 트랜지스터 N5를 오프 상태로 유지시킨다. At this time, the control clock DLL CLK keeps the pull-up transistor P3 and the pull-down transistor N5 off after maintaining the data hold time and data setup time of the previous data by the latch R3.
이렇게 제어 클럭 DLL CLK에 의해 풀업 트랜지스터 P3 및 풀다운 트랜지스터 N5 트랜지스터가 오프된 상태에서, 데이타 출력 인에이블 클럭 Doen_CLK에 의해 새로운 데이타가 데이타 출력 버퍼(30)에 인가되면, 두 트랜지스터 P3,N5 중 하나의 트랜지스터만 턴온된다. 따라서, 두 트랜지스터 P3,N5간의 직접적인 전류 경로가 형성되지 않아 전원 노이즈 성분을 감소시킬 수 있다. When the pull-up transistor P3 and the pull-down transistor N5 transistor are turned off by the control clock DLL CLK, when new data is applied to the data output buffer 30 by the data output enable clock Doen_CLK, one of the two transistors P3 and N5 is applied. Only transistors are turned on. Therefore, a direct current path between the two transistors P3 and N5 is not formed, thereby reducing power supply noise components.
이상에서 설명한 바와 같이, 본 발명은 데이타 출력시 유발되는 전원 노이즈를 최소화하여 전체적인 데이타 출력시간을 줄일 수 있도록 하는 효과를 제공한다. As described above, the present invention provides the effect of reducing the overall data output time by minimizing power supply noise caused during data output.
도 1은 종래의 데이타 출력 장치의 회로도. 1 is a circuit diagram of a conventional data output device.
도 2는 종래의 데이타 출력 장치의 동작 파형도. 2 is an operational waveform diagram of a conventional data output apparatus.
도 3은 본 발명에 따른 데이타 출력 장치의 회로도. 3 is a circuit diagram of a data output device according to the present invention;
도 4는 본 발명에 따른 데이타 출력 장치의 동작 파형도. 4 is an operational waveform diagram of a data output device according to the present invention;
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040588A KR100483014B1 (en) | 2002-07-12 | 2002-07-12 | Data output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040588A KR100483014B1 (en) | 2002-07-12 | 2002-07-12 | Data output device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040006338A KR20040006338A (en) | 2004-01-24 |
| KR100483014B1 true KR100483014B1 (en) | 2005-04-15 |
Family
ID=37316245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0040588A KR100483014B1 (en) | 2002-07-12 | 2002-07-12 | Data output device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100483014B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100915820B1 (en) * | 2007-11-12 | 2009-09-07 | 주식회사 하이닉스반도체 | Pulse Generating Circuit and Duty Cycle Correcting Apparatus with the Same |
| KR101015822B1 (en) * | 2008-06-16 | 2011-02-23 | (주)핼릭스케어 | Insole for foot balance |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03292696A (en) * | 1990-04-10 | 1991-12-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| KR930014578A (en) * | 1991-12-24 | 1993-07-23 | 경상현 | Noise Buffer Circuit of Output Buffer |
| JPH09200018A (en) * | 1996-01-22 | 1997-07-31 | Fujitsu Ltd | Output circuit |
| KR19980058473A (en) * | 1996-12-30 | 1998-10-07 | 김영환 | Output buffer circuit of semiconductor memory device |
| KR20010004550A (en) * | 1999-06-29 | 2001-01-15 | 김영환 | Data output buffer |
-
2002
- 2002-07-12 KR KR10-2002-0040588A patent/KR100483014B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03292696A (en) * | 1990-04-10 | 1991-12-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| KR930014578A (en) * | 1991-12-24 | 1993-07-23 | 경상현 | Noise Buffer Circuit of Output Buffer |
| JPH09200018A (en) * | 1996-01-22 | 1997-07-31 | Fujitsu Ltd | Output circuit |
| KR19980058473A (en) * | 1996-12-30 | 1998-10-07 | 김영환 | Output buffer circuit of semiconductor memory device |
| KR20010004550A (en) * | 1999-06-29 | 2001-01-15 | 김영환 | Data output buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040006338A (en) | 2004-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5852579A (en) | Method and circuit for preventing and/or inhibiting contention in a system employing a random access memory | |
| KR101053542B1 (en) | Data strobe signal output driver | |
| JP4907601B2 (en) | Semiconductor memory device having preamble function | |
| KR100605590B1 (en) | Semiconductor memory device with ability to mediate impedance of data output-driver | |
| JP2007213773A (en) | Circuit and method for outputting data in semiconductor memory apparatus | |
| KR101996003B1 (en) | Clock control device | |
| US5983314A (en) | Output buffer having inherently precise data masking | |
| KR100483014B1 (en) | Data output device | |
| US6781919B2 (en) | Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths | |
| KR100753404B1 (en) | Data output buffer | |
| US20120155193A1 (en) | Burst termination control circuit and semiconductor memory device using the same cross-references to related application | |
| KR100499405B1 (en) | Data output buffer control circuit | |
| KR100296919B1 (en) | Data strobe signal output buffers in memory device | |
| KR100434966B1 (en) | Output driver, in which a current path between a pull-up device and a pull-down device is removed | |
| JP2002230974A (en) | Column address buffer device | |
| KR100340071B1 (en) | DDR synchronous memory device accomplishing high speed write operation | |
| KR100592777B1 (en) | Output buffer circuit | |
| KR100917629B1 (en) | Control circuit for data output | |
| KR100650194B1 (en) | CMOS port driver | |
| KR20030001868A (en) | Sense amplifier power control circuit | |
| KR100721187B1 (en) | Circuit for Input-Output Buffer of Register Delay locked loop | |
| KR100907933B1 (en) | Data output control circuit | |
| US7813190B2 (en) | Input circuit of semiconductor memory device ensuring enabled data input buffer during data input | |
| KR100571641B1 (en) | Write drive | |
| KR20210136277A (en) | Electronic device for controlling clock generation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |