KR100480612B1 - Devices and methods for controlling active termination resistors in a memory system - Google Patents

Devices and methods for controlling active termination resistors in a memory system Download PDF

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Abstract

메모리 모듈에 장착된 DRAM들의 동작 모드에 무관하게 DRAM의 능동 종단 저항의 온/오프를 제어할 수 있는 능동종단 저항의 제어장치 및 방법이 제공된다. 본 발명에 따른 메모리 회로에 장착된 버퍼회로는 신호 입력단; 상기 신호 입력단에 접속된 입력단을 갖는 동기 입력버퍼; 상기 신호 입력단에 접속된 입력단을 갖는 비동기 입력버퍼; 및 상기 메모리 회로의 동작모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비한다. 본 발명에 따른 능동종단저항들을 제어하기 위한 장치들 및 방법들은 지연동기루프 또는 위상동기루프의 동작모드에 무관하게 종단저항의 온/오프를 제어할 수 있으므로, 데이터 버블(data bubble)을 최소화시킬 수 있는 장점이 있다.Provided are an apparatus and method for controlling an active termination resistor capable of controlling on / off of an active termination resistor of a DRAM regardless of an operation mode of DRAMs mounted in a memory module. A buffer circuit mounted on a memory circuit according to the present invention includes a signal input terminal; A synchronization input buffer having an input connected to the signal input; An asynchronous input buffer having an input connected to the signal input; And a switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit. The devices and methods for controlling active termination resistors according to the present invention can control the termination resistor on / off regardless of the operation mode of the delay synchronization loop or the phase synchronization loop, thereby minimizing the data bubble. There are advantages to it.

Description

메모리 시스템의 능동 종단저항 제어장치 및 방법{Devices and methods for controlling active termination resistors in a memory system}Devices and methods for controlling active termination resistors in a memory system

본 발명은 메모리 회로들 및 시스템들에 관한 것으로, 보다 상세하게는 메모리 회로들 및 시스템들에서 개선된 신호 특성들을 사용하여 능동종단저항들을 제어하기 위한 장치들 및 방법들에 관한 것이다.The present invention relates to memory circuits and systems, and more particularly, to apparatus and methods for controlling active termination resistors using improved signal characteristics in memory circuits and systems.

일반적으로, 메모리 시스템, 예컨대 DRAM 장치들을 구비하는 메모리 시스템의 버스 주파수(bus frequency)가 증가됨에 따라, 상기 메모리 시스템의 신호 충실도(signal integrity)는 왜곡된다. 따라서 신호충실도의 왜곡을 감소시키기 위한 다양한 버스 토플로지들(bus topologies)이 연구되고 있다. In general, as the bus frequency of a memory system, such as a memory system with DRAM devices, increases, the signal integrity of the memory system is distorted. Therefore, various bus topologies have been studied to reduce distortion of signal fidelity.

메모리 시스템내의 수신기 및/또는 송신기에 저항성의 소자를 이용하여 종단(resistive terminations)을 하는 것은 반사(파)를 효과적으로 흡수하므로 신호특성을 개선시킨다. 이러한 종류의 저항성 소자를 이용하여 종단은 수동종단 (passive termination)과 능동종단(active termination)으로 나누어진다.Resistive terminations using resistive elements in receivers and / or transmitters in the memory system effectively absorb reflections (waves) and thus improve signal characteristics. With this type of resistive element, the termination is divided into passive termination and active termination.

도 1은 메모리 시스템에서 사용되는 수동 저항소자를 이용한 종단의 일예를 보여준다. 도 1의 스텁 버스(stub bus)구조를 갖는 메모리 시스템(100)은 버스의 종단(termination)을 위하여 SSTL(stub series terminated logic)을 많이 사용한다. 1 shows an example of termination using a passive resistance element used in a memory system. The memory system 100 having a stub bus structure of FIG. 1 uses a lot of stub series terminated logic (SSTL) for termination of a bus.

즉, 도 1은 SSTL구조를 갖는 메모리 시스템(100)을 나타낸다. 소위 SSTL구조 (Stub Series Terminated logic configuration)구조를 갖는 메모리 시스템(100)의 버스는 종단저항(termination resistance; Rterm)을 통하여 종단전원(Vterm)에 접속된다. 또한 DRAM을 장착한 메모리 모듈은 소정의 스텁 저항(Rstub)을 갖는 슬롯에 삽입된다. 1 illustrates a memory system 100 having an SSTL structure. A bus of the memory system 100 having a so-called SSTL structure (Stub Series Terminated logic configuration) structure is connected to a termination power supply (Vterm) through a termination resistance (Rterm). In addition, a memory module equipped with a DRAM is inserted into a slot having a predetermined stub resistance (Rstub).

이 경우, 스텁 저항들(Rstub)은 DRAM 칩들에 장착되지 않는다. 따라서 스텁 저항들(Rstub)은 "오프-칩(off-chip)" 수동 저항소자를 이용한 종단의 일예이다. In this case, stub resistors Rstub are not mounted on the DRAM chips. Thus, stub resistors Rstub are an example of termination using " off-chip " passive resistors.

이중 데이터율(double data rate; DDR) 메모리 시스템에서, SSTL구조의 수동저항소자를 이용한 종단은 대략 300Mbps정도의 데이터 레이트(data rate)를 얻을 수 있다. 그러나 데이터 레이트가 300Mbps이상으로 증가하면, 저항성의 스텁들 (Rstub)을 가지고 있는 버스의 부하의 증가에 의하여 신호 충실도가 나빠지므로, SSTL 버스 구조로는 400Mbps 이상의 데이터 레이트를 얻기가 힘들다. In a double data rate (DDR) memory system, terminations using passive resistive elements of the SSTL structure can achieve a data rate of approximately 300 Mbps. However, if the data rate is increased to 300Mbps or more, signal fidelity is deteriorated by an increase in the load of the bus having resistive stubs (Rstubs), so it is difficult to obtain a data rate of 400Mbps or more with the SSTL bus structure.

도 2는 능동 저항소자를 이용한 종단을 갖는 메모리 시스템을 나타낸다. 특히 도 2는 능동 종단 스텁 버스 구조(active-termination stub bus configuration)를 갖는 메모리 시스템을 나타낸다. 도 2를 참조하면, 메모리 모듈들의 동작을 제어하는 각 칩셋(chipset)과 각 메모리 모듈에 장착된 DRAM들 각각은 능동종단저항 (active termination resistor; Rterm)을 각각 내장한다. 2 shows a memory system having terminations using active resistive elements. In particular, FIG. 2 illustrates a memory system having an active-termination stub bus configuration. Referring to FIG. 2, each chipset controlling the operation of memory modules and each of the DRAMs mounted in each memory module have an active termination resistor (Rterm).

능동종단저항(Rterm)은 "온-칩(on-chip)"에 장착되고, CMOS장치들로 구현될 수 있다. 이러한 메모리 시스템에서, 능동 버스 종단은 메모리 모듈들에 장착된 입/출력포트(I/O port)를 통하여 이루어진다.An active termination resistor (Rterm) is mounted on an "on-chip" and can be implemented in CMOS devices. In such memory systems, active bus termination is accomplished through input / output ports (I / O ports) mounted to the memory modules.

각 DRAM의 하나 또는 그 이상의 저항성 소자들(Rterm), 및 하나 또는 그 이상의 온(ON)/오프(OFF) 스위칭 장치들이 결합된 것을 "능동 종단기(active terminator)"라 한다. 능동 종단기는 다양한 구조로 구현될 수 있으며, 도 3은 미국 특허번호 4,748, 426에 도시된 중앙에 탭을 가진 능동 종단기을 나타낸다. 도 3에 도시된 회로의 유효한 저항값(Rterm)은 신호(ON/OFF_1, ON/OFF_2)의 인에이블 (enable)/디스에이블(disable)상태에 따라 서로 다른 값들(예컨대 150Ω 내지 750Ω)사이에서 가변된다.The combination of one or more resistive elements (Rterm) and one or more ON / OFF switching devices of each DRAM is referred to as an "active terminator." The active terminator may be implemented in various structures, and FIG. 3 shows an active terminator with a tab in the center shown in US Pat. No. 4,748,426. The effective resistance value Rterm of the circuit shown in FIG. 3 is between different values (e.g., 150Ω to 750Ω) depending on the enable / disable states of the signals ON / OFF_1 and ON / OFF_2. Variable.

메모리 모듈에 장착된 DRAM이 억세스되지 않는 경우(예컨대, 기입동작 또는 독출동작이 수행되지 않는 경우), 억세스 되지 않는 DRAM의 능동종단저항(Rterm)은 신호 충실도를 향상시키기 위하여 인에이블되고, 버스에 능동종단저항을 접속시킨다. If the DRAM mounted in the memory module is not accessed (e.g., a write operation or a read operation is not performed), the active termination resistor (Rterm) of the inaccessible DRAM is enabled to improve signal fidelity, and to the bus. Connect the active termination resistor.

그러나, 메모리 모듈에 장착된 DRAM이 억세스되는 경우(예컨대, 기입동작 또는 독출동작이 수행되는 경우), 억세스된 능동종단저항(Rterm)은 디스에이블 (disable)되고, 부하(load)를 감소시키기 위하여 버스로부터 분리된다. However, when the DRAM mounted in the memory module is accessed (e.g., when a write operation or a read operation is performed), the accessed active termination resistor Rterm is disabled and in order to reduce the load. Isolate from the bus.

그러나, 능동 종단 제어신호들에 응답하여 DRAM회로들에 설치된(installed) 능동 종단저항들을 인에이블시키기 위하여 상당히 많은 시간이 필요하다. 그리고 모듈-인터리브드 기입/독출동작 (module-interleaved write/read operations)이 수행되는 경우, 이러한 많은 시간은 데이터 버블(data bibble)을 발생시키므로, 메모리 시스템의 성능이 저하되는 문제점이 있다.However, a significant amount of time is required to enable active termination resistors installed in the DRAM circuits in response to the active termination control signals. In addition, when module-interleaved write / read operations are performed, many of these times generate data bubbles, thereby degrading the performance of the memory system.

지연동기루프(delay locked loop; DLL) 또는 위상 동기루프(phase locked loop; PLL)를 구비하는 DRAM들은 상기 DRAM들의 능동종단 저항의 인에이블/디스에이블을 외부클락에 동기시켜 해결할 수 있다. 그러나 이 경우, 대응되는 메모리 모듈의 DRAM들이 파워-다운 모드(power-down mode) 또는 스텐바이 모드(standby mode)인 동안, 지연동기루프(DLL) 또는 위상 동기루프(PLL)는 비활성화된다. 따라서 능동 종단 저항의 인에이블/디스에이블은 제어될 수 없다. DRAMs having a delay locked loop (DLL) or phase locked loop (PLL) can be solved by synchronizing the enable / disable of the active termination resistors of the DRAMs to an external clock. However, in this case, while the DRAMs of the corresponding memory module are in the power-down mode or the standby mode, the delay lock loop DLL or the phase lock loop PLL is deactivated. Thus, the enable / disable of the active termination resistor cannot be controlled.

따라서 본 발명이 이루고자 하는 기술적인 과제는 메모리 모듈에 장착된 DRAM들의 동작 모드에 무관하게 DRAM의 능동 종단 저항의 온/오프를 제어할 수 있는 능동종단 저항의 제어장치 및 방법을 제공하는 것이다. Accordingly, a technical problem of the present invention is to provide an apparatus and method for controlling an active termination resistor capable of controlling on / off of an active termination resistor of a DRAM regardless of an operation mode of DRAMs mounted in a memory module.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 회로에 장착된 버퍼회로는 신호 입력단; 상기 신호 입력단에 접속된 입력단을 갖는 동기 입력버퍼; 상기 신호 입력단에 접속된 입력단을 갖는 비동기 입력버퍼; 및 상기 메모리 회로의 동작모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비한다.A buffer circuit mounted on a memory circuit according to the present invention for achieving the technical problem is a signal input terminal; A synchronization input buffer having an input connected to the signal input; An asynchronous input buffer having an input connected to the signal input; And a switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit.

상기 스위칭회로의 출력신호는 상기 메모리 회로의 종단저항을 인에이블 또는 디스에이블시킨다. 상기 스위칭회로는 상기 메모리 회로의 외부로부터 공급되는 파워모드(power mode)신호에 응답하여 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력한다. 또는 상기 스위칭회로는 상기 메모리 회로의 모드 레지스터에 저장된 값에 응답하여 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력한다.The output signal of the switching circuit enables or disables the termination resistor of the memory circuit. The switching circuit selectively outputs an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer in response to a power mode signal supplied from the outside of the memory circuit. Alternatively, the switching circuit selectively outputs an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer in response to a value stored in a mode register of the memory circuit.

본 발명에 따른 메모리 회로에 장착된 능동 종단회로는 상기 메모리 회로의 종단을 위한 종단저항; 및 외부로부터 공급되는 능동종단 제어신호를 수신하고, 상기 능동종단 제어신호에 응답하여 상기 종단저항의 온(on)과 오프(off)를 선택적으로 스위치하는 제어회로를 구비하며, 상기 제어회로는 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및 상기 메모리 회로의 동작모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비하며, 상기 스위칭회로의 출력신호는 상기 종단저항의 온/오프 상태를 제어한다.An active termination circuit mounted in the memory circuit according to the present invention includes a termination resistor for terminating the memory circuit; And a control circuit for receiving an active termination control signal supplied from the outside and selectively switching on and off of the termination resistor in response to the active termination control signal. A synchronous input buffer and an asynchronous input buffer for receiving active termination control signals, respectively; And a switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit, wherein the output signal of the switching circuit is in an on / off state of the termination resistor. To control.

본 발명에 따른 메모리 회로에 장착된 능동 종단회로는 상기 메모리 회로의 종단을 위한 종단저항; 상기 메모리 회로의 동작 모드를 지시하는 데이터를 저장하는 모드 레지스터; 및 외부로부터 공급되는 능동종단 제어신호와 상기 모드 레지스터의 출력신호를 수신하는 제어회로를 구비하며, 상기 제어회로는 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및 상기 모드 레지스터의 출력신호에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비하며, 상기 스위칭회로의 출력신호는 상기 종단저항의 온/오프 상태를 제어한다.An active termination circuit mounted in the memory circuit according to the present invention includes a termination resistor for terminating the memory circuit; A mode register for storing data indicating an operation mode of the memory circuit; And a control circuit for receiving an active termination control signal supplied from the outside and an output signal of the mode register, wherein the control circuit includes a synchronous input buffer and an asynchronous input buffer for receiving the active termination control signal, respectively; And a switching circuit for selectively outputting the output signal of the synchronous input buffer or the output signal of the asynchronous input buffer according to the output signal of the mode register, wherein the output signal of the switching circuit is in an on / off state of the termination resistor. To control.

본 발명에 다른 메모리 시스템은 버스 라인; 상기 버스 라인에 접속되는 다수개의 메모리 회로들; 및 상기 버스 라인에 접속되고, 다수개의 능동 종단 제어신호들을 상기 다수개의 메모리 회로들로 공급하는 칩셋을 구비하며, 상기 다수개의 메모리 회로들 각각은 종단저항과 제어회로를 구비하며, 상기 제어회로는 상기 메모리 회로로 공급되는 능동 종단 제어신호를 수신하고, 상기 능동종단 제어신호에 응답하여 상기 종단저항의 온(on)과 오프(off)를 선택적으로 스위치하고, 상기 제어회로는 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및 상기 버퍼회로를 포함하는 상기 메모리 회로의 동작모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비하며, 상기 스위칭회로의 출력신호는 상기 종단저항의 온과 오프상태를 제어한다.Another memory system according to the present invention includes a bus line; A plurality of memory circuits connected to the bus line; And a chipset connected to the bus line and supplying a plurality of active termination control signals to the plurality of memory circuits, each of the plurality of memory circuits having a termination resistor and a control circuit. Receives an active termination control signal supplied to the memory circuit, selectively switches on and off of the termination resistor in response to the active termination control signal, and the control circuit controls the active termination control signal. A synchronous input buffer and an asynchronous input buffer, respectively; And a switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit including the buffer circuit, wherein the output signal of the switching circuit is terminated. Control the resistance on and off.

본 발명에 따른 메모리 시스템은 버스 라인; 상기 버스 라인에 접속되는 다수개의 메모리 회로들; 및 상기 버스 라인에 접속되고, 다수개의 능동 종단 제어신호들을 상기 메모리 회로들로 공급하는 칩셋을 구비하며, 상기 다수개의 메모리 회로들 각각은 종단저항, 제어회로 및 상기 메모리 회로의 동작 모드를 지시하는 데이터를 저장하는 모드 레지스터를 구비하며, 상기 제어회로는 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및 상기 모드 레지스터의 데이터에 따라 상기 동기입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택하는 스위칭회로를 구비하며, 상기 스위칭회로의 출력신호는 상기 종단저항의 온과 오프상태를 제어한다.A memory system according to the present invention includes a bus line; A plurality of memory circuits connected to the bus line; And a chipset connected to the bus line and supplying a plurality of active termination control signals to the memory circuits, each of the plurality of memory circuits indicating a termination resistor, a control circuit and an operation mode of the memory circuit. And a mode register for storing data, wherein the control circuit comprises: a synchronous input buffer and an asynchronous input buffer for receiving the active termination control signal, respectively; And a switching circuit for selecting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to the data of the mode register, wherein the output signal of the switching circuit controls the on and off states of the termination resistor. .

본 발명에 따른 메모리 회로의 동작을 제어하는 방법은 입력신호를 상기 메모리 회로의 동기 입력버퍼와 비동기 입력버퍼로 공급하는 단계; 및 상기 메모리 회로의 동작 모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 단계를 구비한다.A method of controlling the operation of a memory circuit according to the present invention comprises the steps of: supplying an input signal to the synchronous input buffer and the asynchronous input buffer of the memory circuit; And selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit.

상기 메모리 회로의 동작제어방법은 선택된 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호에 따라 상기 메모리 회로의 종단저항을 인에이블(enable)과 디스에이블(disable)시키는 단계를 더 구비한다. 상기 메모리 회로의 동작제어방법은 상기 메모리 회로의 외부로부터 공급된 파워 모드신호를 수신하는 단계를 더 구비하며, 상기 파워 모드의 값은 상기 동기 입력버퍼의 출력신호 또는 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 것을 제어한다.The operation control method of the memory circuit may further include enabling and disabling termination resistors of the memory circuit according to the selected output signal of the synchronous input buffer or the output signal of the asynchronous input buffer. . The operation control method of the memory circuit may further include receiving a power mode signal supplied from the outside of the memory circuit, wherein the value of the power mode selectively selects an output signal of the synchronous input buffer or an output signal of an asynchronous input buffer. Control output to

상기 메모리 회로의 동작제어방법은 상기 메모리 회로의 모드 레지스터에 저장된 값을 수신하는 단계를 더 구비하며, 상기 모드 레지스터의 값은 상기 동기 입력버퍼의 출력신호 또는 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 것을 제어한다.The operation control method of the memory circuit may further include receiving a value stored in a mode register of the memory circuit, wherein the value of the mode register selectively outputs an output signal of the synchronous input buffer or an output signal of an asynchronous input buffer. Control what you do

본 발명에 따른 메모리 회로의 종단 저항의 온(on)/오프(off)상태를 제어하는 방법은 능동 종단 제어신호를 상기 메모리 회로의 동기 입력버퍼와 비동기 입력버퍼로 공급하는 단계; 상기 메모리 회로가 활성화동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 메모리 회로가 스텐바이 동작모드 또는 파워-다운 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 단계; 및 선택된 상기 동기 입력버퍼의 출력신호 또는 선택된 상기 비동기 입력버퍼의 출력신호에 따라 상기 종단 저항의 온/오프상태를 설정하는 단계를 구비한다.A method of controlling an on / off state of a termination resistor of a memory circuit according to the present invention includes supplying an active termination control signal to a synchronous input buffer and an asynchronous input buffer of the memory circuit; Selecting an output signal of the synchronous input buffer when the memory circuit is in an active operation mode, and selecting an output signal of the asynchronous input buffer when the memory circuit is in a standby operation mode or a power-down operation mode; And setting the on / off state of the termination resistor according to the output signal of the selected synchronous input buffer or the output signal of the selected asynchronous input buffer.

본 발명에 따른 데이터 버스에 접속된 다수개의 메모리 모듈들을 갖고, 상기 메모리 모듈들 각각은 적어도 하나의 메모리 회로들을 장착하는 메모리 시스템에서 다수개의 메모리 회로들 각각의 다수개의 종단저항들을 제어하는 방법은 능동종단 제어신호를 각 메모리 모듈에 장착된 각 메모리 회로의 동기입력버퍼와 비동기 입력버퍼로 공급하는 단계; 각 메모리 회로에서, 상기 메모리 회로가 활성동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 메모리 회로가 스텐바이 동작모드 또는 파워-다운 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 단계; 및 각 메모리 회로에서, 선택된 상기 동기 입력버퍼의 출력신호 또는 선택된 상기 비동기 입력버퍼의 출력신호에 따라 상기 종단 저항의 온/오프상태를 설정하는 단계를 구비한다.A method of controlling a plurality of termination resistors of each of a plurality of memory circuits in a memory system having a plurality of memory modules connected to a data bus according to the present invention, each of which is equipped with at least one memory circuitry is active. Supplying termination control signals to a synchronous input buffer and an asynchronous input buffer of each memory circuit mounted in each memory module; In each memory circuit, an output signal of the synchronous input buffer is selected when the memory circuit is in an active operation mode, and an output signal of the asynchronous input buffer is selected when the memory circuit is in a standby operation mode or a power-down operation mode. Doing; And in each memory circuit, setting the on / off state of the termination resistor in accordance with the output signal of the selected synchronous input buffer or the output signal of the selected asynchronous input buffer.

본 발명에 따른 데이터 버스에 접속된 적어도 제1메모리 모듈과 제2메모리 모듈을 갖고, 상기 메모리 모듈들 각각은 적어도 하나의 메모리 회로들을 장착하는 메모리 시스템에서 다수개의 메모리 회로들 각각의 다수개의 종단저항들을 제어하는 방법은 상기 제1메모리 모듈의 독출/기입지시에 응답하여, 능동종단 제어신호를 상기 제2메모리 모듈의 상기 메모리 회로들 각각으로 전송하는 단계; 상기 능동종단 제어신호를 상기 제2메모리 모듈의 각 메모리 회로의 동기입력버퍼와 비동기 입력버퍼로 공급하는 단계; 상기 제2메모리 모듈의 각 메모리 회로에서, 상기 제2메모리 모듈이 활성동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 제2메모리 모듈이 스텐바이 동작모드 또는 파워-다운 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 단계; 및 상기 제2메모리 모듈의 각 메모리 회로에서, 선택된 상기 동기 입력버퍼의 출력신호 또는 선택된 상기 비동기 입력버퍼의 출력신호에 따라 상기 종단 저항의 온/오프상태를 설정하는 단계를 구비한다.A plurality of termination resistors of each of a plurality of memory circuits in a memory system having at least a first memory module and a second memory module connected to a data bus according to the present invention, each of which is equipped with at least one memory circuits; The control method may include transmitting an active termination control signal to each of the memory circuits of the second memory module in response to a read / write instruction of the first memory module; Supplying the active termination control signal to a synchronous input buffer and an asynchronous input buffer of each memory circuit of the second memory module; In each memory circuit of the second memory module, an output signal of the synchronous input buffer is selected when the second memory module is in an active operation mode, and the second memory module is in a standby operation mode or a power-down operation mode. When selecting the output signal of the asynchronous input buffer; And setting the on / off state of the termination resistor in each memory circuit of the second memory module according to the output signal of the selected synchronous input buffer or the output signal of the selected asynchronous input buffer.

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본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4는 능동-종단 스텁 버스 구조(active-termination stub bus configuration)를 갖는 본 발명에 따른 메모리 시스템(400)의 바람직한 실시예를 나타낸다. 도 4를 참조하면, 메모리 시스템(400)은 칩셋(410), 데이터 버스(420), DRAM들(460, 470)이 장착된 제1메모리 모듈(440), DRAM들(480, 490)이 장착된 제2메모리 모듈(450)을 구비한다. 각 메모리 모듈(440, 450)은 메모리 시스템(400)의 대응되는 각 카드 슬롯(미 도시)에 장착될 수 있다.4 shows a preferred embodiment of a memory system 400 according to the present invention having an active-termination stub bus configuration. Referring to FIG. 4, a memory system 400 may include a chipset 410, a data bus 420, a first memory module 440 on which DRAMs 460 and 470 are mounted, and DRAMs 480 and 490. And a second memory module 450. Each memory module 440, 450 may be mounted in a corresponding card slot (not shown) of the memory system 400.

제1메모리 모듈 및 제2메모리 모듈(440, 450)은 DIMM(dual in-line memory module) 또는 SIMM(single in-line memory module)으로 구현 될 수 있다. 도 4를 참조하면, 두 개의 DRAM들(460과 470)이 제1메모리 모둘(440)에 장착되고, 두 DRAM들(480과 490)이 제2메모리 모듈(450)에 장착되었으나, 다수개의 DRAM들이 각각의 메모리 모듈(440)과 제2메모리 모듈(450)에 장착될 수 있다. 칩셋(410)과 DRAM들(460, 470, 480, 490)각각은 데이터의 기입(write)과 독출(read)을 위한 드라이버(401) 및 입력버퍼(402)를 구비한다.The first memory module and the second memory module 440 and 450 may be implemented as a dual in-line memory module (DIMM) or a single in-line memory module (SIMM). Referring to FIG. 4, two DRAMs 460 and 470 are mounted in the first memory module 440, and two DRAMs 480 and 490 are mounted in the second memory module 450. May be mounted in each of the memory module 440 and the second memory module 450. The chipset 410 and the DRAMs 460, 470, 480, and 490 each have a driver 401 and an input buffer 402 for writing and reading data.

칩셋(410)은 칩셋 제어신호(ATC_CS)신호에 의하여 인에이블 및 디스에이블되는 능동 종단기(active terminator; 430)를 구비한다. 게다가 제1메모리 모듈(440)의 DRAM들(460, 470)각각은 제1제어신호(ATC_0)신호에 의하여 인에이블 및 디스에이블되는 능동 종단기(430)를 구비하고, 제2메모리 모듈(450)의 DRAM들(480, 490)각각은 제2제어신호(ATC_1)에 의하여 인에이블 및 디스에이블되는 능동 종단기 (432)를 구비한다.The chipset 410 includes an active terminator 430 enabled and disabled by a chipset control signal (ATC_CS) signal. In addition, each of the DRAMs 460 and 470 of the first memory module 440 includes an active terminator 430 enabled and disabled by the first control signal ATC_0 and the second memory module 450. Each of the DRAMs 480 and 490 includes an active terminator 432 that is enabled and disabled by the second control signal ATC_1.

또한, 칩셋(410)은 제1메모리 모듈(440) 및 제2메모리 모듈(450)의 독출/기입 모드에 따라 칩셋 제어신호(ATC_CS), 제1제어신호(ATC_0) 및 제2제어신호 (ATC_0)를 발생한다. In addition, the chipset 410 may include the chipset control signal ATC_CS, the first control signal ATC_0 and the second control signal ATC_0 according to the read / write modes of the first memory module 440 and the second memory module 450. Will occur).

일반적으로, 데이터가 DRAM들(460, 470)로 기입되거나 또는 DRAM들(460, 470)로부터 독출될 때, 칩셋(410)은 제1메모리 모듈(450)에 장착된 DRAM들(460 및 470)로 데이터 기입/독출 명령을 출력한다. 게다가 칩셋(410)은 DRAM들(460, 470)의 능동 종단기(431)를 디스에이블(disable)시키기 위한 제1제어신호(ATC_0)를 DRAM들(460, 470)로 출력하고, DRAM들(480, 490)의 능동 종단기(432)를 인에이블 (enable)시키기 위한 제2제어신호(ATC_1)를 DRAM들(480, 490)로 출력한다. In general, when data is written to or read from DRAMs 460 and 470, chipset 410 may include DRAMs 460 and 470 mounted in first memory module 450. Outputs a data write / read command. In addition, the chipset 410 outputs a first control signal ATC_0 to the DRAMs 460 and 470 for disabling the active terminator 431 of the DRAMs 460 and 470, and the DRAMs 480. The second control signal ATC_1 for enabling the active terminator 432 of 490 is output to the DRAMs 480 and 490.

즉, 데이터 기입동작 또는 데이터 독출동작을 필요로 하는 메모리 모듈의 능동 종단기들은 디스에이블되고, 데이터 기입동작 또는 데이터 독출동작을 하지 않는 다른 메모리 모듈(들)의 능동 종단기들은 인에이블된다. That is, active terminators of a memory module requiring a data write or data read operation are disabled, and active terminators of other memory module (s) that do not perform a data write or data read operation.

본 발명에 따른 능동 종단기는 각 메모리 모듈의 동작 모드에 따라 선택적으로 동기적으로(synchronously)제어되거나 또는 비동기적으로(asynchronously) 제어된다. The active terminator according to the present invention is selectively controlled synchronously or asynchronously depending on the operating mode of each memory module.

"동기 능동 종단 제어(active termination control; ATC) 모드"는 DRAM의 지연동기루프(delay locked loop; DLL) 또는 위상 동기루프(Phase locked loop; PLL)이 활성화(activation)된 때, 외부클락신호(CLK)에 동기되어 DRAM의 능동 종단기를 인에이블 또는 디스에이블시키는 모드를 의미한다. 즉, DRAM들의 종단저항들은 동기 ATC 제어모드에서 외부클락신호(CLK)에 동기되어 인에이블 또는 디스에이블된다. The "synchronous active termination control (ATC) mode" refers to an external clock signal (i.e., when the delay locked loop (DLL) or phase locked loop (PLL) of the DRAM is activated). A mode for enabling or disabling an active terminal of the DRAM in synchronization with CLK). That is, the termination resistors of the DRAMs are enabled or disabled in synchronization with the external clock signal CLK in the synchronous ATC control mode.

"비동기 ATC 모드"는 DRAM들의 DLL 또는 PLL이 비활성화(disactivation)된 때(예컨대 파워-다운(power-down; Pdn)모드, 또는 스텐바이(standby; Stby)), 외부클락신호(CLK)에 비동기적(asynchronously)으로 DRAM의 종단 저항을 인에이블 또는 디스에이블시키는 모드를 의미한다. 즉, DRAM들의 종단저항들은 비동기 ATC 제어모드에서 외부클락신호(CLK)에 비동기되어 인에이블 또는 디스에이블된다."Asynchronous ATC Mode" is asynchronous to the external clock signal (CLK) when the DLL or PLL of the DRAMs are disabled (e.g., power-down (Pdn) mode, or standby (Stby)). A mode that asynchronously enables or disables the termination resistance of the DRAM. That is, the termination resistors of the DRAMs are enabled or disabled by being asynchronous to the external clock signal CLK in the asynchronous ATC control mode.

예컨대, 도 5a를 참조하면, DiMM0은 제1메모리 모듈(440)을 나타내고, DiMM1은 제2메모리 모듈(450)을 나타낸다. 각 메모리 모듈(DiMMo, DiMM1)은 도 5a에 도시된 바와 같이 DRAM들(랭크0(rank 0) 와 랭크1(rank 1))을 구비하고, 데이터 버스 (520)를 통하여 칩셋(510)과 접속된다. 게다가 각 DRAM은 외부클락신호(CLK)에 동기된 내부클락을 발생하기 위한 동기회로(예컨대 지연 동기루프(DLL) 또는 위상 동기 루프(PLL)를 구비한다. DLL 및 PLL의 구조 및 동작은 당업계에서 잘 알려져 있으므로, DLL 및 PLL에 대한 상세한 설명은 생략한다. For example, referring to FIG. 5A, DiMM0 represents the first memory module 440 and DiMM1 represents the second memory module 450. Each memory module DiMMo and DiMM1 has DRAMs (rank 0 and rank 1) as shown in FIG. 5A, and is connected to the chipset 510 through the data bus 520. do. In addition, each DRAM has a synchronization circuit (for example, a delay lock loop (DLL) or a phase lock loop (PLL)) for generating an internal clock synchronized with the external clock signal CLK. The structure and operation of the DLL and the PLL are known in the art. In the following description, detailed descriptions of the DLL and the PLL are omitted.

도 5b는 도 5a에 사용되는 DLL 또는 PLL의 상태와 능동 종단기의 제어모드를 나타낸다. 도 5b를 참조하면, 각 메모리 모듈(DiMM0, DiMM1)이 파워다운(Pdn)모드 또는 스텐바이(Stby)모드에 있는 경우, 각 모듈의 능동 종단기는 비동기적으로 제어되고, 각 메모리 모듈(DiMM0, DiMM1)이 활성화(Active)모드에 있는 경우, 각 모듈의 능동 종단기는 동기적 제어된다.FIG. 5B shows the state of the DLL or PLL used in FIG. 5A and the control mode of the active terminator. Referring to FIG. 5B, when each memory module DiMM0 or DiMM1 is in a power down mode or a standby mode, the active terminator of each module is controlled asynchronously, and each memory module DiMM0, When DiMM1) is in Active mode, the active terminator of each module is synchronously controlled.

메모리 모듈이 활성화(Active)모드, 파워다운(Pdn)모드 또는 스텐바이(Stby)모드로 동작하는 지의 여부는 메모리 모듈의 DLL 또는 PLL의 상태로부터 결정된다. Whether the memory module operates in the active mode, the power down mode or the standby mode is determined from the state of the DLL or PLL of the memory module.

DiMM0 및 DiMM1이 모두 활성화(Active)모드인 경우, DiMM0 및 DiMM1의 능동 종단기는 동기적으로 제어된다. 그러나 DiMM0 및 DiMM1중에서 어느 하나가 파워-다운(Pdn)모드 또는 스텐바이(Stby)모드이고 나머지 메모리 모듈이 활성화(Active)모드인 경우, 하나의 메모리 모듈의 능동 종단기는 비동기적으로 제어된다.When both DiMM0 and DiMM1 are in active mode, the active terminators of DiMM0 and DiMM1 are controlled synchronously. However, if either of DiMM0 and DiMM1 is in power-down (Pdn) mode or standby mode (Stby) mode and the remaining memory modules are active mode, the active terminator of one memory module is controlled asynchronously.

대응되는 메모리 모듈의 파워다운(Pdn)모드 또는 스텐바이(Stby)모드 동안 DLL 또는 PLL이 비활성화되는 경우, 능동 종단기의 인에이블/디스에이블은 제어될 수 있다. 따라서 능동 종단기의 제어를 시작하기 전에 DLL 또는 PLL을 활성화시킬 필요가 없다.When the DLL or PLL is deactivated during the power down (Pdn) mode or the standby (Stby) mode of the corresponding memory module, the enable / disable of the active terminal can be controlled. Therefore, it is not necessary to activate the DLL or PLL before starting the control of the active terminator.

도 5c는 메모리 시스템의 DiMM1이 빈(empty) 경우를 나타내고, 도 5d는 DiMM0 또는 DiMM1중에서 어느 하나가 빈(empty) 경우 DLL 또는 PLL의 상태와 능동 종단기의 제어모드를 나타낸다.FIG. 5C illustrates a case where DiMM1 of the memory system is empty, and FIG. 5D illustrates a state of a DLL or PLL and a control mode of an active terminator when either of DiMM0 or DiMM1 is empty.

도 6을 참조하면, 본 발명에 따른 동기 능동 종단 제어(active terminator control; ATC) 입력버퍼 및 비동기 능동 종단 제어 입력버퍼의 기능적인 블락이 도시된다. ATC 패드(601)는 도 4에 도시된 칩셋(410)으로부터 출력되는 제1제어신호(ATC_i, i=0)신호를 수신한다. 제1제어신호(ATC_0)신호는 병렬적으로 클락 입력버퍼(또는 동기 입력버퍼; 602) 및 비동기 입력버퍼(603)로 공급된다. 멀티플렉서(multiplexer; MUX, 604)는 멀티플렉서로(604)로 입력되는 파워모드신호 (Power mode)에 따라 동기 입력버퍼(602)의 출력신호 또는 비동기 입력버퍼(603)의 출력신호중에서 하나를 효과적으로 선택한다. Referring to FIG. 6, a functional block of a synchronous active terminator control (ATC) input buffer and an asynchronous active termination control input buffer according to the present invention is shown. The ATC pad 601 receives a first control signal (ATC_i, i = 0) output from the chipset 410 shown in FIG. 4. The first control signal ATC_0 is supplied to the clock input buffer (or synchronous input buffer) 602 and the asynchronous input buffer 603 in parallel. The multiplexer (MUX) 604 effectively selects one of the output signal of the synchronous input buffer 602 or the output signal of the asynchronous input buffer 603 according to the power mode signal input to the multiplexer 604. do.

또한, 메모리 시스템의 파워 모드 스테이트 머신(power mode state machine)으로부터 출력되는 파워모드(Power mode)는 버퍼들(602, 603)을 인에이블/디스에이블시키기 위하여 사용된다. 도 6의 능동 종단 제어 입력 버퍼는 메모리 모듈의 능동 종단기들을 동기 모드로 또는 비동기 모드로 선택적으로 제어하기 위하여 이미 설명한 도 5b 및 도 5d에 따라 동작한다.In addition, the power mode output from the power mode state machine of the memory system is used to enable / disable the buffers 602 and 603. The active termination control input buffer of FIG. 6 operates according to FIGS. 5B and 5D described above for selectively controlling active terminators of a memory module in synchronous mode or asynchronous mode.

독출동작 및 기입동작 각각에 대한 동기 모드에서의 능동 종단제어(active termination control; ATC)는 도 7a 및 도 7b에 도시된다. 우선, 데이터는 클락의 중앙(center)에 의하여 기입되고, 데이터는 클락의 에지(edge)에 의하여 독출되고, DRAM들은 이중 데이터 율(double data rate: DDR)로 버스트 길이(burst length)는 8로 가정한다.Active termination control (ATC) in the synchronous mode for each of the read and write operations is shown in FIGS. 7A and 7B. First, data is written by the center of the clock, data is read by the edge of the clock, DRAMs are double data rate (DDR) and burst length is 8 Assume

DRAM들의 능동 종단기들은 칩셋(410)으로부터 출력되는 제어신호(ATC)가 활성화된 후부터 카운트된 제1시간(tTACT)이 경과된 후 제2시간(tON)내에 인에이블되는 것이 바람직하다. DRAM들의 능동 종단기들은 제어신호(ATC)가 비활성화된 후부터 카운트된 제3시간(tTPRE)이 경과된 후 제4시간(tOFF)내에 디스에이블되는 것이 바람직하다. 여기서 제1시간(tTACT)과 제3시간(tTPRE)은 외부클락신호(CLK)에 근거하지 않는 절대시간길이(absolute time length)로 설정된다. The active terminators of the DRAMs are enabled within the second time tON after the first time tTACT counted after the control signal ATC output from the chipset 410 is activated. The active terminators of the DRAMs are preferably disabled within the fourth time tOFF after the third time tTPRE counted after the control signal ATC is deactivated. Here, the first time tTACT and the third time tTPRE are set to an absolute time length that is not based on the external clock signal CLK.

우선 7a의 독출동작을 참조하면, 능동 종단기는 칩셋(410)으로부터 출력되는 제어신호(ATC)가 인에이블된 후, 클락신호 "2"의 상승에지로부터 제1시간(tTACT)이 경과된 후에 응답한다. Referring first to the read operation of 7a, the active terminator responds after the first time tTACT has elapsed from the rising edge of the clock signal “2” after the control signal ATC output from the chipset 410 is enabled. do.

이 경우, 능동 종단기는 도 7a에 도시된 것처럼 클락신호 "4"의 하강에지에 동기되어 인에이블되고, 능동 종단기는 제2시간(tON)후에 "온(on)"으로 간주된다. In this case, the active terminator is enabled in synchronization with the falling edge of the clock signal " 4 " as shown in Fig. 7A, and the active terminator is considered " on " after the second time tON.

그리고, 능동 종단기는 제어신호(ATC)가 디스에이블된 후, 클락신호 "7"의 상승에지로부터 제3시간(tTPRE)후에 응답한다. 능동 종단기는 도 7a에 도시된 것처럼 클락신호 "9"의 하강에지에 동기되어 디스에이블되고, 능동 종단기는 제4시간(tOFF)후에 "오프(off)"로 간주된다. "Termination_On"구간은 능동 종단기(또는 종단저항)가 인에이블되는 구간이다. The active terminator responds after a third time tTPRE from the rising edge of the clock signal " 7 " after the control signal ATC is disabled. The active terminator is disabled in synchronization with the falling edge of the clock signal " 9 " as shown in Fig. 7A, and the active terminator is considered " off " after the fourth time tOFF. The term "Termination_On" is an interval in which an active terminator (or terminating resistor) is enabled.

이러한 예에서 다음의 관계가 성립된다.In this example, the following relationship is established.

2.5tCC-500ps < tTACT, tTPRE < 2.5tCC +500ps2.5tCC-500ps <tTACT, tTPRE <2.5tCC + 500ps

여기서, tCC는 클락 사이클시간이다. 또한, 제2시간구간(tON) 및/또는 제4시간구간(tOFF)은 0.5tCC-500ps 보다 작은 값으로 설정될 수 있다. Where tCC is the clock cycle time. In addition, the second time interval tON and / or the fourth time interval tOFF may be set to a value smaller than 0.5 tCC-500 ps.

7b의 기입동작을 참조하면, 능동 종단기는 칩셋(410)으로부터 출력되는 제어신호(ATC)가 인에이블된 후 클락신호 "2"의 상승에지로부터 제1시간(tTACT)이 경과된 후에 응답한다. Referring to the write operation of 7b, the active terminator responds after the first time tTACT has elapsed from the rising edge of the clock signal "2" after the control signal ATC output from the chipset 410 is enabled.

이 경우, 능동 종단기는 도 7b에 도시된 것처럼 클락신호(CLK) "4"의 상승에지에 동기되어 인에이블되고, 능동 종단기는 제2시간(tON)후에 "온(on)"으로 간주된다. In this case, the active terminator is enabled in synchronization with the rising edge of the clock signal CLK " 4 " as shown in Fig. 7B, and the active terminator is considered " on " after the second time tON.

그리고, 능동 종단기는 제어신호(ATC)가 디스에이블된 후 클락신호 "7"의 상승에지로부터 제3시간(tTPRE)후에 응답한다. 능동 종단기는 도 7b에 도시된 것처럼 클락신호(CLK) "9"의 상승에지에 동기되어 디스에이블되고, 능동 종단기는 제4시간(tOFF)후에 "오프(off)"로 간주된다. "Termination_On"구간은 능동 종단기(또는 종단저항)가 인에이블되는 구간이다. The active terminator responds after a third time tTPRE from the rising edge of the clock signal " 7 " after the control signal ATC is disabled. The active terminator is disabled in synchronization with the rising edge of the clock signal CLK " 9 " as shown in Fig. 7B, and the active terminator is considered " off " after the fourth time tOFF. The term "Termination_On" is an interval in which an active terminator (or terminating resistor) is enabled.

이러한 예에서 다음의 관계가 성립된다.In this example, the following relationship is established.

2.0tCC-500ps < tTACT 및 tTPRE < 2.0tCC +500ps2.0tCC-500ps <tTACT and tTPRE <2.0tCC + 500ps

여기서, tCC는 클락 사이클시간이다. 또한, 제 2시간구간(tON) 및/또는 제4시간구간(tOFF)은 0.5tCC-500ps 보다 작은 값으로 설정될 수 있다. Where tCC is the clock cycle time. In addition, the second time interval tON and / or the fourth time interval tOFF may be set to a value smaller than 0.5 tCC-500 ps.

도 8은 비동기 ATC 모드의 타이밍도를 나타낸다. 능동 종단기는 칩셋으로부터 출력된 제어신호(ATC)가 활성화된 후 제1시간(tTACT)이 경과된 후에 응답한다. 여기서 능동 종단기의 인에이블은 클락신호(CLK)에 동기되지 않고, 제1시간(tTACT)의 양에 의하여 결정된다. 이미 설명한 바와 같이 능동 종단기는 제2시간(tON)후에 "온(on)"으로 간주된다. 8 shows a timing diagram of the asynchronous ATC mode. The active terminator responds after a first time tTACT has elapsed since the control signal ATC output from the chipset is activated. The enable of the active terminal is not synchronized with the clock signal CLK and is determined by the amount of the first time tTACT. As already explained, the active terminator is considered "on" after the second time tON.

능동 종단기는 칩셋으로부터 출력된 제어신호(ATC)가 비활성화된 후 제3시간(tTPRE)이 경과된 후에 응답한다. 여기서 능동 종단기의 디스에이블은 클락신호(CLK)에 동기되지 않고 제3시간(tTPRE)의 양에 의하여 결정된다. 이미 설명한 바와 같이 능동 종단기는 제4시간(tOFF)후에 "오프(off)"로 간주된다.  The active terminator responds after a third time tTPRE elapses after the control signal ATC output from the chipset is deactivated. The disable of the active terminal is determined by the amount of the third time tTPRE without being synchronized with the clock signal CLK. As already explained, the active terminator is considered " off " after the fourth time tOFF.

제1시간(tTACT)과 제3시간(tTPRE)은 2.5ns에서부터 5.0ns사이이다. 그리고 제2시간(tON) 및/또는 제4시간(tOFF)은 0.5tCC-500ps보다 작은 값으로 설정될 수 있다.The first time tTACT and the third time tTPRE are between 2.5 ns and 5.0 ns. The second time tON and / or the fourth time tOFF may be set to a value smaller than 0.5 tCC-500ps.

도 9a 내지 도 9c는 DiMM0과 DiMM1이 활성화모드(active mode)일 때, 메모리 시스템의 동작에 대한 타이밍 차트이다. DiMM0과 DiMM1이 모두 활성화되는 경우 도 5b에 도시된 능동 저항기의 제어모드를 보면, DiMM0과 DiMM1은 동기모드로 동작한다. 9A through 9C are timing charts of operations of a memory system when DiMM0 and DiMM1 are in an active mode. When both DiMM0 and DiMM1 are activated Looking at the control mode of the active resistor shown in FIG. 5B, DiMM0 and DiMM1 operate in a synchronous mode.

도 9a는 칩-셋의 동작을 나타내고, 도 9b는 DiMM0의 동작을 나타내고, 도 9c는 DiMM1에 대한 동작을 나타낸다. 도시된 바와 같이 칩-셋은 제1독출명령(RD)을 DiMM0으로, 기입명령(WR)을 DiMM1로, 그리고 제2독출명령(RD)을 DiMM0으로 연속적으로 출력한다. FIG. 9A shows the operation of the chip-set, FIG. 9B shows the operation of DiMM0, and FIG. 9C shows the operation for DiMM1. As shown, the chip-set continuously outputs the first read command RD to DiMM0, the write command WR to DiMM1, and the second read command RD to DiMM0.

제1메모리 모듈(DiMM0)로부터 데이터를 독출하기 위하여, 제2메모리 모듈(DiMM1)의 능동 종단기는 인에이블되어야 한다. 따라서 칩-셋이 제1독출 명령(RD)을 DiMM0으로 출력하고, 칩-셋은 제2제어신호(ACT1)을 DiMM1로 출력한다. 제2메모리 모듈(DiMM1)은 도 9c에 도시된 능동 종단기(AT_DiMM1)를 일시적으로 인에이블시키기 위한 제2제어신호(ATC1)신호에 응답한다. 따라서 DiMM1의 능동 종단기가 인에이블되는 주기동안, 데이터(Ri1)는 제1메모리 모듈(DiMM0)로부터 출력된다.In order to read data from the first memory module DiMM0, the active terminator of the second memory module DiMM1 must be enabled. Therefore, the chip-set outputs the first read command RD to DiMM0, and the chip-set outputs the second control signal ACT1 to DiMM1. The second memory module DiMM1 responds to the second control signal ATC1 signal for temporarily enabling the active terminal AT_DiMM1 shown in FIG. 9C. Therefore, during the period in which the active terminal of DiMM1 is enabled, data Ri1 is output from the first memory module DiMM0.

다음으로, DiMM1로부터 데이터를 기입하기 위하여, 제1메모리 모듈(DiMM0)의 능동 저항기는 인에이블되어야 한다. 따라서 기입명령(WR)이 제2메모리 모듈(DiMM1)로 입력되면, 칩-셋으로부터 출력되는 제1제어신호(ACTO)는 제1메모리 모듈(DiMM0)로 입력된다. 제1메모리 모듈(DiMM0)은 도 9b에 도시된 능동 종단기(AT_DiMM0)를 일시적으로 인에이블시키기 위한 제2제어신호(ATC0)신호에 응답한다. 따라서 DiMM0의 능동 종단기가 인에이블되는 주기동안, 데이터(Di)는 제2메모리 모듈(DiMM1)로 기입된다.Next, in order to write data from DiMM1, the active resistor of the first memory module DiMM0 must be enabled. Therefore, when the write command WR is input to the second memory module DiMM1, the first control signal ACTO output from the chip set is input to the first memory module DiMM0. The first memory module DiMM0 responds to a second control signal ATC0 signal for temporarily enabling the active terminal AT_DiMM0 shown in FIG. 9B. Therefore, during the period in which the active terminal of DiMM0 is enabled, data Di is written to the second memory module DiMM1.

DiMM0의 제2독출 동작은 제1독출 동작과 동일한 방법으로 수행된다. 제2메모리 모듈(DiMM1)은 도 9c에 도시된 능동 종단기(AT_DiMM1)를 일시적으로 인에이블시키기 위한 제2제어신호(ATC1)에 응답한다.The second read operation of DiMM0 is performed in the same manner as the first read operation. The second memory module DiMM1 responds to the second control signal ATC1 for temporarily enabling the active terminal AT_DiMM1 shown in FIG. 9C.

도 9a를 참조하면, 칩-셋의 능동 종단기(AT_CS)는 데이터 독출동작을 하는 경우에만 인에이블된다. 능동종단은 드라이버들간에 임피이던스 정합이 되고 기입 동작을 하는 경우에는 필요하지 않다.Referring to FIG. 9A, the chip-set active terminal AT_CS is enabled only when performing a data read operation. Active termination is not necessary when impedance matching is made between the drivers and write operations are performed.

도 10a 내지 도 10c는 DiMM0이 활성화모드이고 DiMM1이 파워-다운모드 또는 스텐바이 모드일 때, 메모리 시스템의 동작에 대한 타이밍 차트이다. 이 경우, 도 5b에 도시된 바와 같이, 능동 종단 제어를 보면, DiMM0은 오프(off)이고, DiMM1은 비동기 모드로 수행된다. 10A-10C are timing charts for the operation of a memory system when DiMM0 is in active mode and DiMM1 is in power-down or standby mode. In this case, as shown in Fig. 5B, in the active termination control, DiMM0 is off and DiMM1 is performed in asynchronous mode.

도 10a는 칩셋의 동작을 나타내고, 도 10b는 DiMM0의 동작을 나타내고, 도 10c는 DiMM1의 동작을 나타낸다. 도 10a에 도시된 바와 같이 칩셋은 활성화된 DiMM0으로 독출명령(RD), 기입명령, 그리고 또 다른 독출명령의 일련의 명령들을 출력한다. FIG. 10A shows the operation of the chipset, FIG. 10B shows the operation of DiMM0, and FIG. 10C shows the operation of DiMM1. As shown in FIG. 10A, the chipset outputs a series of commands of a read command RD, a write command, and another read command to the activated DiMM0.

제1메모리 모듈(DiMM0)로부터 데이터를 독출하기 위하여, 제2메모리 모듈(DiMM1)의 능동 종단기는 인에이블되어야 한다. 따라서 칩셋으로부터 데이터 독출명령이 DiMM0로 입력되고, 칩셋으로부터 출력되는 제2제어신호(ATC1)신호는 DiMM1로 입력된다. In order to read data from the first memory module DiMM0, the active terminator of the second memory module DiMM1 must be enabled. Accordingly, a data read command is input to DiMM0 from the chipset, and the second control signal ATC1 output from the chipset is input to DiMM1.

제2메모리 모듈(DiMM1)은 도 10c에 도시 바에 따른 능동 종단기(AT_DiMM1)를 일시적으로 인에이블시키기 위한 제2제어신호(ATC1)신호에 응답한다. 따라서 DiMM1의 능동 종단기가 인에이블되는 주기동안, 데이터(Ri1)는 제1메모리 모듈(DiMM0)로부터 독출된다.The second memory module DiMM1 responds to a second control signal ATC1 signal for temporarily enabling the active terminal AT_DiMM1 as shown in FIG. 10C. Therefore, during the period in which the active terminal of DiMM1 is enabled, data Ri1 is read from the first memory module DiMM0.

다음으로, DiMM0으로 데이터를 기입하기 위하여, 제2메모리 모듈(DiMM1)의 능동 저항기는 인에이블되어야 한다. 따라서 기입명령(WR)이 제1메모리 모듈(DiMM0)로 입력되고, 칩셋으로부터 출력되는 제2제어신호(ACT1)는 제2메모리 모듈(DiMM1)로 입력된다. 제1메모리 모듈(DiMM0)은 도 10c에 도시된 능동 종단기 (AT_DiMM1)를 일시적으로 인에이블시키기 위한 제2제어신호(ATC1)신호에 비동기적으로 응답한다. 이 때, 데이터(Di)는 제1메모리 모듈(DiMM0)로 기입된다.Next, in order to write data to DiMM0, the active resistor of the second memory module DiMM1 must be enabled. Accordingly, the write command WR is input to the first memory module DiMM0, and the second control signal ACT1 output from the chipset is input to the second memory module DiMM1. The first memory module DiMM0 asynchronously responds to the second control signal ATC1 signal for temporarily enabling the active terminal AT_DiMM1 shown in FIG. 10C. At this time, the data Di is written to the first memory module DiMM0.

도 10a 내지 도 10c를 참조하면, 제2독출명령(RD)은 기입명령(WR)바로 후에 발생된다. 제2제어신호(ACT1)가 '하이'를 유지하고 DiMM1의 능동 종단기는 제2독출 동작을 하는 동안 인에이블을 유지한다. 도 10c를 참조하면, DiMM1의 능동 종단기의 디스에이블도 비동기적이다.10A to 10C, the second read command RD is generated immediately after the write command WR. The second control signal ACT1 remains high and the active terminal of DiMM1 remains enabled during the second read operation. Referring to FIG. 10C, the disabling of the active terminator of DiMM1 is also asynchronous.

도 11을 참조하여 본 발명에 따른 제2실시예가 상세히 설명된다. 제2실시예에서는 각 DiMM의 각 면에 위치한 DRAM 들은 공통 ATC신호와 모드 레지스터들의 조합에 의하여 개별적으로 능동 종단 제어된다. 특히, 도 11에 도시된 바와 같이, 메모리 시스템(1100)은 칩셋(1110), 데이터 버스(1120), DRAM들(1160, 1170)이 장착된 제1메모리 모듈(1140), 및 DRAM들(1180, 1190)이 장착된 제2메모리 모듈(1150)을 구비한다. 각 메모리 모듈(1140, 1150)은 메모리 시스템(1100)의 대응되는 카드 슬롯(미 도시)에 장착된다.A second embodiment according to the present invention is described in detail with reference to FIG. In the second embodiment, DRAMs located on each side of each DiMM are individually active terminated by a combination of common ATC signals and mode registers. In particular, as shown in FIG. 11, the memory system 1100 may include a chipset 1110, a data bus 1120, a first memory module 1140 equipped with DRAMs 1160 and 1170, and DRAMs 1180. And a second memory module 1150 to which 1190 is mounted. Each memory module 1140, 1150 is mounted in a corresponding card slot (not shown) of the memory system 1100.

제1메모리 모듈(1140) 및 제2메모리 모듈(1150)은 DiMM(dual in-line memory module)으로 구현될 수 있다. 도 11에 도시된 바와 같이 DRAM들(1160, 1170)은 제1메모리 모듈(1140)에 장착되고, DRAM들(1180, 1190)은 제2메모리 모듈(1150)에 장착된다. 그러나 다수개의 DRAM들이 제1메모리 모듈(1140) 및 제2메모리 모듈(1150) 각각에 장착될 수 있다.The first memory module 1140 and the second memory module 1150 may be implemented as a dual in-line memory module (DiMM). As illustrated in FIG. 11, the DRAMs 1160 and 1170 are mounted to the first memory module 1140, and the DRAMs 1180 and 1190 are mounted to the second memory module 1150. However, a plurality of DRAMs may be mounted in each of the first memory module 1140 and the second memory module 1150.

칩셋(1110)과 DRAM들(1160, 1170, 1180, 1190)각각은 데이터를 독출하고 기입하기 위한 드라이버(1101)와 입력 버퍼(1102)를 각각 구비한다.The chipset 1110 and the DRAMs 1160, 1170, 1180, and 1190 each have a driver 1101 and an input buffer 1102 for reading and writing data.

제1실시예와 대조적으로, DRAM들(1160, 1170, 1180, 1190)은 각 대응되는 DRAM의 동작 모드(예컨대, 활성화, 파워-다운, 스텐바이)를 지시하는 데이터를 갖는 모드 레지스터(1105)를 구비한다. 도 12a내지 도 12e를 참조하면, 각 레지스터의 출력은 도 6에 도시된 각 능동 종단 입력버퍼의 먹스(604)의 동작을 제어하므로, 먹스(604)는 동기모드 또는 비동기 모드를 선택한다.In contrast to the first embodiment, the DRAMs 1160, 1170, 1180, and 1190 have a mode register 1105 having data indicating an operation mode (eg, activation, power-down, standby) of each corresponding DRAM. It is provided. 12A-12E, the output of each register controls the operation of the mux 604 of each active termination input buffer shown in FIG. 6, so that the mux 604 selects a synchronous mode or an asynchronous mode.

특히 도 13은 DiMM0 및 DiMM1각각이 두 개의 DRAM들을 구비하는 2r/2r구조를 나타낸다. 이 경우, 메모리 시스템의 능동 종단기 제어(active terminator control)는 도 12a에 도시된 바에 따라 수행된다. 여기서 랭크0(Rank 0; R0)은 DRAM(1160)을 나타내며, 랭크1(R1)은 DRAM(1170)을 나타내고, 랭크2(R2)는 DRAM (1180)을 나타내고, 랭크3(R3)은 DRAM (1190)을 나타낸다. In particular, FIG. 13 shows a 2r / 2r structure in which DiMM0 and DiMM1 each have two DRAMs. In this case, active terminator control of the memory system is performed as shown in FIG. 12A. Here, rank 0 (R0) represents DRAM 1160, rank 1 (R1) represents DRAM 1170, rank 2 (R2) represents DRAM 1180, and rank 3 (R3) represents DRAM (1190).

"OFF(flag)"은 플래그(flag)의 셋팅(setting)에 의해서만 종단저항들을 디스에이블시키는 것을 의미하고, "OFF(ACT or flag)는 사용자의 선택에 의하여 제어신호 또는 플래그에 의하여 종단저항들을 디스에이블시키는 것을 의미한다."OFF (flag)" means disabling the terminating resistors only by setting the flag, "OFF (ACT or flag) means terminating resistors by the control signal or flag at the user's choice. It means to disable.

모드 레지스터들이 모든 랭크들이 활성화됨을 나타낼 때, DiMM0 및 DiMM1은 동기 ATC 모드로 동작한다. 한편, 랭크3(R3)이 파워다운(Pdn)/스텐바이(stby) 모드일 때, R3의 능동 종단기 제어는 플래그의 세팅에 의하여 턴-오프(또는 플래그(flagged))되고, 나머지 랭크들(R0 내지 R2)은 동기 ATC 모드로 동작한다.When the mode registers indicate that all ranks are active, DiMM0 and DiMM1 operate in synchronous ATC mode. On the other hand, when rank 3 (R3) is in power down (Pdn) / standby (stby) mode, the active terminator control of R3 is turned off (or flagged) by the setting of the flag, and the remaining ranks ( R0 to R2) operate in synchronous ATC mode.

또한, 랭크2(R2)와 랭크3(R3)모두가 파워-다운(pdn)/스템바이(stby)모드일 때, DiMM0의 능동 종단기 제어는 턴-오프되고, DiMM1의 랭크들(R2, R3)모두는 비동기 ATC 모드로 동작한다.In addition, when both Rank 2 (R2) and Rank 3 (R3) are in power-down (pdn) / standby (stby) modes, the active terminator control of DiMM0 is turned off, and the ranks (R2, R3) of DiMM1. All operate in asynchronous ATC mode.

도 14는 DiMM0이 두 개의 DRAM들을 구비하고, DiMM1이 하나의 DRAM을 구비하는 2r/1r구조를 나타낸다. 이 경우, 메모리 시스템의 능동 종단기 제어는 도 12b에 도시된 바에 따라 수행된다. 여기서 랭크0(Rank 0; R0)은 DRAM(1160)을 나타내며, 랭크1(R1)은 DRAM(1170)을 나타내고, 랭크2(R2)는 DRAM(1180)을 나타낸다. 14 shows a 2r / 1r structure in which DiMM0 has two DRAMs and DiMM1 has one DRAM. In this case, active terminator control of the memory system is performed as shown in Fig. 12B. Here, rank 0 (R0) represents the DRAM 1160, rank 1 (R1) represents the DRAM 1170, and rank 2 (R2) represents the DRAM 1180.

도 14는 DiMM0이 하나의 DRAM을 구비하고, DiMM1이 하나의 DRAM을 구비하는 1r/1r구조를 나타낸다. 이 경우, 메모리 시스템의 능동 종단기 제어는 도 22에 도시된 바에 따라 수행된다. 여기서 랭크0(R0)은 DiMM0의 DRAM(1160)을 나타내며, 랭크2(R2)은 DiMM1의 DRAM(1180)을 나타낸다. Fig. 14 shows a 1r / 1r structure in which DiMM0 includes one DRAM and DiMM1 includes one DRAM. In this case, active terminator control of the memory system is performed as shown in FIG. Here, rank 0 (R0) represents the DRAM 1160 of DiMM0, and rank 2 (R2) represents the DRAM 1180 of DiMM1.

도 16은 DiMM0이 두 개의 DRAM을 구비하고, DiMM1이 하나의 DRAM도 구비하지 못하는 2r/empty구조를 나타낸다. 이 경우, 메모리 시스템의 능동 종단기 제어는 도 12d에 도시된 바에 따라 수행된다. 여기서 랭크0(R0)은 DiMM0의 DRAM(1160)을 나타내며, 랭크1(R1)은 DiMM0의 DRAM(1170)을 나타낸다. 16 shows a 2r / empty structure in which DiMM0 includes two DRAMs and DiMM1 does not include one DRAM. In this case, active terminator control of the memory system is performed as shown in Fig. 12D. Here, rank 0 (R0) represents the DRAM 1160 of DiMM0, and rank 1 (R1) represents the DRAM 1170 of DiMM0.

도 17은 DiMM0이 하나의 DRAM을 구비하고, DiMM1이 하나의 DRAM도 구비하지 못하는 1r/empty구조를 나타낸다. 이 경우, 메모리 시스템의 능동 종단기 제어는 R0이 활성화 모드일 때, 동기 ATC 모드를 수행하고, R0이 파워-다운 (pdn)/스텐바이(stby) 모드일 때, 능동 종단기 제어는 오프되도록 수행된다. 여기서 랭크0(R0)은 DiMM0의 DRAM(1160)을 나타낸다. 17 shows a 1r / empty structure in which DiMM0 includes one DRAM and DiMM1 does not include one DRAM. In this case, the active terminator control of the memory system is performed to perform the synchronous ATC mode when R0 is in the active mode, and to turn off the active terminator control when R0 is in the power-down (pdn) / stby mode. . Here, rank 0 (R0) represents DRAM 1160 of DiMM0.

도 18을 참조하여 본 발명에 따른 제3실시예가 상세히 설명된다. 도 18을 참조하면, 각 DiMM(1840, 1850)의 각 면에 위치하는 DRAM칩들(1860과 1870, 및 1880과 1890)은 칩셋(1810)으로부터 출력되는 각 ATC신호(ATC_0_R1, ATC_0_R0, ATC_1_R3, ATC_1_R2)에 의하여 개별적으로 능동 종단 제어된다.18, a third embodiment according to the present invention will be described in detail. Referring to FIG. 18, DRAM chips 1860 and 1870, and 1880 and 1890 located on each surface of each DiMM 1840 and 1850 may include the ATC signals ATC_0_R1, ATC_0_R0, ATC_1_R3, and ATC_1_R2 outputted from the chipset 1810. Active termination control individually.

특히, 도 18에 도시된 메모리 시스템(1800)은 칩셋(1810), 데이터 버스(1820), DRAM들(1860, 1870)이 장착되는 제1메모리 모듈(1840) 및 DRAM들 (1880, 1890)이 장착되는 제2메모리 모듈(1850)을 구비한다. 메모리 시스템(1800)에서 각 메모리 모듈(1840, 1850)은 대응되는 슬롯(미 도시)에 장착된다.In particular, the memory system 1800 illustrated in FIG. 18 may include a chipset 1810, a data bus 1820, a first memory module 1840 and DRAMs 1880 and 1890 on which the DRAMs 1860 and 1870 are mounted. The second memory module 1850 is mounted. In the memory system 1800, each memory module 1840 and 1850 is mounted in a corresponding slot (not shown).

제1메모리 모듈(1840) 및 제2메모리 모듈(1850)은 DiMM(dual in-line memory module)으로 구현될 수 있다. 도 18에 도시된 바와 같이 DRAM들(1860, 1870)은 제1메모리 모듈(1840)에 장착되고, DRAM들(1880, 1890)은 제2메모리 모듈(1850)에 장착된다. 그러나 다수개의 DRAM들이 제1메모리 모듈(1840) 및 제2메모리 모듈 (1850) 각각에 장착될 수 있다.The first memory module 1840 and the second memory module 1850 may be implemented as a dual in-line memory module (DiMM). As illustrated in FIG. 18, the DRAMs 1860 and 1870 are mounted to the first memory module 1840, and the DRAMs 1880 and 1890 are mounted to the second memory module 1850. However, a plurality of DRAMs may be mounted in each of the first memory module 1840 and the second memory module 1850.

칩셋(1110)과 DRAM들(1160, 1170, 1180, 1190)각각은 데이터를 독출하고 기입을 하기 위한 드라이버(1701)와 입력 버퍼(1702)를 각각 구비한다. The chipset 1110 and the DRAMs 1160, 1170, 1180, and 1190 each have a driver 1701 and an input buffer 1702 for reading and writing data, respectively.

제1 및 제2실시예와 달리, 도 18에 도시된 메모리 시스템(1800)의 ATC신호 발생회로(1811)는 각 ATC신호(ATC_0_R0, ATC_0_R1)를 제1메모리 모듈(1840)의 각 DRAM(1860, 1870)로 출력한다. 또한, ATC신호 발생회로(1811)는 각 ATC신호 (ATC_1_R2, ATC_0_R3)를 제2메모리 모듈(1850)의 각 DRAM(1880, 1890)로 출력한다. Unlike the first and second embodiments, the ATC signal generation circuit 1811 of the memory system 1800 illustrated in FIG. 18 uses the respective ATC signals ATC_0_R0 and ATC_0_R1 to each DRAM 1860 of the first memory module 1840. , 1870). In addition, the ATC signal generation circuit 1811 outputs each of the ATC signals ATC_1_R2 and ATC_0_R3 to each of the DRAMs 1880 and 1890 of the second memory module 1850.

도 12e를 참조하고, 도 6의 각 능동 종단 제어 입력 버퍼의 먹스(MUX; 604)는 각 DRAM(또는 랭크)의 동작상태에 기초하여 동기제어모드 또는 비동기제어모드를 선택한다. Referring to FIG. 12E, the mux 604 of each active termination control input buffer of FIG. 6 selects the synchronous control mode or the asynchronous control mode based on the operation state of each DRAM (or rank).

특히 도 12e는 도 13에 도시된 DiMM0과 DiMM1각각이 두 개의 DRAM을 구비하는 2r/2r구조와 해당한다. 여기서 랭크0(R0)은 DRAM(1760)을 나타내며, 랭크1(R1)은 DRAM(1770)을 나타내고, 랭크2(R2)는 DRAM(1780)을 나타내고, 및 랭크3(R3)은 DRAM(1790)을 나타낸다. In particular, FIG. 12E corresponds to a 2r / 2r structure in which DiMM0 and DiMM1 shown in FIG. 13 each have two DRAMs. Here, rank 0 (R0) represents DRAM 1760, rank 1 (R1) represents DRAM 1770, rank 2 (R2) represents DRAM 1780, and rank 3 (R3) represents DRAM 1790. ).

도 19는 도 13에 도시된 종단저항(Rterm_UP, Rterm_DN)을 상세히 나타내는 회로도이다. 도 19를 참조하면, 제1업-저항(Ru0)은 PMOS트랜지스터(1910)를 통하여 전원전압(VDDQ)과 노드(ND)사이에 접속되고, 제2업-저항(Ru1)은 PMOS트랜지스터 (1930)를 통하여 전원전압(VDDQ)과 노드(ND)사이에 접속되고, 제3업-저항(Ru2)은 PMOS트랜지스터(1950)를 통하여 전원전압(VDDQ)과 노드(ND)사이에 접속된다. FIG. 19 is a circuit diagram illustrating in detail the termination resistors Rterm_UP and Rterm_DN shown in FIG. 13. Referring to FIG. 19, a first up-resistance Ru0 is connected between a power supply voltage VDDQ and a node ND through a PMOS transistor 1910, and a second up-resistance Ru1 is connected to a PMOS transistor 1930. Is connected between the power supply voltage VDDQ and the node ND, and the third up-resistance Ru2 is connected between the power supply voltage VDDQ and the node ND through the PMOS transistor 1950.

각 PMOS트랜지스터(1910, 1930, 1950)는 대응되는 제어신호(UP, SU1, SU2)에 응답하여 턴-온/턴-오프된다. Each PMOS transistor 1910, 1930, 1950 is turned on / off in response to a corresponding control signal UP, SU1, SU2.

DRAM의 설계시의 각 저항(Ru0, Ru1,Ru2)의 저항값은 다음과 같도록 설계되는 것이 바람직하다. 제1업-저항(Ru0)의 저항값은 소정의 목표값보다 조금 크게 설정하고, 제2업-저항(Ru1)의 저항값은 제1업-저항(Ru0)과 제2업-저항(Ru1)이 병렬로 접속된 경우(Ru0//Ru1)의 저항값과 소정의 목표값이 동일하도록 설정한다. Preferably, the resistance values of the resistors Ru0, Ru1, and Ru2 in the design of the DRAM are as follows. The resistance value of the first up-resistance Ru0 is set slightly larger than the predetermined target value, and the resistance values of the second up-resistance Ru1 are the first up-resistance Ru0 and the second up-resistance Ru1. ) Is set so that the resistance value of (Ru0 // Ru1) and the predetermined target value are the same.

그리고 제3업-저항(Ru2)의 저항값은 제1업-저항(Ru0), 제2업-저항(Ru1)과 제3 업-저항(Ru2)이 병렬로 접속된 경우(Ru0//Ru1//Ru2)의 저항값이 소정의 목표값보다 조금 작게 되도록 설정한다. 따라서 종단저항(Rterm_UP)의 저항값은 저항들 (Ru0, Ru1, Ru2)의 조합에 의하여 결정된다.The resistance value of the third up-resistance Ru2 is set when the first up-resistance Ru0, the second up-resistance Ru1 and the third up-resistance Ru2 are connected in parallel (Ru0 // Ru1). // Set so that the resistance value of Ru2) is slightly smaller than the predetermined target value. Therefore, the resistance value of the termination resistor Rterm_UP is determined by the combination of the resistors Ru0, Ru1, Ru2.

그리고, 제1다운-저항(Rd0)은 NMOS트랜지스터(1920)를 통하여 노드(ND)와 접지전원(VSSQ)사이에 접속되고, 제2다운-저항(Rd1)은 NMOS트랜지스터(1940)를 통하여 노드(ND)와 접지전원(VSSQ)사이에 접속되고, 제3다운-저항(Rd2)은 NMOS트랜지스터(1960)를 통하여 노드(ND)와 접지전원(VSSQ)사이에 접속된다. The first down-resistance Rd0 is connected between the node ND and the ground power supply VSSQ through the NMOS transistor 1920, and the second down-resistance Rd1 is connected through the NMOS transistor 1940. Is connected between ND and ground power supply VSSQ, and third down-resistance Rd2 is connected between node ND and ground power supply VSSQ through NMOS transistor 1960.

각 NMOS트랜지스터(1920, 1940, 1960)는 대응되는 제어신호(DOWN, Sd1, Sd2)에 응답하여 턴-온/턴-오프된다. Each NMOS transistor 1920, 1940, 1960 is turned on / off in response to the corresponding control signals DOWN, Sd1, Sd2.

MOS트랜지스터들(1930, 1940)은 디폴트(default)로 턴-온 상태를 유지하고, MOS트랜지스터들(1950, 1960)은 디폴트(default)로 턴-오프 상태를 유지하는 것이 바람직하다. 그러나 그 반대의 경우도 될 수 있다. Preferably, the MOS transistors 1930 and 1940 remain turned on by default, and the MOS transistors 1950 and 1960 remain turned off by default. But the opposite can also be true.

DRAM의 설계시의 각 저항(Rd0, Rd1,Rd2)의 저항값은 다음과 같도록 설계되는 것이 바람직하다. 제1다운-저항(Rd0)의 저항값은 소정의 목표값보다 조금 크게 설정하고, 제2다운-저항(Rd1)의 저항값은 제1다운-저항(Rd0)과 제2다운-저항(Rd1)이 병렬로 접속된 경우(Rd0//Rd1)의 저항값과 소정의 목표값이 동일하도록 설정한다. The resistance values of the resistors Rd0, Rd1, and Rd2 in the design of the DRAM are preferably designed to be as follows. The resistance value of the first down-resistance Rd0 is set slightly larger than a predetermined target value, and the resistance values of the second down-resistance Rd1 are the first down-resistance Rd0 and the second down-resistance Rd1. ) Is set so that the resistance value of Rd0 // Rd1 and the predetermined target value are the same.

그리고 제3다운-저항(Rd2)의 저항값은 제1다운-저항(Rd0), 제2다운-저항 (Rd1)과 제다운-저항(Rd2)이 병렬로 접속된 경우(Rd0//Rd1//Rd2)의 저항값이 소정의 목표값보다 조금 작게 되도록 설정된다. 따라서 종단저항(Rterm_DN)의 저항값은 저항들(Rd0, Rd1, Rd2)의 조합에 의하여 결정된다. In addition, the resistance value of the third down-resistance Rd2 is the first down-resistance Rd0, when the second down-resistance Rd1 and the down-resistance Rd2 are connected in parallel (Rd0 // Rd1 / / Rd2) is set to be slightly smaller than the predetermined target value. Therefore, the resistance value of the termination resistor Rterm_DN is determined by the combination of the resistors Rd0, Rd1, and Rd2.

도 20은 퓨즈를 구비하는 제어신호 발생회로의 제1예를 나타낸다. 도 20을 참조하면, 제어신호 발생회로(2000)는 다수개의 트랜지스터들(2010, 2030, 2040), 퓨즈(2020) 및 논리 게이트(2050)를 구비한다. 20 shows a first example of a control signal generation circuit including a fuse. Referring to FIG. 20, the control signal generation circuit 2000 includes a plurality of transistors 2010, 2030, and 2040, a fuse 2020, and a logic gate 2050.

PMOS 트랜지스터(2010)는 전원전압(VDDQ)과 퓨즈(2020)의 일단사이에 접속되고, 파워업신호(VCCHB)는 PMOS 트랜지스터(2010)의 게이트로 입력된다. NMOS 트랜지스터(2030)는 퓨즈(2020)의 타단과 접지전원(VSSQ)사이에 접속되고, 파워업신호 (VCCHB)는 NMOS 트랜지스터(2030)의 게이트로 입력된다. 여기서 파워업신호(VCCHB)는 도 20에 도시된 바와 같이 소정의 시간동안 전원전압(VSSQ)을 따라 증가하다 상기 소정의 시간이 경과된 후에는 '로우'레벨을 유지하는 한다. The PMOS transistor 2010 is connected between the power supply voltage VDDQ and one end of the fuse 2020, and the power-up signal VCCHB is input to the gate of the PMOS transistor 2010. The NMOS transistor 2030 is connected between the other end of the fuse 2020 and the ground power supply VSSQ, and the power up signal VCCHB is input to the gate of the NMOS transistor 2030. Here, the power-up signal VCCHB increases with the power supply voltage VSSQ for a predetermined time as shown in FIG. 20. After the predetermined time elapses, the power-up signal VCCHB is maintained at a low level.

퓨즈(2020)는 PMOS트랜지스터(2010)의 드레인과 NMOS트랜지스터의 드레인사이에 접속된다. 퓨즈(2020)는 레이져를 포함하는 다양한 기술로 절단될 수 있다. 그리고 퓨즈(2020)는 메이크 링크(make-link) 또는 안티-퓨즈(anti-fuse)가 사용될 수 있다.The fuse 2020 is connected between the drain of the PMOS transistor 2010 and the drain of the NMOS transistor. The fuse 2020 may be cut by various techniques including a laser. The fuse 2020 may be a make-link or an anti-fuse.

논리게이트(2050)는 파워업신호(VCCHB)와 NMOS 트랜지스터(2030)의 드레인의 신호를 각각 수신하고, 부정 논리합(NOR)하고, 그 결과(F1)를 출력한다. The logic gate 2050 receives the power-up signal VCCHB and the signal of the drain of the NMOS transistor 2030, respectively, performs an NOR, and outputs the result F1.

NMOS트랜지스터(2040)는 NMOS트랜지스터(2030)의 드레인과 접지전원(VSSQ)사이에 접속되고, NMOS트랜지스터(2040)의 게이트는 논리게이트(2050)의 출력단에 접속된다. The NMOS transistor 2040 is connected between the drain of the NMOS transistor 2030 and the ground power supply VSSQ, and the gate of the NMOS transistor 2040 is connected to the output terminal of the logic gate 2050.

도 20을 참조하면, 퓨즈(2020)가 절단되고 파워업신호(VCCHB)가 인가되고 소정의 시간이 경과된 경우, 논리게이트(2050)의 출력신호(F1)는 논리 '하이'이다. 그러나 퓨즈(2020)가 절단되지 않고 파워업신호(VCCHB)가 인가되고 소정의 시간이 경과된 경우, 논리게이트(2050)의 출력신호(F1)는 논리 '로우'이다.Referring to FIG. 20, when the fuse 2020 is blown, the power-up signal VCCHB is applied, and a predetermined time elapses, the output signal F1 of the logic gate 2050 is logic 'high'. However, when the fuse 2020 is not cut and the power-up signal VCCHB is applied and a predetermined time elapses, the output signal F1 of the logic gate 2050 is logic 'low'.

도 21은 퓨즈를 구비하는 제어신호 발생회로의 제2예를 나타낸다. 도 21을 참조하면, 제어신호 발생회로(2000')는 도 20의 제어신호 발생회로의 출력단에 인버터가 추가된다. 즉 제어신호 발생회로(2000')의 퓨즈(2020)가 절단되지 않은 경우, 인버터의 출력신호(F2)는 하이이고, 제어신호 발생회로(2000')의 퓨즈(2020)가 절단된 경우 인버터의 출력신호(F2)는 로우이다.21 shows a second example of a control signal generation circuit having a fuse. Referring to FIG. 21, in the control signal generation circuit 2000 ′, an inverter is added to an output terminal of the control signal generation circuit of FIG. 20. That is, when the fuse 2020 of the control signal generation circuit 2000 'is not blown, the output signal F2 of the inverter is high, and when the fuse 2020 of the control signal generation circuit 2000' is blown, The output signal F2 is low.

도 19 및 도 21을 참조하여, 종단저항(Rterm_UP, Rterm_DN)의 저항값을 소정의 목표값으로 조절(tuning)하는 경우가 상세히 설명된다. 우선, 각 저항(Ru0, Ru1, Ru2, Rd0, Rd1, Rd2)이 반도체 칩(chip)상에서 구현되면, 테스트 모드에서 테스터를 이용하여 제1업-저항(Ru0)의 저항값과 제1다운-저항(Rd0)의 저항값을 각각 측정한다. 19 and 21, a case in which the resistance values of the terminal resistors Rterm_UP and Rterm_DN are tuned to a predetermined target value will be described in detail. First, when each of the resistors Ru0, Ru1, Ru2, Rd0, Rd1, and Rd2 is implemented on a semiconductor chip, the resistance value of the first up-resistance Ru0 and the first down-state using a tester in a test mode. The resistance value of the resistor Rd0 is measured respectively.

여기서, 제1업-저항(Ru0)의 저항값과 제1다운-저항(Rd0)의 저항값은 제조 공정의 변화(variation)에 의하여 서로 다를 수 있다. 또한, PMOS트랜지스터(1910)와 NMOS트랜지스터(1920)의 부정합(mismatch)으로 인하여, 제1업-저항(Ru0)의 저항값과 제1다운-저항(Rd0)의 저항값이 서로 다를 수 있다. 따라서 저항값(Ru0, Rd0)자체의 오차, 및 제1업-저항(Ru0)의 저항값과 제1다운-저항(Rd0)의 저항값의 부정합은 신호 충실도(signal integrity)를 저해한다.Here, the resistance value of the first up-resistance Ru0 and the resistance value of the first down-resistance Rd0 may be different from each other due to variations in the manufacturing process. In addition, due to a mismatch between the PMOS transistor 1910 and the NMOS transistor 1920, the resistance of the first up-resistance Ru0 and the resistance of the first down-resistance Rd0 may be different from each other. Therefore, an error of the resistance values Ru0 and Rd0 itself and a mismatch between the resistance value of the first up-resistance Ru0 and the resistance value of the first down-resistance Rd0 impair signal integrity.

테스트 모드(test mode)에서 제1업-저항(Ru0)의 저항값을 측정하는 경우, 트랜지스터(1920, 1940, 1960)들은 턴-오프되고, 제1다운-저항(Rd0)을 측정하는 경우 트랜지스터(1910, 1930, 1950)들은 턴-오프된다. When measuring the resistance value of the first up-resistance Ru0 in the test mode, the transistors 1920, 1940 and 1960 are turned off and the transistor when the first down-resistance Rd0 is measured. 1910, 1930, and 1950 are turned off.

측정된 제1업-저항(Ru0)의 저항값과 소정의 목표값을 비교하고, 그 차이에 따라 도 21 및 도 21의 퓨즈(2020)를 적절히 절단(cutting)하면, 각 출력신호(F1, F2)의 상태는 퓨즈(2020)의 절단 유무에 따른다. When the measured resistance value of the first up-resistance Ru0 is compared with a predetermined target value, and the fuse 2020 of FIGS. 21 and 21 is appropriately cut according to the difference, the respective output signals F1, The state of F2) depends on whether or not the fuse 2020 is cut.

초기상태에서 각 MOS 트랜지스터(1930, 1940, 1950, 1960)의 입력신호의 상태는 다음과 같다. 각 MOS트랜지스터(1930, 1960)의 게이트는 도 20에 도시된 제어신호 발생회로(2000)의 출력신호(F1)를 수신하고, 각 MOS트랜지스터(1940, 1950)의 게이트는 도 21에 도시된 제어신호 발생회로(2000')의 출력신호(F2)를 수신한다.In the initial state, the states of the input signals of the respective MOS transistors 1930, 1940, 1950, and 1960 are as follows. The gates of the respective MOS transistors 1930 and 1960 receive the output signal F1 of the control signal generation circuit 2000 shown in FIG. 20, and the gates of the respective MOS transistors 1940 and 1950 control the control shown in FIG. 21. The output signal F2 of the signal generation circuit 2000 'is received.

따라서 각 퓨즈(2020)가 절단되지 않은 초기상태에서, 각 MOS트랜지스터 (1930, 1940)는 턴-온되고, 각 MOS 트랜지스터(1950, 1960)는 턴-온프된다. Thus, in the initial state where each fuse 2020 is not cut, each MOS transistors 1930 and 1940 are turned on, and each MOS transistor 1950 and 1960 is turned on.

그리고 측정된 제1업-저항(Ru0)의 저항값이 소정의 목표값보다 큰 경우, PMOS트랜지스터(1950)의 게이트에 접속된 제어신호 발생회로(2000')의 퓨즈(2020)를 절단하면, 제어신호(SU2)는 비활성화(예컨대 '로우')되므로, 제3업-저항(Ru2)은 제1업-저항(Ru0) 및 제2업-저항(Ru1)과 병렬로 접속된다. 따라서 종단저항 (Rterm_UP)의 저항값은 감소하므로, 종단저항(Rterm_UP)의 저항값은 소정의 목표값에 근접한다.When the measured resistance value of the first up-resistance Ru0 is larger than a predetermined target value, the fuse 2020 of the control signal generation circuit 2000 ′ connected to the gate of the PMOS transistor 1950 is cut off. Since the control signal SU2 is inactivated (eg, 'low'), the third up-resistance Ru2 is connected in parallel with the first up-resistance Ru0 and the second up-resistance Ru1. Therefore, since the resistance value of the termination resistor Rterm_UP is decreased, the resistance value of the termination resistor Rterm_UP is close to a predetermined target value.

그러나 반대로, 측정된 제1업-저항(Ru0)의 저항값이 소정의 목표값보다 작은 경우, PMOS트랜지스터(1930)의 게이트에 접속된 제어신호 발생회로(2000)의 퓨즈 (2020)를 절단하면, 제어신호(SU1)는 활성화되므로, 제2업-저항(Ru1)은 제1업-저항 (Ru0)으로부터 분리된다, 따라서 종단저항(Rterm_UP)의 저항값은 증가하므로, 종단저항(Rterm_UP)의 저항값은 소정의 목표값에 근접한다.However, on the contrary, when the measured resistance value of the first up-resistance Ru0 is smaller than a predetermined target value, the fuse 2020 of the control signal generation circuit 2000 connected to the gate of the PMOS transistor 1930 is cut off. Since the control signal SU1 is activated, the second up-resistance Ru1 is separated from the first up-resistance Ru0, so that the resistance value of the termination resistor Rterm_UP increases, so that the termination resistor Rterm_UP The resistance value is close to a predetermined target value.

그리고, 측정된 제1다운-저항(Rd0)의 저항값이 소정의 목표값보다 큰 경우, NMOS트랜지스터(1960)의 게이트에 접속된 제어신호 발생회로(2000)의 퓨즈(2020)를 절단하면, 제어신호(Sd2)는 활성화되므로, 제3다운-저항(Rd2)은 제1다운-저항(Rd0) 및 제2다운-저항(Rd1)과 병렬로 접속된다. 따라서 종단저항(Rterm_DN)의 저항값은 감소하므로, 종단저항(Rterm_DN)의 저항값은 소정의 목표값에 근접한다.When the measured resistance value of the first down-resistance Rd0 is larger than a predetermined target value, the fuse 2020 of the control signal generation circuit 2000 connected to the gate of the NMOS transistor 1960 is cut off. Since the control signal Sd2 is activated, the third down-resistance Rd2 is connected in parallel with the first down-resistance Rd0 and the second down-resistance Rd1. Therefore, since the resistance value of the termination resistor Rterm_DN decreases, the resistance value of the termination resistor Rterm_DN approaches a predetermined target value.

그러나 반대로, 측정된 제1다운-저항(Rd0)의 저항값이 소정의 목표값보다 작은 경우, NMOS트랜지스터(1940)의 게이트에 접속된 제어신호 발생회로(2000')의 퓨즈(2020)를 절단하면, 제어신호(Sd1)는 비활성화되므로, 제2다운-저항(Rd1)은 제1다운-저항(Ru0)으로부터 분리된다, 따라서 종단저항(Rterm_DN)의 저항값은 증가하므로, 종단저항(Rterm_DN)의 저항값은 소정의 목표값에 근접한다.However, on the contrary, when the measured resistance value of the first down-resistance Rd0 is smaller than a predetermined target value, the fuse 2020 of the control signal generation circuit 2000 'connected to the gate of the NMOS transistor 1940 is cut off. In this case, since the control signal Sd1 is inactivated, the second down-resistance Rd1 is separated from the first down-resistance Ru0, so that the resistance value of the termination resistor Rterm_DN increases, so that the termination resistor Rterm_DN The resistance value of is close to the predetermined target value.

도 19를 참조하면, 각 종단저항(Rterm_UP, Rterm_DN)의 저항값을 조절하기 위하여 각각 두 개씩의 저항들(Ru1과 Ru2, Rd1과 Rd2)이 도시되었으나, 이는 예시적인 것에 불과하다. 따라서 본 발명은 각 종단저항(Rterm_UP, Rterm_DN)의 저항값을 세밀하게 조절하기 위하여 다수개의 저항들이 접속되는 것도 포함한다. Referring to FIG. 19, two resistors Ru1 and Ru2, Rd1 and Rd2, respectively, are illustrated to adjust the resistance values of each of the terminal resistors Rterm_UP and Rterm_DN. Therefore, the present invention also includes a plurality of resistors connected to finely adjust the resistance value of each terminal resistor (Rterm_UP, Rterm_DN).

그리고, 테스트 모드에서, 퓨즈(2020)의 절단유무는 소정의 룩-업 테이블 (look-up table)을 이용하여 결정할 수 있다. In the test mode, whether the fuse 2020 is cut or not may be determined using a predetermined look-up table.

또한, 본 발명에 따른 각 제어신호(UP, SU1, SU2, DOWN, Sd1, Sd2)는 모드 레지스터 세트(mode register set; MRS)를 이용하여 발생시킬 수 있다. 또한, 본 발명에 따른 종단저항(Rterm_UP, Rterm_DN)의 저항값은 반도체 칩을 테스트하는 단계, 또는 패키징(packing)이후에도 소정의 목표값으로 조절할 수 있다. Further, each control signal UP, SU1, SU2, DOWN, Sd1, Sd2 according to the present invention can be generated using a mode register set (MRS). In addition, the resistance value of the terminal resistors Rterm_UP and Rterm_DN according to the present invention may be adjusted to a predetermined target value even after testing the semiconductor chip or after packaging.

따라서 본 발명에 따른 각 종단저항(Rterm_UP, Rterm_DN)의 저항값은 효과적으로 조절(tuning)될 수 있으므로, 메모리 시스템의 신호충실도는 증가된다.Therefore, since the resistance value of each terminal resistor (Rterm_UP, Rterm_DN) according to the present invention can be effectively tuned, the signal fidelity of the memory system is increased.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 능동종단저항들을 제어하기 위한 장치들 및 방법들은 지연동기루프 또는 위상동기루프의 동작모드에 무관하게 종단저항의 온/오프를 제어할 수 있으므로, 데이터 버블(data bubble)을 최소화시킬 수 있는 장점이 있다.As described above, the apparatuses and methods for controlling the active termination resistors according to the present invention can control on / off of the termination resistor regardless of the operation mode of the delay synchronization loop or the phase synchronization loop. ) Can be minimized.

또한, 능동종단저항들을 제어하기 위한 장치들은 스텁 버스를 갖는 메모리 시스템의 데이터 레이트를 증가시키는 장점이 있다. 본 발명에 따른 각 종단저항(Rterm_UP, Rterm_DN)의 저항값은 효과적으로 조절(tuning)될 수 있으므로, 메모리 시스템의 신호충실도는 증가된다.In addition, devices for controlling active termination resistors have the advantage of increasing the data rate of a memory system having a stub bus. Since the resistance value of each of the terminal resistors Rterm_UP and Rterm_DN according to the present invention can be effectively tuned, the signal fidelity of the memory system is increased.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.The detailed description of each drawing is provided in order to provide a thorough understanding of the drawings cited in the detailed description of the invention.

도 1은 종래의 SSTL을 구조를 갖는 메모리 시스템을 나타낸다.1 shows a memory system having a conventional SSTL structure.

도 2는 종래의 능동-종단 스텁 버스구조를 갖는 메모리 시스템을 나타낸다. 2 illustrates a memory system with a conventional active-terminated stub bus structure.

도 3은 중앙 탭을 가진 종래의 능동 종단기의 일예를 나타낸다.3 shows an example of a conventional active terminator with a central tab.

도 4는 능동-종단 스텁 버스구조를 갖는 본 발명의 실시예에 따른 메모리 시스템을 나타낸다. 4 shows a memory system according to an embodiment of the present invention having an active-terminated stub bus structure.

도 5a는 본 발명에 따른 DiMM을 장착한 제1메모리 시스템을 나타낸다.Figure 5a shows a first memory system equipped with a DiMM according to the present invention.

도 5b는 도 5a에 도시된 제1메모리 시스템의 제어모드를 나타낸다. FIG. 5B illustrates a control mode of the first memory system shown in FIG. 5A.

도 5c는 본 발명에 따른 DiMM을 장착한 제2메모리 시스템을 나타낸다.5C illustrates a second memory system equipped with a DiMM according to the present invention.

도 5d는 도 5c에 도시된 제2메모리 시스템의 제어모드를 나타낸다. FIG. 5D illustrates a control mode of the second memory system shown in FIG. 5C.

도 6은 본 발명에 따른 능동 종단 제어 입력버퍼를 나타낸다.6 shows an active termination control input buffer according to the present invention.

7a 및 도 7b는 동기 ATC 모드에서 기입동작과 독출동작을 각각 나타내는 타이밍도를 나타낸다.7A and 7B show timing diagrams respectively showing a write operation and a read operation in the synchronous ATC mode.

도 8은 비동기 ATC 모드의 타이밍도를 나타낸다.8 shows a timing diagram of the asynchronous ATC mode.

도 9a 내지 도 9c는 DiMM0 및 DiMM1이 모두 활성화 모드일 때, 본 발명에 따른 메모리 시스템의 타이밍 차트를 각각 나타낸다.9A-9C show timing charts of a memory system according to the present invention, respectively, when DiMM0 and DiMM1 are both in activation mode.

도 10a 내지 도 10c는 DiMM0이 활성화 모드이고 DiMM1이 파워다운 모드 또는 스텐바이 모드일 때, 본 발명에 따른 메모리 시스템의 타이밍 차트를 각각 나타낸다.10A-10C show timing charts of a memory system according to the present invention, respectively, when DiMM0 is in active mode and DiMM1 is in power down mode or standby mode.

도 11은 능동-종단 스텁 버스구조를 갖는 본 발명의 실시예에 따른 다른 메모리 시스템을 나타낸다. 11 shows another memory system according to an embodiment of the present invention having an active-terminated stub bus structure.

도 12a 내지 도 12e는 본 발명에 따른 각 DiMM의 상태와 능동 종단기의 제어모드들을 나타낸다.12A-12E show the state of each DiMM and the control modes of the active terminator in accordance with the present invention.

도 13 내지 도 17은 본 발명에 따른 DiMM들을 각각 장착한 메모리 시스템을 나타낸다. 13 to 17 illustrate memory systems each equipped with DiMMs according to the present invention.

도 18은 능동-종단 스텁 버스구조를 갖는 본 발명의 실시예에 따른 또 다른 메모리 시스템을 나타낸다. 18 illustrates another memory system according to an embodiment of the present invention having an active-terminated stub bus structure.

도 19는 도 13에 도시된 종단저항을 상세히 나타내는 회로도이다. 19 is a circuit diagram illustrating in detail the termination resistor illustrated in FIG. 13.

도 20은 퓨즈를 구비하는 제어신호 발생회로의 제1예를 나타낸다.20 shows a first example of a control signal generation circuit including a fuse.

도 21은 퓨즈를 구비하는 제어신호 발생회로의 제2예를 나타낸다.21 shows a second example of a control signal generation circuit having a fuse.

Claims (38)

메모리 회로에 장착된 버퍼회로에 있어서,In the buffer circuit mounted in the memory circuit, 신호 입력단;Signal input; 상기 신호 입력단에 접속된 입력단을 갖는 동기 입력버퍼;A synchronization input buffer having an input connected to the signal input; 상기 신호 입력단에 접속된 입력단을 갖는 비동기 입력버퍼; 및 An asynchronous input buffer having an input connected to the signal input; And 상기 메모리 회로의 동작모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비하는 것을 특징으로 하는 버퍼회로.And a switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit. 제1항에 있어서, 상기 스위칭회로의 출력신호는 상기 메모리 회로의 종단저항을 인에이블 또는 디스에이블시키는 것을 특징으로 하는 버퍼회로.The buffer circuit of claim 1, wherein the output signal of the switching circuit enables or disables the termination resistance of the memory circuit. 제2항에 있어서, 상기 스위칭회로는 상기 메모리 회로의 외부로부터 공급되는 파워모드(power mode)신호에 응답하여 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 것을 특징으로 하는 버퍼회로.The switching circuit of claim 2, wherein the switching circuit selectively outputs an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer in response to a power mode signal supplied from the outside of the memory circuit. Buffer circuit. 제2항에 있어서, 상기 스위칭회로는 상기 메모리 회로의 모드 레지스터에 저장된 값에 응답하여 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 것을 특징으로 하는 버퍼회로.The buffer circuit of claim 2, wherein the switching circuit selectively outputs an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer in response to a value stored in a mode register of the memory circuit. 메모리 회로에 장착된 능동 종단회로에 있어서,In an active termination circuit mounted in a memory circuit, 상기 메모리 회로의 종단을 위한 종단저항; 및 A termination resistor for terminating the memory circuit; And 외부로부터 공급되는 능동종단 제어신호를 수신하고, 상기 능동종단 제어신호에 응답하여 상기 종단저항의 온(on)과 오프(off)를 선택적으로 스위치하는 제어회로를 구비하며,A control circuit for receiving an active termination control signal supplied from the outside and selectively switching on and off of the termination resistor in response to the active termination control signal; 상기 제어회로는,The control circuit, 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및 A synchronous input buffer and an asynchronous input buffer for receiving the active termination control signals, respectively; And 상기 메모리 회로의 동작모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비하며,And a switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit. 상기 스위칭회로의 출력신호는 상기 종단저항의 온/오프 상태를 제어하는 것을 특징으로 하는 능동종단회로.And an output signal of the switching circuit controls the on / off state of the termination resistor. 제5항에 있어서, 상기 스위칭회로는 상기 메모리 회로가 활성화동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 메모리 회로가 스텐바이(standby) 동작모드 또는 파워-다운(power-down) 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 것을 특징으로 하는 능동종단회로.The switching circuit of claim 5, wherein the switching circuit selects an output signal of the synchronous input buffer when the memory circuit is in an active operation mode, and wherein the memory circuit is in a standby mode or a power-down mode. And an output signal of the asynchronous input buffer when the operation mode is selected. 제5항에 있어서, 상기 메모리 회로는 SIMM(single in-line module)의 DRAM인 것을 특징으로 하는 능동종단회로.6. The active termination circuit of claim 5, wherein the memory circuit is a DRAM of a single in-line module (SIMM). 제5항에 있어서, 상기 메모리 회로는 DIMM(dual in-line module)의 DRAM인 것을 특징으로 하는 능동종단회로.6. The active termination circuit of claim 5, wherein the memory circuit is a DRAM of a dual in-line module (DIMM). 메모리 회로에 장착된 능동 종단회로에 있어서,In an active termination circuit mounted in a memory circuit, 상기 메모리 회로의 종단을 위한 종단저항; A termination resistor for terminating the memory circuit; 상기 메모리 회로의 동작 모드를 지시하는 데이터를 저장하는 모드 레지스터; 및A mode register for storing data indicating an operation mode of the memory circuit; And 외부로부터 공급되는 능동종단 제어신호와 상기 모드 레지스터의 출력신호를 수신하는 제어회로를 구비하며,A control circuit for receiving an active termination control signal supplied from the outside and an output signal of the mode register, 상기 제어회로는,The control circuit, 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및 A synchronous input buffer and an asynchronous input buffer for receiving the active termination control signals, respectively; And 상기 모드 레지스터의 출력신호에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비하며,A switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to the output signal of the mode register, 상기 스위칭회로의 출력신호는 상기 종단저항의 온/오프 상태를 제어하는 것을 특징으로 하는 능동종단회로. And an output signal of the switching circuit controls the on / off state of the termination resistor. 제9항에 있어서, 상기 스위칭회로는 상기 모드 레지스터의 출력신호가 상기 메모리 회로가 활성화동작 모드임을 지시할 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 모드 레지스터의 출력신호가 상기 메모리 회로가 스텐바이 동작모드 또는 파워-다운 동작 모드임을 지시할 때 상기 비동기 입력버퍼의 출력신호를 선택하는 것을 특징으로 하는 능동종단회로.10. The method of claim 9, wherein the switching circuit selects an output signal of the synchronous input buffer when the output signal of the mode register indicates that the memory circuit is in an activation mode, and the output signal of the mode register is selected from the memory circuit. And an output signal of the asynchronous input buffer when the standby mode or the power-down mode is in operation. 제9항에 있어서, 상기 메모리 회로는 SIMM(single in-line module)의 DRAM인 것을 특징으로 하는 능동종단회로.10. The active termination circuit of claim 9, wherein the memory circuit is a DRAM of a single in-line module (SIMM). 제9항에 있어서, 상기 메모리 회로는 DIMM(dual in-line module)의 DRAM인 것을 특징으로 하는 능동종단회로.10. The active termination circuit of claim 9, wherein the memory circuit is a DRAM of a dual in-line module (DIMM). 메모리 시스템에 있어서,In a memory system, 버스 라인;Bus lines; 상기 버스 라인에 접속되는 다수개의 메모리 회로들; 및 A plurality of memory circuits connected to the bus line; And 상기 버스 라인에 접속되고, 다수개의 능동 종단 제어신호들을 상기 다수개의 메모리 회로들로 공급하는 칩셋을 구비하며, A chipset connected to the bus line and supplying a plurality of active termination control signals to the plurality of memory circuits, 상기 다수개의 메모리 회로들 각각은 종단저항과 제어회로를 구비하며, 상기 제어회로는 상기 메모리 회로로 공급되는 능동 종단 제어신호를 수신하고, 상기 능동종단 제어신호에 응답하여 상기 종단저항의 온(on)과 오프(off)를 선택적으로 스위치하고,Each of the plurality of memory circuits includes a termination resistor and a control circuit, wherein the control circuit receives an active termination control signal supplied to the memory circuit and turns on the termination resistor in response to the active termination control signal. ) And off selectively 상기 제어회로는 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및 The control circuit includes a synchronous input buffer and an asynchronous input buffer for receiving the active termination control signals, respectively; And 상기 버퍼회로를 포함하는 상기 메모리 회로의 동작모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 스위칭회로를 구비하며,And a switching circuit for selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit including the buffer circuit. 상기 스위칭회로의 출력신호는 상기 종단저항의 온과 오프상태를 제어하는 것을 특징으로 하는 메모리 시스템. And the output signal of the switching circuit controls the on and off states of the termination resistor. 제13항에 있어서, 상기 스위칭회로는 상기 메모리 회로가 활성화동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 메모리 회로가 스텐바이 동작모드 또는 파워다운 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 것을 특징으로 하는 메모리 시스템. 15. The asynchronous input buffer of claim 13, wherein the switching circuit selects an output signal of the synchronous input buffer when the memory circuit is in an activating mode, and when the memory circuit is in a standby mode or a power down mode. A memory system, characterized in that for selecting an output signal. 제13항에 있어서, 상기 메모리 시스템은 상기 다수개의 메모리 회로들 중에서 적어도 하나의 메모리 회로를 각각 장착한 다수개의 메모리 모듈들을 더 구비하고, The memory system of claim 13, further comprising: a plurality of memory modules each having at least one memory circuit among the plurality of memory circuits; 상기 다수개의 능동 종단 제어신호들은 상기 다수개의 메모리 모듈들 각각에 장착된 메모리 회로들로 공급되고, 각 메모리 모듈에 장착된 메모리 회로들은 상기 다수개의 능동 종단 제어신호들에서 동일한 하나의 신호를 수신하는 것을 특징으로 하는 메모리 시스템. The plurality of active termination control signals are supplied to memory circuits mounted to each of the plurality of memory modules, and the memory circuits mounted to each memory module receive the same single signal from the plurality of active termination control signals. A memory system, characterized in that. 제14항에 있어서, 상기 메모리 시스템은 상기 다수개의 메모리 회로들 중에서 적어도 하나의 메모리 회로를 각각 장착한 다수개의 메모리 모듈들을 더 구비하고, The memory system of claim 14, wherein the memory system further comprises a plurality of memory modules each having at least one memory circuit among the plurality of memory circuits. 상기 다수개의 능동 종단 제어신호들은 상기 다수개의 메모리 모듈의 메모리 회로들로 공급되고, 각 메모리 모듈의 메모리회로들은 다수개의 능동종단 제어신호들에서 서로 다른 신호를 수신하는 것을 특징으로 하는 메모리 시스템.And the plurality of active termination control signals are supplied to memory circuits of the plurality of memory modules, and the memory circuits of each memory module receive different signals from the plurality of active termination control signals. 제14항에 있어서, 상기 다수개의 메모리 회로들은 DIMM에 장착된 DRAM회로들인 것을 특징으로 하는 메모리 시스템.15. The memory system of claim 14 wherein the plurality of memory circuits are DRAM circuits mounted on a DIMM. 메모리 시스템에 있어서,In a memory system, 버스 라인;Bus lines; 상기 버스 라인에 접속되는 다수개의 메모리 회로들; 및 A plurality of memory circuits connected to the bus line; And 상기 버스 라인에 접속되고, 다수개의 능동 종단 제어신호들을 상기 메모리 회로들로 공급하는 칩셋을 구비하며, A chipset connected to the bus line and supplying a plurality of active termination control signals to the memory circuits, 상기 다수개의 메모리 회로들 각각은 종단저항, 제어회로 및 상기 메모리 회로의 동작 모드를 지시하는 데이터를 저장하는 모드 레지스터를 구비하며,Each of the plurality of memory circuits includes a termination resistor, a control circuit, and a mode register for storing data indicating an operation mode of the memory circuit. 상기 제어회로는 상기 능동 종단 제어신호를 각각 수신하는 동기 입력버퍼와 비동기 입력버퍼; 및The control circuit includes a synchronous input buffer and an asynchronous input buffer for receiving the active termination control signals, respectively; And 상기 모드 레지스터의 데이터에 따라 상기 동기입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택하는 스위칭회로를 구비하며,A switching circuit for selecting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to the data of the mode register, 상기 스위칭회로의 출력신호는 상기 종단저항의 온과 오프상태를 제어하는 것을 특징으로 하는 메모리 시스템.And the output signal of the switching circuit controls the on and off states of the termination resistor. 제18항에 있어서, 상기 메모리 시스템은 상기 다수개의 메모리 회로들 중에서 적어도 하나의 메모리 회로를 각각 장착한 다수개의 메모리 모듈들을 더 구비하고, 19. The memory system of claim 18, further comprising a plurality of memory modules each having at least one memory circuit of the plurality of memory circuits, 상기 다수개의 능동 종단 제어신호들은 상기 다수개의 메모리 모듈들 각각에 장착된 메모리 회로들로 공급되고, 각 메모리 모듈에 장착된 메모리 회로들은 상기 다수개의 능동 종단 제어신호들에서 동일한 하나의 신호를 수신하는 것을 특징으로 하는 메모리 시스템. The plurality of active termination control signals are supplied to memory circuits mounted to each of the plurality of memory modules, and the memory circuits mounted to each memory module receive the same single signal from the plurality of active termination control signals. A memory system, characterized in that. 제18에 있어서, 상기 스위칭회로는 대응되는 메모리 모듈의 적어도 하나의 메모리 회로가 활성화 동작 모드일 때 상기 동기 입력 버퍼의 출력신호를 선택하고, 대응되는 메모리 모듈의 모든 메모리 회로들이 스텐바이 동작모드 또는 파워-다운 동작 모드일 때 상기 비동기 입력 버퍼의 출력신호를 선택하는 것을 특징으로 하는 메모리 시스템.The switching circuit of claim 18, wherein the switching circuit selects an output signal of the synchronous input buffer when at least one memory circuit of the corresponding memory module is in an active operation mode, and all memory circuits of the corresponding memory module are in the standby operation mode or Selecting an output signal of the asynchronous input buffer in a power-down mode of operation. 제18항에 있어서, 상기 다수개의 메모리 회로들은 DIMM에 장착된 DRAM회로들인 것을 특징으로 하는 메모리 시스템.19. The memory system of claim 18 wherein the plurality of memory circuits are DRAM circuits mounted on a DIMM. 메모리 회로의 동작을 제어하는 방법에 있어서,In the method of controlling the operation of the memory circuit, 입력신호를 상기 메모리 회로의 동기 입력버퍼와 비동기 입력버퍼로 공급하는 단계; 및Supplying an input signal to a synchronous input buffer and an asynchronous input buffer of the memory circuit; And 상기 메모리 회로의 동작 모드에 따라 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 단계를 구비하는 것을 특징으로 하는 메모리 회로의 동작제어방법.And selectively outputting an output signal of the synchronous input buffer or an output signal of the asynchronous input buffer according to an operation mode of the memory circuit. 제22항에 있어서, 상기 메모리 회로의 동작제어방법은 선택된 상기 동기 입력버퍼의 출력신호 또는 상기 비동기 입력버퍼의 출력신호에 따라 상기 메모리 회로의 종단저항을 인에이블(enable)과 디스에이블(disable)시키는 단계를 더 구비하는 것을 특징으로 하는 메모리 회로의 동작제어방법. 23. The method of claim 22, wherein the operation control method of the memory circuit enables and disables the terminating resistor of the memory circuit according to the selected output signal of the synchronous input buffer or the output signal of the asynchronous input buffer. And controlling the operation of the memory circuit. 제23항에 있어서, 상기 메모리 회로의 동작제어방법은 상기 메모리 회로의 외부로부터 공급된 파워 모드신호를 수신하는 단계를 더 구비하며,The method of claim 23, wherein the operation control method of the memory circuit further comprises receiving a power mode signal supplied from an outside of the memory circuit. 상기 파워 모드의 값은 상기 동기 입력버퍼의 출력신호 또는 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 것을 제어하는 것을 특징으로 하는 메모리 회로의 동작제어방법. And a value of the power mode controls selectively outputting an output signal of the synchronous input buffer or an output signal of an asynchronous input buffer. 제23항에 있어서, 상기 메모리 회로의 동작제어방법은 상기 메모리 회로의 모드 레지스터에 저장된 값을 수신하는 단계를 더 구비하며, The method of claim 23, wherein the operation control method of the memory circuit further comprises receiving a value stored in a mode register of the memory circuit. 상기 모드 레지스터의 값은 상기 동기 입력버퍼의 출력신호 또는 비동기 입력버퍼의 출력신호를 선택적으로 출력하는 것을 제어하는 것을 특징으로 하는 메모리 회로의 동작제어방법. And a value of the mode register controls to selectively output an output signal of the synchronous input buffer or an output signal of an asynchronous input buffer. 메모리 회로의 종단 저항의 온(on)/오프(off)상태를 제어하는 방법에 있어서,In the method of controlling the on / off state of the termination resistor of the memory circuit, 능동 종단 제어신호를 상기 메모리 회로의 동기 입력버퍼와 비동기 입력버퍼로 공급하는 단계;Supplying an active termination control signal to a synchronous input buffer and an asynchronous input buffer of the memory circuit; 상기 메모리 회로가 활성화동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 메모리 회로가 스텐바이 동작모드 또는 파워-다운 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 단계; 및Selecting an output signal of the synchronous input buffer when the memory circuit is in an active operation mode, and selecting an output signal of the asynchronous input buffer when the memory circuit is in a standby operation mode or a power-down operation mode; And 선택된 상기 동기 입력버퍼의 출력신호 또는 선택된 상기 비동기 입력버퍼의 출력신호에 따라 상기 종단 저항의 온/오프상태를 설정하는 단계를 구비하는 것을 특징으로 하는 메모리 회로의 종단 저항 온(on)/오프(off)상태 제어방법.And setting an on / off state of the termination resistor in accordance with the output signal of the selected synchronous input buffer or the output signal of the selected asynchronous input buffer. off) state control method. 데이터 버스에 접속된 다수개의 메모리 모듈들을 갖고, 상기 메모리 모듈들 각각은 적어도 하나의 메모리 회로들을 장착하는 메모리 시스템에서 다수개의 메모리 회로들 각각의 다수개의 종단저항들을 제어하는 방법에 있어서,A method of controlling a plurality of termination resistors of each of a plurality of memory circuits in a memory system having a plurality of memory modules connected to a data bus, each of the memory modules mounting at least one memory circuit, 능동종단 제어신호를 각 메모리 모듈에 장착된 각 메모리 회로의 동기입력버퍼와 비동기 입력버퍼로 공급하는 단계;Supplying an active termination control signal to a synchronous input buffer and an asynchronous input buffer of each memory circuit mounted in each memory module; 각 메모리 회로에서, 상기 메모리 회로가 활성동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 메모리 회로가 스텐바이 동작모드 또는 파워-다운 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 단계; 및In each memory circuit, an output signal of the synchronous input buffer is selected when the memory circuit is in an active operation mode, and an output signal of the asynchronous input buffer is selected when the memory circuit is in a standby operation mode or a power-down operation mode. Doing; And 각 메모리 회로에서, 선택된 상기 동기 입력버퍼의 출력신호 또는 선택된 상기 비동기 입력버퍼의 출력신호에 따라 상기 종단 저항의 온/오프상태를 설정하는 단계를 구비하는 것을 특징으로 하는 메모리 시스템에서의 종단저항 제어방법.In each memory circuit, setting the on / off state of the termination resistor in accordance with the output signal of the selected synchronous input buffer or the output signal of the selected asynchronous input buffer. Way. 데이터 버스에 접속된 적어도 제1메모리 모듈과 제2메모리 모듈을 갖고, 상기 메모리 모듈들 각각은 적어도 하나의 메모리 회로들을 장착하는 메모리 시스템에서 다수개의 메모리 회로들 각각의 다수개의 종단저항들을 제어하는 방법에 있어서,A method of controlling a plurality of termination resistors of each of a plurality of memory circuits in a memory system having at least a first memory module and a second memory module connected to a data bus, each of the memory modules mounting at least one memory circuits. To 상기 제1메모리 모듈의 독출/기입지시에 응답하여, 능동종단 제어신호를 상기 제2메모리 모듈의 상기 메모리 회로들 각각으로 전송하는 단계;In response to a read / write instruction of the first memory module, transmitting an active termination control signal to each of the memory circuits of the second memory module; 상기 능동종단 제어신호를 상기 제2메모리 모듈의 각 메모리 회로의 동기입력버퍼와 비동기 입력버퍼로 공급하는 단계;Supplying the active termination control signal to a synchronous input buffer and an asynchronous input buffer of each memory circuit of the second memory module; 상기 제2메모리 모듈의 각 메모리 회로에서, 상기 제2메모리 모듈이 활성동작 모드일 때 상기 동기 입력버퍼의 출력신호를 선택하고, 상기 제2메모리 모듈이 스텐바이 동작모드 또는 파워-다운 동작 모드일 때 상기 비동기 입력버퍼의 출력신호를 선택하는 단계; 및In each memory circuit of the second memory module, an output signal of the synchronous input buffer is selected when the second memory module is in an active operation mode, and the second memory module is in a standby operation mode or a power-down operation mode. When selecting the output signal of the asynchronous input buffer; And 상기 제2메모리 모듈의 각 메모리 회로에서, 선택된 상기 동기 입력버퍼의 출력신호 또는 선택된 상기 비동기 입력버퍼의 출력신호에 따라 상기 종단 저항의 온/오프상태를 설정하는 단계를 구비하는 것을 특징으로 하는 메모리 시스템에서의 종단저항 제어방법.In each memory circuit of the second memory module, setting an on / off state of the termination resistor in accordance with an output signal of the selected synchronous input buffer or an output signal of the selected asynchronous input buffer. Termination resistance control method in system. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11687143B2 (en) 2021-02-03 2023-06-27 Samsung Electronics Co., Ltd. Interface circuit for controlling output impedance of a transmission circuit and an image sensor including ihe same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620645B1 (en) * 2004-04-13 2006-09-13 주식회사 하이닉스반도체 Pseudo SRAM having mode resister set for using in combination with synchronous and asynchronous
KR100674975B1 (en) * 2005-06-03 2007-01-29 삼성전자주식회사 Low power consuming semiconductor memory system
KR100684904B1 (en) 2005-08-05 2007-02-20 삼성전자주식회사 Semiconductor memory device including on die termination circuit and on die termination method thereof
KR100798739B1 (en) * 2006-09-27 2008-01-29 주식회사 하이닉스반도체 Semiconductor memory device and the driving method thereof
KR100954114B1 (en) * 2008-08-28 2010-04-23 주식회사 하이닉스반도체 Termination circuit for semiconductor device
KR101789077B1 (en) 2010-02-23 2017-11-20 삼성전자주식회사 On-die termination circuit, data output buffer, semiconductor memory device, memory module, method of operating an on-die termination circuit, method of operating a data output buffer and method of training on-die termination
KR101330191B1 (en) * 2013-09-05 2013-11-15 주식회사 엘앤비기술 Broadcast control system with terminating resistance and automatic speed setting device of controller area network

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746104A (en) * 1994-02-04 1995-02-14 Kawasaki Steel Corp Programmable input circuit
JPH07170172A (en) * 1993-12-15 1995-07-04 Matsushita Electric Ind Co Ltd Programmable logic device
JPH08162930A (en) * 1994-12-02 1996-06-21 Matsushita Electric Ind Co Ltd Input circuit
JPH08204539A (en) * 1995-01-23 1996-08-09 Oki Electric Ind Co Ltd Signal transmission circuit
JPH1069342A (en) * 1996-08-29 1998-03-10 Fujitsu Ltd Signal transmission system, semiconductor device module, input buffer circuit, and semiconductor device
US6054881A (en) * 1998-01-09 2000-04-25 Advanced Micro Devices, Inc. Input/output (I/O) buffer selectively providing resistive termination for a transmission line coupled thereto
US6232792B1 (en) * 1997-06-25 2001-05-15 Sun Microsystems, Inc. Terminating transmission lines using on-chip terminator circuitry
JP2001285028A (en) * 2000-03-29 2001-10-12 Fujitsu General Ltd Synchronous terminating circuit
JP2002135338A (en) * 2000-10-26 2002-05-10 Ando Electric Co Ltd Termination circuit

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07170172A (en) * 1993-12-15 1995-07-04 Matsushita Electric Ind Co Ltd Programmable logic device
JPH0746104A (en) * 1994-02-04 1995-02-14 Kawasaki Steel Corp Programmable input circuit
JPH08162930A (en) * 1994-12-02 1996-06-21 Matsushita Electric Ind Co Ltd Input circuit
JPH08204539A (en) * 1995-01-23 1996-08-09 Oki Electric Ind Co Ltd Signal transmission circuit
JPH1069342A (en) * 1996-08-29 1998-03-10 Fujitsu Ltd Signal transmission system, semiconductor device module, input buffer circuit, and semiconductor device
US6232792B1 (en) * 1997-06-25 2001-05-15 Sun Microsystems, Inc. Terminating transmission lines using on-chip terminator circuitry
US6054881A (en) * 1998-01-09 2000-04-25 Advanced Micro Devices, Inc. Input/output (I/O) buffer selectively providing resistive termination for a transmission line coupled thereto
JP2001285028A (en) * 2000-03-29 2001-10-12 Fujitsu General Ltd Synchronous terminating circuit
JP2002135338A (en) * 2000-10-26 2002-05-10 Ando Electric Co Ltd Termination circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11687143B2 (en) 2021-02-03 2023-06-27 Samsung Electronics Co., Ltd. Interface circuit for controlling output impedance of a transmission circuit and an image sensor including ihe same

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