JPH08204539A - Signal transmission circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ技術によって
製造された半導体集積回路間で、２値信号を送受信する
信号伝送回路（インタフェース回路）に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission circuit (interface circuit) for transmitting and receiving a binary signal between semiconductor integrated circuits manufactured by CMOS technology.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；日経エレクトロニクス、［５５６］（１９９２
−６−８）“100MHzに突入したマイクロプロセサ，ＣＰ
Ｕボード設計が変わる”P.110−113 文献２；米国特許第5,023,488 号明細書 近年、ＣＭＯＳ半導体集積回路間における２値信号の送
受信速度の高速化に伴い、従来使用されてきたＴＴＬレ
ベルもしくはＣＭＯＳレベルでの信号の送受信が困難に
なっている。この理由としては、ＴＴＬレベル及びＣＭ
ＯＳレベルにおける送信回路の出力振幅はそれぞれ２Ｖ
以上及び約５Ｖと大きいため、高速動作に不利であるこ
とが、あげられる。また、スイッチング雑音またはグラ
ンドバウンス等の影響により、複数の半導体集積回路
（以下ＩＣとする）を実装するプリント基板（例えばＣ
ＰＵボード等）の設計が、著しく困難になっている。こ
れらことは、上記文献１に詳細に説明されている。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Reference 1: Nikkei Electronics, [556] (1992)
-6-8) “Microprocessor, CP that has entered 100MHz
U-board design changes "P.110-113 Reference 2; US Pat. No. 5,023,488 In recent years, TTL level or CMOS which has been conventionally used has been used with the increase in the transmission / reception speed of binary signals between CMOS semiconductor integrated circuits. It is difficult to send and receive signals at the level because of TTL level and CM.
The output amplitude of the transmission circuit at the OS level is 2V each
It is disadvantageous for high-speed operation because it is large and about 5V. A printed circuit board (for example, C) on which a plurality of semiconductor integrated circuits (hereinafter referred to as ICs) are mounted is also affected by switching noise or ground bounce.
Designing PU boards, etc.) has become extremely difficult. These are described in detail in Document 1 above.
【０００３】一方、文献２は高速な信号伝送を実現する
ＧＴＬ（Gunning Transceiver Logic）を提案し、ＴＴ
Ｌレベル及びＣＭＯＳレベルより信号振幅を小さくして
伝送するインタフェース回路を提案している。文献２に
基づいた従来のインタフェース回路では、各ＩＣで用い
る電源電位Ｖｃｃよりも低い終端電位Ｖｔに、伝送線路
の両端を終端抵抗を介して終端し、ＩＣ中の送信回路
で、例えばＮＭＯＳトランジスタをスイッチングするこ
とで、伝送線路を電位Ｖｔと接地ＧＮＤ間で駆動する。
伝送線路を介して伝搬した信号が、受信回路を有したＩ
Ｃに入力される。その受信回路を有したＩＣは、受信し
た信号をＣＭＯＳレベルに変換する。以上のようにする
ことで伝送信号の信号振幅が小さくなり、高速な信号伝
送を可能にしている。On the other hand, Reference 2 proposes GTL (Gunning Transceiver Logic) for realizing high-speed signal transmission, and TT
An interface circuit is proposed in which the signal amplitude is made smaller than that of the L level and the CMOS level for transmission. In the conventional interface circuit based on Document 2, both ends of the transmission line are terminated via terminating resistors to a termination potential Vt lower than the power supply potential Vcc used in each IC, and for example, an NMOS transistor is used in the transmission circuit in the IC. By switching, the transmission line is driven between the potential Vt and the ground GND.
The signal propagated through the transmission line is I having the receiving circuit.
Input to C. The IC having the receiving circuit converts the received signal into the CMOS level. By doing so, the signal amplitude of the transmission signal is reduced, enabling high-speed signal transmission.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
信号伝送回路では、次の（１）及び（２）のような課題
があった。 （１） 文献２に基づく信号伝送回路の構成では信号の
“Ｈ”レベルと“Ｌ”レベルの切り替え時に、スイッチ
ング雑音が大きい。そのため、伝送信号波形の品質が悪
化するという問題点がある。図２は、文献２に基づいた
従来の信号伝送回路を示す回路図である。プリント回路
基板に形成された伝送線路１の両端は、抵抗２，３によ
って終端電位Ｖｔに終端されている。伝送線路１と、該
伝送線路１の任意の場所に接続された複数のＩＣ４〜７
とが、バス形式の信号伝送回路を構成している。ＩＣ４
〜７は、送信回路、受信回路または送受信回路を有し、
それぞれのオフチップ端子が伝送線路１に接続されてい
る。例えば、ＩＣ５は送信回路を有し、ＩＣ７が受信回
路を有している。送信回路は、ＩＣ５中の図示しない論
理回路からＣＭＯＳ論理レベルの入力信号が入力される
入力端子５−１と、ＣＭＯＳインバータ５−２と、Ｎチ
ャネル型ＭＯＳＦＥＴ（以下、単にＮＭＯＳという）５
−３により構成され、ＮＭＯＳ５−３はオープン・ドレ
イン型のオフチップ出力を形成し、そのドレインが伝送
線路１に接続されている。受信回路は、基準電位入力端
子７−１と、伝送線路１を介した伝送信号の入力端子７
−２と、入力端子７−１と入力端子７−２の電位を比較
増幅し、出力端子７−４にＣＭＯＳレベルの信号を出力
する差動型増幅回路７−３とにより、構成されている。However, the conventional signal transmission circuit has the following problems (1) and (2). (1) In the configuration of the signal transmission circuit based on Document 2, switching noise is large when the signal is switched between the “H” level and the “L” level. Therefore, there is a problem that the quality of the transmission signal waveform deteriorates. FIG. 2 is a circuit diagram showing a conventional signal transmission circuit based on Document 2. Both ends of the transmission line 1 formed on the printed circuit board are terminated to the termination potential Vt by resistors 2 and 3. Transmission line 1 and a plurality of ICs 4 to 7 connected to arbitrary places of the transmission line 1
And form a bus-type signal transmission circuit. IC4
~ 7 has a transmission circuit, a reception circuit or a transmission / reception circuit,
Each off-chip terminal is connected to the transmission line 1. For example, IC5 has a transmitting circuit and IC7 has a receiving circuit. The transmitter circuit includes an input terminal 5-1 to which a CMOS logic level input signal is input from a logic circuit (not shown) in the IC 5, a CMOS inverter 5-2, and an N-channel MOSFET (hereinafter, simply referred to as NMOS) 5
-3, the NMOS 5-3 forms an open-drain type off-chip output, and its drain is connected to the transmission line 1. The receiving circuit includes a reference potential input terminal 7-1 and a transmission signal input terminal 7 via the transmission line 1.
-2 and a differential amplifier circuit 7-3 for comparing and amplifying the potentials of the input terminal 7-1 and the input terminal 7-2 and outputting a CMOS level signal to the output terminal 7-4. .
【０００５】図２の信号伝送回路の動作原理について、
簡単に説明する。例えば５Ｖの電源で動作する複数のＩ
Ｃ４〜７において、伝送線路１に接続された複数のＩＣ
４〜７のうち１つが択一的に出力可能状態となる。ＩＣ
５が選択され、ＩＣ５中の送信回路から伝送線路１を介
してＩＣ７の受信回路へ２値信号が伝送される。プリン
ト回路基板に形成されたマイクロストリップ線等の伝送
線路１は、よく知られるように５０〜７０Ωの特性イン
ピーダンスを有している。抵抗２，３により、伝送線路
１はＩＣ４〜７の電源電圧Ｖｃｃより低い、例えば１．
２Ｖの終端電位Ｖｔに終端される。ここで、伝送線路１
の特性インピーダンスを５０Ω、各抵抗２，３のインピ
ーダンスをそれぞれ５０Ω、終端電位Ｖｔを１．２Ｖ、
及び送信回路のＮＭＯＳ５−３のオン状態出力インピー
ダンスを１２．５Ωとする。送信回路において、ＣＭＯ
Ｓレベルで入力端子５−１に入力される２値信号に基づ
き、ＮＭＯＳ５−３がオン／オフする。これにより、伝
送線路１が“Ｈ”レベルの１．２Ｖ（＝Ｖｔ）、または
“Ｌ”レベルの０．４Ｖのレベルで駆動される。送信回
路で設定された伝送線路１のレベルが、伝送信号として
ＩＣ７の入力端子７−２に受信される。この伝送信号の
レベルと、基準電位入力端子７−１に入力される例えば
０．８Ｖの基準電位とが、差動アンプＡ２１で比較され
る。ＩＣ７は、伝送信号の“Ｈ”／“Ｌ”レベルを検出
し、ＣＭＯＳレベルに増幅して出力端子７−４から出力
する。Regarding the operating principle of the signal transmission circuit of FIG.
Briefly explained. For example, a plurality of I's operating on a 5V power supply
A plurality of ICs connected to the transmission line 1 in C4 to C7
One of 4 to 7 is alternatively enabled for output. IC
5 is selected, and a binary signal is transmitted from the transmission circuit in IC5 to the reception circuit of IC7 via the transmission line 1. The transmission line 1 such as a microstrip line formed on a printed circuit board has a characteristic impedance of 50 to 70Ω as is well known. Due to the resistors 2 and 3, the transmission line 1 is lower than the power supply voltage Vcc of the ICs 4 to 7, for example, 1.
It is terminated to the termination potential Vt of 2V. Here, the transmission line 1
Has a characteristic impedance of 50Ω, the impedance of each of the resistors 2 and 3 is 50Ω, and the termination potential Vt is 1.2V.
And the on-state output impedance of the NMOS 5-3 of the transmission circuit is 12.5Ω. In the transmission circuit, CMO
The NMOS 5-3 is turned on / off based on the binary signal input to the input terminal 5-1 at the S level. As a result, the transmission line 1 is driven at the "H" level of 1.2 V (= Vt) or the "L" level of 0.4 V. The level of the transmission line 1 set by the transmission circuit is received by the input terminal 7-2 of the IC 7 as a transmission signal. The differential amplifier A21 compares the level of this transmission signal with the reference potential of, for example, 0.8 V input to the reference potential input terminal 7-1. The IC 7 detects the "H" / "L" level of the transmission signal, amplifies it to the CMOS level, and outputs it from the output terminal 7-4.
【０００６】スイッチング雑音とは、ＩＣパッケージの
ボンディングワイヤとリードピンが有するインダクタン
スにより引き起こされる雑音であり、電流変化（ｄｉ／
ｄｔ）が大きいほどスイッチング雑音は大きくなる。例
えば、電位Ｖｔ＝１．２Ｖとすると、ＩＣ５の送信回路
からＩＣ７の受信回路に“Ｌ”レベル信号を伝送する場
合、ＮＭＯＳ５−３はオン状態であり、約３２ｍＡの出
力電流が、終端電位ＶｔからＮＭＯＳ５−３を通じてＩ
Ｃ５のＧＮＤへ流れる。“Ｈ”レベル信号を伝送する場
合、ＮＭＯＳ５−３はオフ状態で出力電流は０Ａであ
る。伝送信号が“Ｌ”から“Ｈ”、または“Ｈ”から
“Ｌ”にスイッチングする時には極短時間に３２ｍＡの
電流が変化する。即ち、急激な電流変化（ｄｉ／ｄｔ）
が起きて、大きなスイッチング雑音が発生する。The switching noise is noise caused by the inductance of the bonding wire and the lead pin of the IC package, and changes in current (di /
The switching noise increases as dt) increases. For example, assuming that the potential Vt is 1.2 V, when the “L” level signal is transmitted from the transmitter circuit of IC5 to the receiver circuit of IC7, the NMOS 5-3 is in the ON state, and the output current of about 32 mA is equal to the termination potential Vt. From I through NMOS 5-3
It flows to GND of C5. When transmitting the "H" level signal, the NMOS 5-3 is in the off state and the output current is 0A. When the transmission signal switches from “L” to “H” or from “H” to “L”, the current of 32 mA changes in an extremely short time. That is, rapid current change (di / dt)
Occurs, and large switching noise is generated.
【０００７】（２） 伝送線路１に接続されるＩＣの
数、つまり伝送線路に接続される送信回路もしくは受信
回路の数を多くすると、伝送される信号波形の“Ｈ”レ
ベルの振幅が不足するという課題がある。ＩＣのオフチ
ップ入出力端子には、１端子当り約１ｐＦ〜１０ｐＦ程
度の寄生容量が存在し、伝送線路１の実効的な特性イン
ピーダンスがかなり低い数値となる。これが伝送線路１
におけるインピーダンス不整合要因となって反射波が発
生し、出力波形が階段状になる。伝送線路１が長く、ま
た周波数が高くなると“Ｈ”の振幅が周波数に追従でき
なくなり、振幅不足となる。これは、受信回路における
入力電圧マージンを低下させ、最悪の場合、誤動作を引
き起こす危険がある。図３は、図２の信号伝送回路に対
するシミュレーション回路の構成を示す図であり、図４
（ｉ）〜（iii)は、図３によるシミュレーション結果を
波形図である。(2) When the number of ICs connected to the transmission line 1, that is, the number of transmission circuits or reception circuits connected to the transmission line is increased, the amplitude of the "H" level of the transmitted signal waveform becomes insufficient. There is a problem. The off-chip input / output terminal of the IC has a parasitic capacitance of about 1 pF to 10 pF per terminal, and the effective characteristic impedance of the transmission line 1 is considerably low. This is transmission line 1
The reflected wave is generated as a cause of impedance mismatch in the output waveform and the output waveform becomes stepwise. If the transmission line 1 is long and the frequency becomes high, the amplitude of "H" cannot follow the frequency, and the amplitude becomes insufficient. This reduces the input voltage margin in the receiving circuit and, in the worst case, may cause malfunction. FIG. 3 is a diagram showing a configuration of a simulation circuit for the signal transmission circuit of FIG.
(I)-(iii) is a waveform diagram of the simulation result by FIG.
【０００８】図３のシミュレーション回路は、特性イン
ピーダンスＺ0 、長さ１ｍの伝送線路１０の一端に送信
回路１１が接続され、もう一端は抵抗１２を介して終端
電位Ｖｔに終端される構成となっている。送信回路１１
は図２に示された送信回路と同じ構成である。図４の
（ｉ）には、送信回路１１の入力信号端子１３からの入
力信号の波形Ｓ１３が示されている。図４の（ii），
（iii)は、特性インピーダンスＺ0 が、５０Ωの場合と
２９．５Ωの場合のシミュレーション結果であり、送信
回路１１と伝送線路１０の接続点１４にける信号波形Ｓ
１４と、伝送線路１０と抵抗１２の接続点１５とにおけ
る信号波形Ｓ１５とを、それぞれ示している。インピー
ダンスＺ0 が５０Ωの場合、各信号波形Ｓ１４，Ｓ１５
は“Ｌ”レベル（約０．２Ｖ）から“Ｈ”レベル（１．
２Ｖ）に、直ぐに立ち上がる。しかし、インピーダンス
Ｚ0 が２９．５Ωの場合、“Ｌ”から“Ｈ”に信号レベ
ルが上昇するときに階段状に変化する。このことは、伝
送信号が伝送線路１０の端部で反射を繰り返し、最終的
に“Ｈ”レベルの１．２Ｖに落ち着くことを示してい
る。一方、信号が“Ｈ”レベルから“Ｌ”レベルに変る
ときにも、階段状の波形となるが、“Ｌ”レベルから
“Ｈ”レベルに変化するときに比べて程度は少ない。つ
まり、反射による影響が少ない。これは、“Ｈ”レベル
を出力する場合、送信回路１１の出力端がオープン状態
で、反射係数Γ＝−１（全反射）になり、“Ｌ”レベル
を出力する場合には送信回路１１の出力インピーダンス
が約１０Ωになって、反射係数Γを−０．５程度に抑え
ることができるためである。In the simulation circuit of FIG. 3, a transmission circuit 11 is connected to one end of a transmission line 10 having a characteristic impedance Z 0 and a length of 1 m, and the other end is terminated to a termination potential Vt via a resistor 12. ing. Transmitter circuit 11
Has the same configuration as the transmission circuit shown in FIG. In (i) of FIG. 4, a waveform S13 of the input signal from the input signal terminal 13 of the transmission circuit 11 is shown. (Ii) of FIG.
(Iii) is a simulation result when the characteristic impedance Z 0 is 50Ω and 29.5Ω, and shows the signal waveform S at the connection point 14 between the transmission circuit 11 and the transmission line 10.
14 and a signal waveform S15 at the connection point 15 of the transmission line 10 and the resistor 12 are shown. When the impedance Z 0 is 50Ω, each signal waveform S14, S15
Is from "L" level (about 0.2V) to "H" level (1.
2V), it stands up immediately. However, when the impedance Z 0 is 29.5Ω, it changes stepwise when the signal level rises from “L” to “H”. This indicates that the transmission signal is repeatedly reflected at the end of the transmission line 10 and finally settles at 1.2V which is the “H” level. On the other hand, when the signal changes from the “H” level to the “L” level, a stepwise waveform is formed, but the degree is smaller than when the signal changes from the “L” level to the “H” level. That is, the influence of reflection is small. This is because when the “H” level is output, the output end of the transmission circuit 11 is in the open state and the reflection coefficient Γ = −1 (total reflection), and when the “L” level is output, This is because the output impedance becomes about 10Ω and the reflection coefficient Γ can be suppressed to about −0.5.
【０００９】[0009]
【課題を解決するための手段】第１から第４の発明の信
号伝送回路は、上記課題を解決するために、送信側の半
導体集積回路中の送信回路と、受信側の半導体集積回路
中の受信回路と、それら送信側及び受信側の半導体集積
回路に供給される電源電位よりも低い終端電位に終端抵
抗を介して終端された伝送線路とで構成され、送信側の
半導体集積回路から伝送線路を介して受信側の半導体集
積回路へ、終端電位と接地電位間の電圧よりも小さい振
幅の２値信号を伝送する構成としている。ここで、信号
伝送回路では、伝送線路の一端もしくは両端を、第１の
終端抵抗を介して終端電位に終端し、かつ第１の終端抵
抗とは異なる第２の終端抵抗を介して接地電位に終端し
ている。また、送信側の半導体集積回路には、終端電位
を供給する構成としている。一方、送信回路は、次の第
１及び第２のオンチップ終端抵抗手段を備えている。第
１のオンチップ終端抵抗手段は、送信回路における入力
信号のレベルに基づいてオン、オフしそのオン状態のと
き、伝送線路と半導体集積回路に供給された終端電位と
の間を所定のインピーダンスで接続して伝送線路のオン
チップ終端抵抗を形成する構成としている。第２のオン
チップ終端抵抗手段は、第１のオンチップ終端抵抗手段
とは相補的にオン、オフし、そのオン状態のとき伝送線
路と接地電位間を所定のインピーダンスで接続して伝送
線路のオンチップ終端抵抗を形成する構成としている。In order to solve the above-mentioned problems, a signal transmission circuit according to the first to fourth aspects of the present invention includes a transmission circuit in a semiconductor integrated circuit on the transmission side and a semiconductor integrated circuit on the reception side. The transmission line is composed of a reception circuit and a transmission line terminated via a terminating resistor to a termination potential lower than the power supply potential supplied to the transmission side and reception side semiconductor integrated circuits. A binary signal having an amplitude smaller than the voltage between the termination potential and the ground potential is transmitted to the semiconductor integrated circuit on the receiving side via the. Here, in the signal transmission circuit, one end or both ends of the transmission line are terminated to the termination potential via the first termination resistor, and to the ground potential via the second termination resistor different from the first termination resistor. It is terminated. Further, the semiconductor integrated circuit on the transmission side is configured to supply a termination potential. On the other hand, the transmission circuit is provided with the following first and second on-chip termination resistance means. The first on-chip termination resistance means is turned on and off based on the level of the input signal in the transmission circuit, and when in the on state, has a predetermined impedance between the transmission line and the termination potential supplied to the semiconductor integrated circuit. The connection is made to form an on-chip terminating resistor of the transmission line. The second on-chip terminating resistance means is turned on and off complementarily to the first on-chip terminating resistance means, and when in the on state, the transmission line and the ground potential are connected with a predetermined impedance. An on-chip terminating resistor is formed.
【００１０】[0010]
【作用】第１から第４の発明では、以上のように信号伝
送回路を構成しているので、第１及び第２の終端抵抗に
よって伝送線路が終端電位及び接地電位に接続され、終
端電位と接地電位間の電圧よりも小さい振幅の２値信号
が、伝送線路を介して伝送される。ここで、第１及び第
２の終端抵抗によって伝送線路が終端電位及び接地電位
に接続されているので、伝送線路のニュートラルなレベ
ルが、接地電位と終端電位の中間の値になり、伝送する
信号の“Ｈ”レベルと“Ｌ”レベルの電位を両方とも下
げる。よって、送信回路を介して接地電位に流れる電流
量が少なくなる。また、第１及び第２のオンチップ終端
抵抗手段は、送信回路で“Ｈ”レベル、或いは“Ｌ”レ
ベルを設定する際に、伝送線路の終端抵抗を形成するこ
とになり、伝送線路がオープン状態とならない。従っ
て、前記課題を解決できるのである。In the first to fourth inventions, since the signal transmission circuit is configured as described above, the transmission line is connected to the termination potential and the ground potential by the first and second termination resistors, and A binary signal having an amplitude smaller than the voltage between the ground potentials is transmitted via the transmission line. Here, since the transmission line is connected to the termination potential and the ground potential by the first and second termination resistors, the neutral level of the transmission line becomes an intermediate value between the ground potential and the termination potential, and a signal to be transmitted is transmitted. Both the “H” level potential and the “L” level potential are lowered. Therefore, the amount of current flowing to the ground potential via the transmission circuit is reduced. Further, the first and second on-chip termination resistance means form the termination resistance of the transmission line when the transmission circuit sets the "H" level or the "L" level, and the transmission line is opened. Not in a state. Therefore, the above problem can be solved.
【００１１】[0011]
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す信号伝送回路の回
路図である。この信号伝送回路はＩＣ間の信号伝送を伝
送線路２０を介して高速で行うものであり、図１中の伝
送線路２０は、例えばプリント回路基板のマイクロスト
リップ線をモデル化したものである。伝送線路２０の両
端は、第１の終端抵抗である２個の抵抗２１，２２を介
して、電源電位Ｖｃｃよりも低い終端電位Ｖｔに終端さ
れ、かつ、第２の終端抵抗である２個の抵抗２３，２４
を介して接地電位ＧＮＤに終端されている。伝送線路２
０の任意の場所に、例えば４個のＩＣ３０〜６０が接続
される。各ＩＣ３０〜６０は送信回路、受信回路または
送受信回路を備え、信号伝送に際して送信側または受信
側ＩＣとなる。図１の例では、ＩＣ４０が送信回路を備
えた送信側ＩＣとであり、ＩＣ６０が受信回路を備えた
受信側ＩＣを構成している。ＩＣ４０中に記された送信
回路の入力端子Ｉｎには、図示しないＩＣ４０中の論理
回路からＣＭＯＳレベルの入力信号ＩＮが与えられる構
成である。入力端子Ｉｎは抵抗素子制御回路４１に接続
され、抵抗素子制御回路４１の出力側は、第１及び第２
のオンチップ終端抵抗手段４２，４３が接続されてい
る。オンチップ終端抵抗手段４２が、伝送線路２０とＩ
Ｃ４０に供給された終端電位Ｖｔとの間に接続され、オ
ンチップ終端抵抗手段４３は伝送線路２０と接地電位Ｇ
ＮＤ間に接続されている。オンチップ終端抵抗手段４２
は、抵抗素子制御回路４１の出力に基づいてオン、オフ
し、オン状態のとき伝送線路２０と終端電位Ｖｔとを接
続して該伝送線路２０に対するオンチップ終端抵抗を形
成するものである。オンチップ終端抵抗手段４３は抵抗
素子制御回路４１の出力に基づいてオン、オフし、オン
状態のとき伝送線路２０と接地電位ＧＮＤを接続して該
伝送線路２０に対するオンチップ終端抵抗を形成するも
のである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram of a signal transmission circuit showing a first embodiment of the present invention. This signal transmission circuit performs signal transmission between ICs at high speed via the transmission line 20, and the transmission line 20 in FIG. 1 is a model of, for example, a microstrip line of a printed circuit board. Both ends of the transmission line 20 are terminated to a termination potential Vt lower than the power supply potential Vcc via two resistors 21 and 22 which are first termination resistors, and two termination resistors which are second termination resistors. Resistors 23, 24
Through to the ground potential GND. Transmission line 2
For example, four ICs 30 to 60 are connected to any place of 0. Each of the ICs 30 to 60 includes a transmission circuit, a reception circuit, or a transmission / reception circuit, and serves as a transmission side or reception side IC when transmitting signals. In the example of FIG. 1, the IC 40 is a transmitting side IC including a transmitting circuit, and the IC 60 constitutes a receiving side IC including a receiving circuit. The input terminal In of the transmission circuit described in the IC 40 is provided with a CMOS level input signal IN from a logic circuit in the IC 40 (not shown). The input terminal In is connected to the resistance element control circuit 41, and the output side of the resistance element control circuit 41 has the first and second
On-chip terminating resistance means 42, 43 are connected. The on-chip termination resistance means 42 connects the transmission line 20 and I
The on-chip termination resistance means 43 is connected between the termination potential Vt supplied to C40 and the transmission line 20 and the ground potential G.
It is connected between ND. On-chip termination resistance means 42
Is for turning on and off based on the output of the resistance element control circuit 41, and connecting the transmission line 20 and the termination potential Vt in the on state to form an on-chip termination resistance for the transmission line 20. The on-chip terminating resistance means 43 is turned on and off based on the output of the resistance element control circuit 41, and when in the on state, connects the transmission line 20 and the ground potential GND to form an on-chip terminating resistor for the transmission line 20. Is.
【００１２】図５は、図１中の送信回路の構成を示す回
路図であり、この図５には抵抗素子制御手段４１と第１
及び第２のオンチップ終端抵抗手段４２，４３とが示さ
れている。送信回路が伝送線路２０に対して複数接続さ
れている場合等では、それら複数の送信回路のうち１つ
が選択され、選択された送信回路のみが出力可能状態と
なる。送信回路中の抵抗素子制御手段４１は、選択信号
ＥＮのレベルを反転するインバータ４１−１と、入力信
号ＩＮとインバータ４１−１の出力を入力するＮＯＲゲ
ート４１−３及び入力信号ＩＮと選択信号ＥＮを入力と
するＡＮＤゲート４１−２とを、備えている。ＡＮＤゲ
ート４１−２及びＮＯＲゲート４１−３の出力側には、
第１及び第２のオンチップ終端抵抗手段であるＮＭＯＳ
４２−１，４３−１のゲートがそれぞれ接続されてい
る。２個のＮＭＯＳ４２−１，４３−１の接続点が、オ
フチップ出力端子であり、それが伝送線路２０に接続さ
れる。一方、ＩＣ６０中の受信回路は差動アンプ６１を
有している。差動アンプ６１には、伝送線路２０とオフ
チップ入力端子６２を介した受信信号と、基準電位入力
端子６３を介した基準電位とが、入力されている。差動
アンプ６１の出力端子Ｏｕｔは、ＩＣ６０中の図示しな
いＣＭＯＳ論理回路に接続されている。FIG. 5 is a circuit diagram showing the structure of the transmission circuit in FIG. 1. In FIG. 5, the resistance element control means 41 and the first element are shown.
And second on-chip termination resistor means 42, 43. When a plurality of transmission circuits are connected to the transmission line 20, one of the plurality of transmission circuits is selected, and only the selected transmission circuit is in the output enabled state. The resistance element control means 41 in the transmission circuit includes an inverter 41-1 that inverts the level of the selection signal EN, a NOR gate 41-3 that inputs the input signal IN and the output of the inverter 41-1 and the input signal IN and the selection signal. An AND gate 41-2 having EN as an input is provided. On the output side of the AND gate 41-2 and the NOR gate 41-3,
First and second on-chip termination resistance means NMOS
The gates 42-1 and 43-1 are connected to each other. The connection point of the two NMOSs 42-1 and 43-1 is an off-chip output terminal, which is connected to the transmission line 20. On the other hand, the receiving circuit in the IC 60 has a differential amplifier 61. The reception signal via the transmission line 20 and the off-chip input terminal 62 and the reference potential via the reference potential input terminal 63 are input to the differential amplifier 61. The output terminal Out of the differential amplifier 61 is connected to a CMOS logic circuit (not shown) in the IC 60.
【００１３】図６は、図１中の受信回路を示す回路図で
あり、差動アンプ６１の構成例を示している。差動アン
プ６１は、受信信号をゲートに入力するＰチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳという）６１−１
と、基準電位をゲートに入力するＰＭＯＳ６１−２とを
備えている。各ＰＭＯＳ６１−１，６１−２のドレイン
には、ＮＭＯＳ６１−３，６１−４のドレインがそれぞ
れ接続され、そのＮＭＯＳ６１−３，６１−４のソース
が、接地電位ＧＮＤに接続されている。ＮＭＯＳ６１−
３，６１−４のゲートは、ＰＭＯＳ６１−１のドレイン
に接続されている。ＰＭＯＳ６１−１，６１−２のソー
スには電流源となるＰＭＯＳ６１−５のドレインが接続
されている。ＰＭＯＳ６１−５のソースが電源電位Ｖｃ
ｃに接続され、該ＰＭＯＳ６１−５のゲートが接地電位
ＧＮＤに接続されている。ＰＭＯＳ６１−２のドレイン
は、ＰＭＯＳ６１−６のゲートとＮＭＯＳ６１−７のゲ
ートに共通に接続されている。ＰＭＯＳ６１−６のソー
スが電源電位Ｖｃｃに接続され、そのＰＭＯＳ６１−６
のドレインはＮＭＯＳ６１−７のドレインに接続される
と共に出力端子Ｏｕｔに接続されている。ＮＭＯＳ６１
−７のソースは、接地電位ＧＮＤに接続されている。Ｍ
ＯＳトランジスタ６１−１〜６１−５は、受信信号のレ
ベルと基準電位を比較して所望の電位に増幅する機能を
有し、ＭＯＳトランジスタ６１−６，６１−７が、ＣＭ
ＯＳレベルの信号に変換する機能を有している。次に、
図１の信号伝送回路の動作を説明する。FIG. 6 is a circuit diagram showing the receiving circuit in FIG. 1, and shows an example of the configuration of the differential amplifier 61. The differential amplifier 61 is a P-channel type M for inputting a received signal to the gate.
OS transistor (hereinafter referred to as PMOS) 61-1
And a PMOS 61-2 for inputting a reference potential to the gate. The drains of the NMOSs 61-3 and 61-4 are connected to the drains of the PMOSs 61-1 and 61-2, respectively, and the sources of the NMOSs 61-3 and 61-4 are connected to the ground potential GND. NMOS 61-
The gates of 3, 61-4 are connected to the drain of PMOS 61-1. The drains of the PMOS 61-5 serving as a current source are connected to the sources of the PMOSs 61-1 and 61-2. The source of the PMOS 61-5 is the power supply potential Vc
The gate of the PMOS 61-5 is connected to the ground potential GND. The drain of the PMOS 61-2 is commonly connected to the gate of the PMOS 61-6 and the gate of the NMOS 61-7. The source of the PMOS 61-6 is connected to the power supply potential Vcc, and the PMOS 61-6
The drain of is connected to the drain of the NMOS 61-7 and is also connected to the output terminal Out. NMOS 61
The source of −7 is connected to the ground potential GND. M
The OS transistors 61-1 to 61-5 have a function of comparing the level of the received signal with a reference potential and amplifying it to a desired potential, and the MOS transistors 61-6 and 61-7 are CMs.
It has a function of converting to an OS level signal. next,
The operation of the signal transmission circuit of FIG. 1 will be described.
【００１４】図１の信号伝送回路におけるＩＣ３０〜６
０は、例えば電源電位Ｖｃｃが５Ｖで動作する。複数の
ＩＣ３０〜６０のうち１つが、選択信号ＥＮによって出
力可能状態となる。例えば、ＩＣ４０が選択されて出力
可能状態になる。ここで、伝送線路２０の特性インピー
ダンスは５０Ω、各終端抵抗２１〜２４の抵抗値はそれ
ぞれ１００Ωに設定されているものとする。また、第１
及び第２のオンチップ終端抵抗手段４２，４３のオン状
態のときの出力インピーダンス、即ちＮＭＯＳ４２−
１，４３−１のオン抵抗が、１２，５Ωに設定されてい
るものとする。まず、ＩＣ４０中のＣＭＯＳ論理回路か
ら、ＣＭＯＳレベルの例えば“Ｌ”の入力信号ＩＮが、
入力端子Ｉｎに与えられたとする。抵抗素子制御手段４
１は、入力信号ＩＮのレベルに基づき制御信号をオンチ
ップ終端抵抗手段４２，４３に与える。制御信号によっ
て、オンチップ終端抵抗手段４２がオフ状態、オンチッ
プ終端抵抗手段４３がオン状態となる。つまり、ＮＭＯ
Ｓ４２−１がオフ、ＮＭＯＳ４３−１がオンとなる。伝
送線路２０の“Ｌ”レベルの電位Ｖ0Lは、終端抵抗２１
〜２４と、ＮＭＯＳ４３−１と、終端電位Ｖｔとによっ
て設定され、約Ｖ0L＝０．２Ｖとなる。このときには、
終端電位ＶｔからＩＣ４０のオフチップ出力端子を介し
て、該ＩＣ４０の接地電位ＧＮＤに１６ｍＡの出力電流
が流れ込む。ICs 30 to 6 in the signal transmission circuit of FIG.
0 operates at a power supply potential Vcc of 5 V, for example. One of the plurality of ICs 30 to 60 is in the output enabled state by the selection signal EN. For example, the IC 40 is selected to be in an output ready state. Here, it is assumed that the characteristic impedance of the transmission line 20 is set to 50Ω and the resistance value of each of the termination resistors 21 to 24 is set to 100Ω. Also, the first
And the output impedance when the second on-chip termination resistance means 42, 43 are in the on state, that is, the NMOS 42-
It is assumed that the ON resistances of 1,43-1 are set to 12.5Ω. First, a CMOS logic circuit in the IC 40 outputs a CMOS level input signal IN, for example, “L”
It is assumed that it is given to the input terminal In. Resistance element control means 4
1 gives a control signal to the on-chip termination resistance means 42 and 43 based on the level of the input signal IN. The control signal turns on the on-chip termination resistance means 42 and turns on the on-chip termination resistance means 43. That is, NMO
S42-1 turns off and NMOS 43-1 turns on. The “L” level potential V 0L of the transmission line 20 is the terminating resistor 21.
And 24, a NMOS43-1, is set by the terminal potential Vt, approximately V 0L = 0.2V. At this time,
An output current of 16 mA flows from the terminal potential Vt to the ground potential GND of the IC 40 via the off-chip output terminal of the IC 40.
【００１５】一方、ＩＣ６０の受信回路では差動アンプ
６１が、例えば０，６Ｖに設定された基準電位と伝送線
路２０の電位の０．２Ｖとを比較し、その比較結果をＣ
ＭＯＳ論理レベルの“Ｌ”に変換して出力端子Ｏｕｔか
ら出力する。続いて、ＣＭＯＳレベルの“Ｈ”の入力信
号ＩＮが、入力端子Ｉｎに与えられたとする。抵抗素子
制御手段４１は、入力信号ＩＮのレベルに基づいた制御
信号をオンチップ終端抵抗手段４２，４３に与える。制
御信号によって、オンチップ終端抵抗手段４２がオン状
態、オンチップ終端抵抗手段４３がオフ状態となる。つ
まり、ＮＭＯＳ４２−１がオン、ＮＭＯＳ４３−１がオ
フとなる。よって、ＩＣ４０の接地電位ＧＮＤに流れ込
む電流は０Ａとなる。このとき、ＩＣ４０のオフチップ
出力端子の“Ｈ”レベルの電位Ｖ0Hは、終端抵抗２１〜
２４と、ＮＭＯＳ４２−１と、終端電位Ｖｔとによって
設定され、Ｖ0H＝１．０Ｖとなる。この電位Ｖ0Hが伝送
線路２０を伝搬し、該伝送線路２０の伝送特性によって
定まる伝搬遅延時間経過後に、ＩＣ６０中のオフチップ
入力端子６２に入力される。ＩＣ６０の受信回路は、
１．０Ｖの電位Ｖ0Hと基準電位の０．６Ｖとを比較し、
比較結果をＣＭＯＳ論理レベルの“Ｈ”に変換して出力
端子Ｏｕｔから出力する。On the other hand, in the receiving circuit of the IC 60, the differential amplifier 61 compares the reference potential, which is set to, for example, 0 and 6 V, with the potential of the transmission line 20, which is 0.2 V, and the comparison result is C.
It is converted to the MOS logic level "L" and output from the output terminal Out. Subsequently, it is assumed that the CMOS-level “H” input signal IN is applied to the input terminal In. The resistance element control means 41 gives a control signal based on the level of the input signal IN to the on-chip termination resistance means 42, 43. The control signal turns on the on-chip termination resistance means 42 and turns on the on-chip termination resistance means 43. That is, the NMOS 42-1 is turned on and the NMOS 43-1 is turned off. Therefore, the current flowing into the ground potential GND of the IC 40 becomes 0A. At this time, the “H” level potential V 0H of the off-chip output terminal of the IC 40 changes the terminating resistors 21 to 21.
24, the NMOS 42-1 and the termination potential Vt, and V 0H = 1.0V. This potential V 0H propagates through the transmission line 20 and is input to the off-chip input terminal 62 in the IC 60 after the propagation delay time determined by the transmission characteristic of the transmission line 20 has elapsed. The receiving circuit of IC60 is
The potential V 0H of 1.0 V is compared with the reference potential of 0.6 V,
The comparison result is converted into a CMOS logic level "H" and output from the output terminal Out.
【００１６】その後、再びＩＣ４０中のＣＭＯＳ論理回
路から、ＣＭＯＳレベルの“Ｌ”の入力信号ＩＮが、入
力端子Ｉｎに与えられると、前述と同様の動作によっ
て、ＮＭＯＳ４２−１がオフ、ＮＭＯＳ４３−１がオン
となる。そのため、ＩＣ４０のオフチップ出力端子には
０．２Ｖが出力され、これが伝送線路２０を伝搬して、
ＩＣ６０のオフチップ入力端子６２へ入力される。ＩＣ
６０の受信回路では差動アンプ６１が、０，６Ｖに設定
された基準電位と伝送線路２０の電位の０．２Ｖとを比
較し、その比較結果をＣＭＯＳ論理レベルの“Ｌ”に変
換して出力端子Ｏｕｔから出力する。以上のように、本
実施例では、伝送線路２０の両端には抵抗２１〜２４が
接続され、その伝送線路２０が特性インピーダンスと等
しいインピーダンスで終端された状態になっている。即
ち、インピーダンス整合が成されているため、伝送線路
２０上の伝搬信号に対して、歪み少ない波形を伝送する
ことができる。よって、ＣＭＯＳレベルもしくはＴＴＬ
レベルでの信号伝送に比較して高速かつ低雑音の信号伝
送が可能となっている。また、図２と同様に、伝送線路
を伝搬する信号振幅が０．８Ｖと小さいため、ＣＭＯＳ
レベルもしくはＴＴＬレベルでの信号伝送に比較して高
速の信号伝送が可能である。さらに、本実施例の信号伝
送回路では、次の（１）（２）（３）のような効果が得
られる。After that, when the CMOS logic circuit in the IC 40 again supplies the CMOS-level "L" input signal IN to the input terminal In, the NMOS 42-1 is turned off and the NMOS 43-1 is operated by the same operation as described above. Turns on. Therefore, 0.2 V is output to the off-chip output terminal of the IC 40, which propagates through the transmission line 20,
It is input to the off-chip input terminal 62 of the IC 60. IC
In the receiving circuit 60, the differential amplifier 61 compares the reference potential set to 0,6 V with the potential of the transmission line 20, which is 0.2 V, and converts the comparison result into a CMOS logic level “L”. Output from the output terminal Out. As described above, in the present embodiment, the resistors 21 to 24 are connected to both ends of the transmission line 20, and the transmission line 20 is in a state of being terminated with an impedance equal to the characteristic impedance. That is, since impedance matching is performed, a waveform with less distortion can be transmitted with respect to the propagation signal on the transmission line 20. Therefore, CMOS level or TTL
High-speed and low-noise signal transmission is possible compared to level signal transmission. Further, as in FIG. 2, since the signal amplitude propagating through the transmission line is as small as 0.8 V, the CMOS
High-speed signal transmission is possible as compared with signal transmission at the level or TTL level. Further, the signal transmission circuit of the present embodiment has the following effects (1), (2) and (3).
【００１７】（１）スイッチング雑音の改善 図１の信号伝送回路においては、伝送信号の“Ｈ”レベ
ル、“Ｌ”レベルが切り替わるときに発生する雑音（ス
イッチング雑音）が、図２の信号伝送回路に比べて改善
されている。これはＩＣ４０中の送信回路の構成と伝送
線路２０の終端方法を、図２と異ならせているためであ
り、ＩＣ４０の接地電位ＧＮＤに流れる電流を小さくす
ることで実現している。即ち、従来の図２の回路では、
終端電位Ｖｔ＝１．２Ｖ、伝送信号の振幅０．８Ｖ、及
び伝送信号の“Ｌ”のときの出力電流が、３２ｍＡであ
るのに対し、本実施例では、伝送信号の“Ｌ”のときの
出力電流が１６ｍＡとなっている。出力電流が小さけれ
ば、伝送信号の“Ｈ”レベル，“Ｌ”レベルの切り替わ
り時における出力電流の変化量（ｄｉ／ｄｔ）が小さく
なる。そのため、インダクタンスで発生するスイッチン
グ雑音が改善される。(1) Improvement of switching noise In the signal transmission circuit of FIG. 1, noise (switching noise) generated when the transmission signal is switched between "H" level and "L" level is the signal transmission circuit of FIG. Has been improved compared to. This is because the configuration of the transmission circuit in the IC 40 and the termination method of the transmission line 20 are different from those in FIG. 2, and it is realized by reducing the current flowing to the ground potential GND of the IC 40. That is, in the conventional circuit of FIG.
The output current when the terminal potential Vt = 1.2V, the amplitude of the transmission signal is 0.8V, and the transmission signal is “L” is 32 mA, whereas in the present embodiment, when the transmission signal is “L”. Output current is 16 mA. If the output current is small, the change amount (di / dt) of the output current at the time of switching between the “H” level and the “L” level of the transmission signal becomes small. Therefore, the switching noise generated by the inductance is improved.
【００１８】（２）“Ｈ”レベル振幅の改善 図７は、図２の信号伝送回路のモデルを示す図であり、
図８（ｉ）〜（v)は、図７中の伝送線路における伝送信
号の波形図である。図７における伝送線路１の長さは４
０ｃｍに設定している。伝送線路１には、送信回路５1
−２を備えた送信側のＩＣ５1 と、各受信回路７1 −
３，７2 −３，…，７8 −３をそれぞれ備えた受信側Ｉ
Ｃ７1 ，７2 ，…，７8 が２ｃｍ間隔で接続している。
なお、図７中では、各ＩＣ５1 ，７1 ，７2 ，…，７8
と接地定位ＧＮＤ間に接続された静電容量８0 ，８1 ，
…，８8 を示しているが、これらはＩＣのオフチップ端
子に寄生する負荷静電容量をモデル化したものである。
静電容量８0 ，８1 ，…，８8 の容量値は、１ｐＦ〜１
０ｐＦ程度の大きさであることが一般的に知られてい
る。終端電位Ｖｔ＝１．２Ｖ、伝送線路１の特性インピ
ーダンスＺ0 ＝５０Ω、伝送線路１の１ｍあたりの伝搬
遅延時間Ｔｄ＝６．７ｎｓｅｃ／ｍ、及び各抵抗２，３
の抵抗値をそれぞれ５０Ωとした条件で、伝送線路１上
の点Ａ，Ｂ，Ｃ，Ｄにおける信号波形をシミュレーショ
ン評価した。図８の（ｉ）に示される入力信号ＩＮの波
形に対して、各点Ａ，Ｂ，Ｃ，Ｄにおける信号波形は、
図８の（ii）〜（v)のようになる。なお、ａで示された
波形は、各静電容量８0 ，８1 ，…，８8 の容量値を５
ｐＦとしたときの波形であり、ｂは０ｐＦとしたときの
波形である。(2) Improvement of "H" level amplitude FIG. 7 is a diagram showing a model of the signal transmission circuit of FIG.
8 (i) to (v) are waveform diagrams of the transmission signal in the transmission line in FIG. The length of the transmission line 1 in FIG. 7 is 4
It is set to 0 cm. The transmission circuit 1 has a transmission circuit 5 1
IC 5 1 and the transmitting side with -2, the receiving circuit 7 1 -
Receiving side I provided with 3, 7 2 -3, ..., 7 8 -3 respectively
C7 1 , 7 2 , ..., 7 8 are connected at 2 cm intervals.
In FIG. 7, each IC 5 1 , 7 1 , 7 2 , ..., 7 8
And the capacitances 8 0 , 8 1 connected between the
, 8 8 are shown to model the load capacitance parasitic on the off-chip terminals of the IC.
The capacitance value of the electrostatic capacitance 8 0 , 8 1 , ..., 8 8 is 1 pF to 1
It is generally known that the size is about 0 pF. Termination potential Vt = 1.2V, characteristic impedance Z 0 = 50Ω of the transmission line 1, propagation delay time Td per 1 m of the transmission line T = 6.7 nsec / m, and resistors 2 and 3
The signal waveforms at points A, B, C, and D on the transmission line 1 were evaluated by simulation under the condition that the resistance values of the above were 50Ω. With respect to the waveform of the input signal IN shown in (i) of FIG. 8, the signal waveform at each point A, B, C, D is
It becomes like (ii)-(v) of FIG. In addition, the waveform shown by a shows the capacitance value of each electrostatic capacitance 8 0 , 8 1 , ..., 8 8 by 5
It is a waveform when pF is set, and b is a waveform when 0 pF is set.
【００１９】各静電容量８0 ，８1 ，…，８8 の容量値
を０ｐＦとしたときには、各点Ａ，Ｂ，Ｃ，Ｄにおける
信号波形は、“Ｈ”レベルが１．２Ｖ、“Ｌ”レベルが
約０．３Ｖとなり、共に設計どおりの信号振幅が得られ
る。一方、各静電容量８0 ，８1 ，…，８8 の容量値を
５ｐＦとしたときには、Ａ，Ｂ，Ｃ，Ｄの各点で“Ｈ”
レベルの信号振幅が階段状に増加していることが、確認
できる。例えば、点Ｂで“Ｌ”レベルから“Ｈ”レベル
に信号波形が切替わるとき、約２ｎｓｅｃの間は、約
０．９５Ｖまでしか電位が上昇しない。通常、受信回路
で使用される基準電位は、０．８Ｖであり、“Ｈ”レベ
ルの振幅が約３８％しか出ていないことになる。この状
態では、受信回路の入力電圧マージンが少なく、回路動
作の保証が困難である。また、負荷容量の条件によって
は、０．８Ｖ以上の“Ｈ”レベルが得られない場合もあ
り、２値信号の伝送が行えなくなる。この原因は、各負
荷容量の５ｐＦが接続されたことで、伝送線路１の実効
的な特性インピーダンスが５０Ω以下になり、伝送線路
１にてインピーダンス整合がとれなくなったためであ
る。このシミュレーション条件の場合、実効的な特性イ
ンピーダンスが２９．５Ω程度であり、伝送線路１の端
部における反射係数Γが約０．２６である。When the capacitance value of each electrostatic capacitance 8 0 , 8 1 , ..., 8 8 is 0 pF, the signal waveform at each point A, B, C, D has an "H" level of 1.2 V, The L ″ level becomes about 0.3 V, and the signal amplitude as designed can be obtained. On the other hand, when the capacitance value of each electrostatic capacitance 8 0 , 8 1 , ..., 8 8 is set to 5 pF, “H” is set at each point of A, B, C, and D.
It can be confirmed that the level signal amplitude increases stepwise. For example, when the signal waveform is switched from the “L” level to the “H” level at the point B, the potential rises only up to about 0.95 V for about 2 nsec. Normally, the reference potential used in the receiving circuit is 0.8 V, and the amplitude of the "H" level is only about 38%. In this state, the input voltage margin of the receiving circuit is small and it is difficult to guarantee the circuit operation. Further, depending on the condition of the load capacitance, the "H" level of 0.8 V or higher may not be obtained, and the binary signal cannot be transmitted. This is because the connection of 5 pF of each load capacitance reduces the effective characteristic impedance of the transmission line 1 to 50Ω or less, and the transmission line 1 cannot be impedance matched. Under this simulation condition, the effective characteristic impedance is about 29.5Ω, and the reflection coefficient Γ at the end of the transmission line 1 is about 0.26.
【００２０】図９は、図１の信号伝送回路のモデルを示
す図であり、図１０（ｉ）〜（v)は、図９中の伝送線路
における伝送信号の波形図である。図９における伝送線
路２０の長さも４０ｃｍに設定している。伝送線路２０
には、送信回路４０1 −１を備えた送信側のＩＣ４０1
と、各受信回路６１1 ，６１2 ，…，６１8 をそれぞれ
備えた受信側ＩＣ６０1 ，６０2 ，…，６０8 が２ｃｍ
間隔で接続されている。図９中では、各ＩＣ４０1 ，６
０1 ，６０2 ，…，６０8 と接地定位ＧＮＤ間に接続さ
れた静電容量９0 ，９1 ，…，９8 も示している。ここ
で、図７と同様に、終端電位Ｖｔ＝１．２Ｖ、伝送線路
２０の特性インピーダンスＺ0 ＝５０Ω、及び伝送線路
２０の１ｍあたりの遅延時間Ｔｄ＝６．７ｎｓｅｃ／ｍ
に設定し、各終端抵抗２１〜２４の抵抗値を１００Ωの
条件に設定して、伝送線路２０上の点Ａ，Ｂ，Ｃ，Ｄに
おける信号波形をシミュレーション評価した。FIG. 9 is a diagram showing a model of the signal transmission circuit of FIG. 1, and FIGS. 10 (i) to 10 (v) are waveform diagrams of transmission signals in the transmission line in FIG. The length of the transmission line 20 in FIG. 9 is also set to 40 cm. Transmission line 20
The, IC 40 of the transmission side with a transmission circuit 40 1 -1 1
If each reception circuit 61 1, 61 2, ..., recipient IC60 with 61 8, respectively 1, 60 2, ..., 60 8 2cm
Connected at intervals. In FIG. 9, each IC 40 1 , 6
Capacitors 9 0 , 9 1 , ..., 9 8 connected between 0 1 , 60 2 , ..., 60 8 and the ground localization GND are also shown. Here, as in FIG. 7, the termination potential Vt = 1.2 V, the characteristic impedance Z 0 = 50Ω of the transmission line 20, and the delay time Td per 1 m of the transmission line 20 = 6.7 nsec / m.
And the resistance value of each of the terminating resistors 21 to 24 was set to a condition of 100Ω, and the signal waveforms at points A, B, C and D on the transmission line 20 were evaluated by simulation.
【００２１】図１０の（ｉ）は、入力信号ＩＮの波形で
あり、各点Ａ，Ｂ，Ｃ，Ｄにおける信号波形は、図１０
の（ii）〜（v)のようになる。なお、ａで示された波形
は、各静電容量９0 ，９1 ，…，９8 の容量値を５ｐＦ
としたときの波形であり、ｂは０ｐＦとしたときの波形
である。各静電容量９0 ，９1 ，…，９8 の容量値を０
ｐＦとしたとき、各点Ａ，Ｂ，Ｃ，Ｄでの伝送波形は
“Ｈ”レベルが１．０Ｖ、“Ｌ”レベルが約０．１Ｖと
なり、共に設計どおりの信号振幅が得られる。これに対
して、各静電容量９0 ，９1 ，…，９8 の容量値を５ｐ
Ｆとしたときには、Ａ，Ｂ，Ｃ，Ｄの各点で“Ｈ”レベ
ルの信号振幅が階段状に増加していることが、図１０で
も確認できる。しかしながら、図８の各伝送波形より
も、“Ｈ”レベルの信号振幅が改善されていることが、
確認できる。例えば、点Ｂにおける波形では、“Ｌ”か
ら“Ｈ”にレベルが切り替わってから約２ｎｓｅｃ間
は、約０．９Ｖまで電位が上昇する。本実施例の場合の
受信回路の基準電位は、０．６Ｖが使用されるので、
“Ｈ”レベルの振幅は、約７５％でている。即ち、受信
回路の入力電圧マージンが改善されている。受信回路の
“Ｈ”レベル信号に対する入力電圧マージンの改善は、
本発明における送信回路の出力インピーダンスが、
“Ｈ”レベル出力時でも“Ｌ”レベル出力時でも、約１
０Ωに設定されているために、実現されている。即ち、
本実施例では第１，第２のオンチップ終端抵抗手段４
２，４３を設けているので、従来の回路に比べて、
“Ｈ”レベル出力時の送信回路接続点でのインピーダン
ス整合を改善しているのである。10I shows the waveform of the input signal IN, and the signal waveforms at points A, B, C and D are shown in FIG.
It becomes like (ii) ~ (v). In addition, the waveform shown by a shows the capacitance value of each electrostatic capacitance 9 0 , 9 1 , ..., 9 8 by 5 pF.
And the waveform b is 0 pF. The capacitance value of each electrostatic capacitance 9 0 , 9 1 , ..., 9 8 is set to 0.
When pF is set, the transmission waveform at each point A, B, C, D has an "H" level of 1.0 V and an "L" level of about 0.1 V, and both of them have the designed signal amplitude. In contrast, each of the electrostatic capacitance 9 0, 9 1, ..., 9 8 5p capacitance value of
It can be confirmed in FIG. 10 that the signal amplitude at the “H” level increases stepwise at points A, B, C, and D when F is set. However, the signal amplitude at the “H” level is improved as compared with the respective transmission waveforms in FIG.
I can confirm. For example, in the waveform at the point B, the potential rises to about 0.9 V for about 2 nsec after the level is switched from "L" to "H". Since 0.6 V is used as the reference potential of the receiving circuit in the case of the present embodiment,
The amplitude of the "H" level is about 75%. That is, the input voltage margin of the receiving circuit is improved. The improvement of the input voltage margin for the "H" level signal of the receiving circuit is
The output impedance of the transmission circuit in the present invention is
Approximately 1 for both "H" level output and "L" level output
It is realized because it is set to 0Ω. That is,
In the present embodiment, the first and second on-chip termination resistance means 4
Since 2 and 43 are provided, compared to the conventional circuit,
The impedance matching at the connection point of the transmission circuit at the time of "H" level output is improved.
【００２２】図７で用いられた送信回路５1 −２では、
“Ｌ”レベル出力時の出力インピーダンスが約８Ωで反
射係数Γが約０．５６であり、“Ｈ”レベル出力時の出
力インピーダンスは開放状態で反射係数Γが１．０（全
反射）である。そのため、“Ｈ”レベル→“Ｌ”レベル
に切り替わるときには振幅が十分得られるのに対し、
“Ｌ”レベル→“Ｈ”レベルに切り替わるときには極端
に振幅が不足し、結果として受信回路における入力マー
ジン不足を引き起こしていた。図９で使用されている送
信回路４０1 −１では、出力インピーダンスが“Ｈ”レ
ベル出力時も“Ｌ”レベル出力時も、いずれも出力イン
ピーダンスが約８Ωと等しい。そのため、“Ｈ”レベル
→“Ｌ”レベルに切り替わるときと“Ｌ”レベル→
“Ｈ”レベルに切り替わるときとで、信号波形は同じ挙
動を示す。よって、従来例の図８のように、“Ｈ”レベ
ルのときだけ、極端に信号振幅が不足することはない。
基準電位の０．６Ｖを中心に、“Ｈ”レベルと“Ｌ”レ
ベルとも同じ振幅が得られる。In the transmitting circuit 51-2 used in FIG.
The output impedance at “L” level output is about 8Ω and the reflection coefficient Γ is about 0.56, and the output impedance at “H” level output is 1.0 (total reflection) in the open state. . Therefore, while switching from "H" level to "L" level, sufficient amplitude can be obtained.
When switching from the "L" level to the "H" level, the amplitude was extremely short, resulting in the shortage of the input margin in the receiving circuit. In the transmission circuit 40 1 -1 used in FIG. 9, the output impedance is "H" when the level output is also "L" level when the output is also any output impedance is equal to approximately 8ohms. Therefore, when switching from "H" level to "L" level and from "L" level to
The signal waveform shows the same behavior when switching to the “H” level. Therefore, as shown in FIG. 8 of the conventional example, the signal amplitude does not become extremely insufficient only at the “H” level.
Around the reference potential of 0.6 V, the same amplitude can be obtained for both the "H" level and the "L" level.
【００２３】（３）デューティの安定性の向上 図８の（ii）〜（v)のように、従来回路ではインピーダ
ンス不整合時に、伝送信号の立ち上がりと立ち下がりの
波形は、アンバランスである。つまり、信号の立ち上が
り時間と立ち下がり時間が異なり、受信信号の立ち上が
り時間が、立ち下がり時間に比べて大きくなってしま
う。そのため、従来の図２の信号伝送回路においては、
インピーダンス整合がされているときは良好なデューテ
ィが得られても、インピーダンス不整合時にはデューテ
ィ変動が生じる。このデューティ不良が原因となって、
最悪の場合回路動作に支障をきたすことも考えられる。
この場合、伝送線路２０に接続される負荷静電容量の大
きさ、及び伝送線路１の長さに影響を受ける。本実施例
では、“Ｈ”レベル出力時と“Ｌ”レベル出力時の送信
回路の出力インピーダンスが等しいため、伝送信号の立
ち上がりと立ち下がりの波形が、図１０の（ii）〜（v)
のように同じ挙動を示す。即ち、例えば、インピーダン
ス不整合時にも、立ち上がり波形と立ち下がり波形が対
称となり、立ち上がり時間と立ち下がり時間が等しくな
る。よって、デューティの安定性が向上する。(3) Improvement of Duty Stability As shown in (ii) to (v) of FIG. 8, in the conventional circuit, the waveforms of the rising and falling edges of the transmission signal are unbalanced during impedance mismatch. That is, the rising time and the falling time of the signal are different, and the rising time of the received signal becomes longer than the falling time. Therefore, in the conventional signal transmission circuit of FIG.
Even if good duty is obtained when impedance matching is performed, duty variation occurs when impedance matching is not performed. Due to this duty failure,
In the worst case, the circuit operation may be hindered.
In this case, the size of the load capacitance connected to the transmission line 20 and the length of the transmission line 1 are affected. In this embodiment, since the output impedance of the transmission circuit at the time of “H” level output and at the time of “L” level output are equal, the rising and falling waveforms of the transmission signal are (ii) to (v) in FIG.
Shows the same behavior. That is, for example, even when impedance mismatches, the rising waveform and the falling waveform are symmetrical and the rising time and the falling time are equal. Therefore, the stability of the duty is improved.
【００２４】第２の実施例 図１１は、本発明の第２の実施例を示す送信回路の回路
図である。本実施例の信号伝送回路では、図１の第１の
実施例における送信側ＩＣ４０中の送信回路、つまり図
５に示される送信回路の構造を、図１１に変更してい
る。図１１の送信回路は、図５と同様の構成の抵抗素子
制御手段４１を備えている。抵抗素子制御手段４１の出
力側に第１及び第２のオンチップ終端抵抗手段４４，４
５が接続されている。第１及び第２のオンチップ終端抵
抗手段４４，４５は、第１の実施例におけるオンチップ
終端抵抗手段４２，４３と同様の機能を有しているが、
構造が異なっている。即ち、オンチップ終端抵抗手段４
４は、ドレインが終端電位Ｖｔに接続された第１のＭＯ
ＳトランジスタであるＮＭＯＳ４４−１と、そのＮＭＯ
Ｓ４４−１のソースと出力端子間に直列に接続された第
１の抵抗素子である抵抗４４−２を備えている。ＮＭＯ
Ｓ４４−１のゲートに、抵抗素子制御手段４１中のＡＮ
Ｄゲート４１−２の出力が接続されている。一方、オン
チップ終端抵抗手段４５は、ソースが接地電位に接続さ
れた第２のＭＯＳトランジスタであるＮＭＯＳ４５−１
と、そのＮＭＯＳ４５−１のドレインと出力端子間に直
列に接続された第２の抵抗素子である抵抗４５−２を備
えている。ＮＭＯＳ４５−１のゲートに、抵抗素子制御
手段４１中のＮＯＲゲート４１−３の出力が接続されて
いる。 Second Embodiment FIG. 11 is a circuit diagram of a transmission circuit showing a second embodiment of the present invention. In the signal transmission circuit of this embodiment, the structure of the transmission circuit in the transmission side IC 40 in the first embodiment of FIG. 1, that is, the structure of the transmission circuit shown in FIG. 5 is changed to FIG. The transmission circuit in FIG. 11 includes a resistance element control means 41 having the same configuration as that in FIG. The first and second on-chip termination resistance means 44, 4 are provided on the output side of the resistance element control means 41.
5 is connected. The first and second on-chip termination resistance means 44, 45 have the same functions as the on-chip termination resistance means 42, 43 in the first embodiment,
The structure is different. That is, the on-chip termination resistance means 4
4 is the first MO whose drain is connected to the termination potential Vt.
NMOS 44-1 which is an S transistor and its NMO
The resistor 44-2 which is the first resistor element connected in series between the source of S44-1 and the output terminal is provided. NMO
The AN in the resistance element control means 41 is connected to the gate of S44-1.
The output of the D gate 41-2 is connected. On the other hand, the on-chip termination resistance means 45 is an NMOS 45-1 which is a second MOS transistor whose source is connected to the ground potential.
And a resistor 45-2 which is a second resistance element connected in series between the drain of the NMOS 45-1 and the output terminal. The output of the NOR gate 41-3 in the resistance element control means 41 is connected to the gate of the NMOS 45-1.
【００２５】第１の実施例で説明したように、第１及び
第２のオンチップ終端抵抗手段４２，４３は、オン状態
の時に１２．５Ωとなるように設定する必要がある。と
ころが、近年の微細化技術では、各ＮＭＯＳ４２−１，
４３−１のゲート長を精度よく安定した値で製造するこ
とが困難であり、それらＮＭＯＳ４２−１，４３−１の
オン抵抗がばらつくことがある。図１１の構造の送信回
路では、ＮＭＯＳ４４−１のオン抵抗と抵抗４４−２の
抵抗値の合成抵抗と、ＮＭＯＳ４５−１のオン抵抗と抵
抗４５−２の抵抗値の合成抵抗とが、それぞれ１２．５
Ωに設定される。例えば、ＮＭＯＳ４４−１，４５−１
のオン抵抗の値を十分低く設計し、各抵抗４４−２，４
５−２を拡散抵抗で構成する。これにより、ＮＭＯＳ４
４−１，４５−１の仕上がりにおけるオン抵抗がばらつ
いても、各第１及び第２のオンチップ終端抵抗手段４
４，４５のオン状態における抵抗値の変動が、それぞれ
小さくなる。図１１の送信回路を用いた信号伝送回路
も、第１の実施例の信号伝送回路と同様に動作する。以
上のように、本実施例では、各第１及び第２のオンチッ
プ終端抵抗手段４４，４５を、ＮＭＯＳ４４−１，４５
−１とそれに直列の抵抗４４−２，４５−２とでそれぞ
れ構成しているので、第１の実施例に記載の効果（１）
（２）（３）を、確実にすることができる。As described in the first embodiment, it is necessary to set the first and second on-chip termination resistance means 42 and 43 to be 12.5Ω when in the ON state. However, in recent miniaturization technology, each NMOS 42-1 and
It is difficult to manufacture the gate length of 43-1 with an accurate and stable value, and the ON resistances of those NMOSs 42-1 and 43-1 may vary. In the transmission circuit having the structure of FIG. 11, the combined resistance of the ON resistance of the NMOS 44-1 and the resistance value of the resistance 44-2, and the combined resistance of the ON resistance of the NMOS 45-1 and the resistance value of the resistance 45-2 are 12 respectively. .5
Set to Ω. For example, NMOS 44-1 and 45-1
The on resistance value of each resistor is designed to be sufficiently low, and each resistor 44-2, 4
5-2 is composed of a diffusion resistance. This allows the NMOS4
Even if the on-resistances of the finished products 4-1 and 45-1 vary, the first and second on-chip termination resistance means 4 are provided.
The fluctuations in the resistance values of the on-states of Nos. 4 and 45 are small. The signal transmission circuit using the transmission circuit of FIG. 11 also operates similarly to the signal transmission circuit of the first embodiment. As described above, in this embodiment, the first and second on-chip termination resistance means 44, 45 are connected to the NMOSs 44-1 and 45, respectively.
-1 and resistors 44-2 and 45-2 in series with it, respectively, so that the effect (1) described in the first embodiment can be obtained.
(2) and (3) can be ensured.
【００２６】第３の実施例 図１２は、本発明の第３の実施例を示す信号伝送回路の
回路図であり、図１と共通する要素には共通の符号が付
されている。第１及び第２の実施例における伝送線路２
０は、終端抵抗２１〜２４を用い、プリント回路基板上
で終端電位Ｖｔ及び接地電位ＧＮＤに接続していた。こ
の第３の実施例の信号伝送回路では、終端抵抗２１〜２
４に相当する第３及び第４の抵抗素子２１ａ〜２４ａを
ＩＣ中に形成している。図１２の信号伝送回路の伝送線
路２０には、送信回路、受信回路、あるいは送受信回路
を備えた複数のＩＣ７０〜１００が接続される。例え
ば、ＩＣ７０は送信側のＩＣとなるものであり、図１の
ＩＣ４０と同様の送信回路を備えている。また、ＩＣ１
００は受信側のＩＣとなるものであり、ＩＣ６０と同様
の受信回路を備えている。ＩＣ７０内には、さらに、オ
フチップ出力端子と終端電位Ｖｔ間に接続された第３の
抵抗素子２１ａと、オフチップ出力端子と接地電位ＧＮ
Ｄ間に接続された第４の抵抗素子２３ａとが、設けられ
ている。ＩＣ１００には、オフチップ入力端子と終端電
位Ｖｔ間に接続された第３の抵抗素子２２ａと、オフチ
ップ入力端子と接地電位ＧＮＤ間に接続された第４の抵
抗素子２４ａとが、設けられている。 Third Embodiment FIG. 12 is a circuit diagram of a signal transmission circuit showing a third embodiment of the present invention. Elements common to those in FIG. 1 are designated by common reference numerals. Transmission line 2 in the first and second embodiments
0 uses the termination resistors 21 to 24 and is connected to the termination potential Vt and the ground potential GND on the printed circuit board. In the signal transmission circuit of the third embodiment, the terminating resistors 21 to 2
Third and fourth resistance elements 21a to 24a corresponding to 4 are formed in the IC. A plurality of ICs 70 to 100 including a transmission circuit, a reception circuit, or a transmission / reception circuit are connected to the transmission line 20 of the signal transmission circuit of FIG. For example, the IC 70 is an IC on the transmission side, and includes the same transmission circuit as the IC 40 in FIG. Also, IC1
00 is an IC on the receiving side, and has a receiving circuit similar to the IC 60. The IC 70 further includes a third resistance element 21a connected between the off-chip output terminal and the termination potential Vt, an off-chip output terminal and the ground potential GN.
A fourth resistance element 23a connected between D is provided. The IC 100 is provided with a third resistance element 22a connected between the off-chip input terminal and the termination potential Vt and a fourth resistance element 24a connected between the off-chip input terminal and the ground potential GND. There is.
【００２７】抵抗素子２１ａ〜２４ａは、例えば、所定
のオン抵抗（１００Ω）を有するＭＯＳトランジスタも
しくは拡散抵抗等の構成素子で、ＩＣ中に形成すること
が可能である。これらは、図１における終端抵抗２１〜
２４とほぼ同様の働きをする。以上のように、本実施例
では、第１及び第２の実施例における終端抵抗２１〜２
４に対応する抵抗素子２１ａ〜２４ａをＩＣ中に形成し
ている。そのため、例えば、プリント基板上に実装され
る終端抵抗の抵抗部品を削除することができ、プリント
基板の実装効率が向上する。また、抵抗部品の削減がで
きるので、コストの低減が実現できる。なお、本発明
は、上記実施例に限定されず種々の変形が可能である。
その変形例としては、例えば次のようなものがある。The resistance elements 21a to 24a are constituent elements such as a MOS transistor having a predetermined ON resistance (100Ω) or a diffusion resistance, and can be formed in the IC. These are the terminating resistors 21 to 21 in FIG.
It works almost the same as 24. As described above, in this embodiment, the terminating resistors 21 to 2 in the first and second embodiments are used.
Resistor elements 21a to 24a corresponding to No. 4 are formed in the IC. Therefore, for example, the resistance component of the terminating resistor mounted on the printed board can be eliminated, and the mounting efficiency of the printed board is improved. Moreover, since the number of resistance components can be reduced, the cost can be reduced. The present invention is not limited to the above embodiment, and various modifications can be made.
The following are examples of such modifications.
【００２８】（Ｉ） 第１〜第３の実施例では、ＣＭＯ
Ｓ技術によるＩＣ間の信号伝送の例を示しているが、Ｂ
ｉＣＭＯＳ技術を適用したＩＣ間の信号伝送も可能であ
る。 （II） 図１及び図１２に示した回路は、どちらも伝送
線路２０の両端が、終端電位Ｖｔに接続されたバス形式
の信号伝送回路であるが、point to pointまたはpoint
to multipoint の伝送を行うことも可能である。 図１３は、信号伝送回路の変形例を示す回路図であり、
point to multipoint形式の信号伝送回路の場合を示し
ている。図１３では伝送線路１２０の一端に送信回路１
３１を有する送信側のＩＣ１３０が接続され、伝送線路
１２０の他端が終端電位Ｖｔに接続されている。伝送線
路１２０には受信側のＩＣ１４０〜１６０が、接続され
ている。各ＩＣ１４０〜１６０は、受信回路１４１〜１
６１を有している。ＩＣ１３０からのみ、ＩＣ１４０〜
１６０へ信号を伝送する。(I) In the first to third embodiments, the CMO
An example of signal transmission between ICs by S technology is shown, but B
Signal transmission between ICs to which iCMOS technology is applied is also possible. (II) Both of the circuits shown in FIGS. 1 and 12 are bus-type signal transmission circuits in which both ends of the transmission line 20 are connected to the termination potential Vt.
It is also possible to transmit to multipoint. FIG. 13 is a circuit diagram showing a modified example of the signal transmission circuit,
The case of a signal transmission circuit of the point to multipoint format is shown. In FIG. 13, the transmission circuit 1 is provided at one end of the transmission line 120.
The IC 130 on the transmission side including 31 is connected, and the other end of the transmission line 120 is connected to the termination potential Vt. Receiving side ICs 140 to 160 are connected to the transmission line 120. Each of the ICs 140 to 160 has a receiving circuit 141 to 1
It has 61. Only from IC130, IC140 ~
The signal is transmitted to 160.
【００２９】（III) 伝送線路２０を介して伝送する信
号の“Ｈ”レベル、“Ｌ”レベル、及び基準電位は用途
に合わせて設定することができる。例えば、図１の信号
伝送回路において、終端電位Ｖｔとオンチップ終端抵抗
手段４２，４３のインピーダンスを変更することで、
“Ｈ”レベル、“Ｌ”レベル、及び基準電位を設定でき
る。終端電位Ｖｔ＝１．２Ｖ、オンチップ終端抵抗手段
４２，４３のインピーダンスを１２．５Ωとすると、基
準電位の０．６Ｖを中心して“Ｈ”レベルが１．０Ｖ、
“Ｌ”レベルが０．２Ｖの信号を伝送することができ
る。同様に、終端電位Ｖｔ＝１．０Ｖ、オンチップ終端
抵抗手段４２，４３のインピーダンスを６．２５Ωとす
ると、基準電位の０．５Ｖを中心して“Ｈ”レベルが
０．９Ｖ、“Ｌ”レベルが０．１Ｖの信号を伝送するこ
とができる。 (IV) 第１の実施例では、第１及び第２のオンチップ終
端抵抗手段４２，４３をＮＭＯＳ４２−１，４３−１を
用いていたが、ＰＭＯＳに変更することが可能である。
同様に、第２の実施例でも、第１及び第２のオンチップ
終端抵抗手段４２，４３にＮＭＯＳ４４−１，４５−１
を用いたが、ＰＭＯＳを用いることが可能である。(III) The "H" level, "L" level and reference potential of the signal transmitted via the transmission line 20 can be set according to the application. For example, in the signal transmission circuit of FIG. 1, by changing the termination potential Vt and the impedance of the on-chip termination resistance means 42 and 43,
"H" level, "L" level, and reference potential can be set. Assuming that the termination potential Vt = 1.2V and the impedance of the on-chip termination resistance means 42 and 43 is 12.5Ω, the “H” level is 1.0V centering on the reference potential of 0.6V,
A signal having an "L" level of 0.2 V can be transmitted. Similarly, if the termination potential Vt = 1.0V and the impedance of the on-chip termination resistance means 42 and 43 is 6.25Ω, the “H” level is 0.9V and the “L” level is centered on the reference potential of 0.5V. Can transmit a signal of 0.1V. (IV) In the first embodiment, the NMOSs 42-1 and 43-1 are used as the first and second on-chip termination resistance means 42 and 43, but they can be changed to PMOS.
Similarly, in the second embodiment as well, the first and second on-chip termination resistance means 42, 43 have NMOSs 44-1 and 45-1.
However, it is possible to use a PMOS.
【００３０】[0030]
【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、伝送線路の一端または両端を終端電位
及び接地電位に終端する第１及び第２の終端抵抗を備
え、送信回路における入力信号のレベルに基づいてオ
ン、オフし、そのオン状態のとき伝送線路と終端電位或
いは接地電位間を接続して伝送線路のオンチップ終端抵
抗を形成する第１及び第２のオンチップ終端抵抗手段を
設けている。そのため、送信回路で伝送する信号るレベ
ルを“Ｈ”レベル、“Ｌ”レベルに切り替える際に、接
地電位に流れる電流量を低減することができ、スイッチ
ング雑音が低くなる。また、“Ｈ”レベル、“Ｌ”レベ
ルいずれのレベルの信号を伝送する場合も、伝送線路の
インピーダンス整合が確保され、伝送信号の“Ｈ”レベ
ルの振幅を十分確保できる。さらに、伝送信号における
デューティが安定する。As described above in detail, the first to the fourth
According to the invention, it is provided with first and second terminating resistors that terminate one end or both ends of the transmission line to a terminating potential and a ground potential, and turn on and off based on the level of the input signal in the transmission circuit, and the on state thereof. At this time, there are provided first and second on-chip termination resistance means for connecting the transmission line and the termination potential or the ground potential to form an on-chip termination resistance of the transmission line. Therefore, when switching the signal level transmitted by the transmission circuit between the “H” level and the “L” level, the amount of current flowing to the ground potential can be reduced and the switching noise is reduced. Further, when transmitting a signal of either the "H" level or the "L" level, impedance matching of the transmission line is ensured, and the "H" level amplitude of the transmission signal can be sufficiently ensured. Further, the duty of the transmission signal is stable.
【図１】本発明の第１の実施例を示す信号伝送回路の回
路図である。FIG. 1 is a circuit diagram of a signal transmission circuit showing a first embodiment of the present invention.
【図２】従来の信号伝送回路を示す回路図である。FIG. 2 is a circuit diagram showing a conventional signal transmission circuit.
【図３】図２の信号伝送回路に対するシミュレーション
回路の構成を示す図である。FIG. 3 is a diagram showing a configuration of a simulation circuit for the signal transmission circuit of FIG.
【図４】図３によるシミュレーション結果を示す波形図
である。FIG. 4 is a waveform diagram showing a simulation result according to FIG.
【図５】図１中の送信回路の構成を示す回路図である。5 is a circuit diagram showing a configuration of a transmission circuit in FIG.
【図６】図１中の受信回路を示す回路図である。6 is a circuit diagram showing a receiving circuit in FIG.
【図７】図２の信号伝送回路のモデルを示す図である。FIG. 7 is a diagram showing a model of the signal transmission circuit of FIG.
【図８】図７中の伝送線路における伝送信号の波形図で
ある。FIG. 8 is a waveform diagram of a transmission signal in the transmission line in FIG.
【図９】図１の信号伝送回路のモデルを示す図である。9 is a diagram showing a model of the signal transmission circuit of FIG. 1. FIG.
【図１０】図９中の伝送線路における伝送信号の波形図
である。10 is a waveform diagram of a transmission signal in the transmission line in FIG.
【図１１】本発明の第２の実施例を示す送信回路の回路
図である。FIG. 11 is a circuit diagram of a transmission circuit showing a second embodiment of the present invention.
【図１２】本発明の第３の実施例を示す信号伝送回路の
回路図である。FIG. 12 is a circuit diagram of a signal transmission circuit showing a third embodiment of the present invention.
【図１３】信号伝送回路の変形例を示す回路図である。FIG. 13 is a circuit diagram showing a modification of the signal transmission circuit.
２０ 伝送線路 ２１〜２４ 第１及び第
２の終端抵抗 ２１ａ〜２４ａ 第３及び第
４の抵抗素子 ３０〜１００ ＩＣ ４２，４３，４４，４５ オンチップ
終端抵抗手段 ４２−１，４３−１，４４−１，４５−１ ＮＭＯＳ ４４−２，４５−２ 第１及び第
２の抵抗素子20 Transmission Lines 21-24 First and Second Termination Resistors 21a-24a Third and Fourth Resistance Elements 30-100 ICs 42,43,44,45 On-Chip Termination Resistance Means 42-1,43-1,44 -1,45-1 NMOS 44-2,45-2 First and second resistance elements
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｋ 19/003 Ｚ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI Technical indication H01L 21/822 H03K 17/16 H 9184-5K 19/003 Z
Claims (4)
と、受信側の半導体集積回路中の受信回路と、前記送信
側及び前記受信側の半導体集積回路に供給される電源電
位よりも低い終端電位に終端抵抗を介して終端された伝
送線路とで構成され、前記送信側の半導体集積回路から
前記伝送線路を介して前記受信側の半導体集積回路へ、
前記終端電位と接地電位間の電圧よりも小さい振幅の２
値信号を伝送する信号伝送回路において、 前記伝送線路の一端もしくは両端は、第１の終端抵抗を
介して前記終端電位に終端しかつ前記第１の終端抵抗と
は異なる第２の終端抵抗を介して前記接地電位に終端し
た構成とし、 前記送信側の半導体集積回路には、前記終端電位を供給
する構成とし、 前記送信回路は、該送信回路における入力信号のレベル
に基づいてオン、オフし、そのオン状態のとき前記伝送
線路と前記半導体集積回路に供給された前記終端電位と
の間を所定のインピーダンスで接続して前記伝送線路の
オンチップ終端抵抗を形成する第１のオンチップ終端抵
抗手段と、該第１のオンチップ終端抵抗手段とは相補的
にオン、オフし、そのオン状態のとき前記伝送線路と前
記接地電位間を所定のインピーダンスで接続して前記伝
送線路のオンチップ終端抵抗を形成する第２のオンチッ
プ終端抵抗手段とを備えたことを特徴とする信号伝送回
路。1. A transmission circuit in a semiconductor integrated circuit on a transmission side, a reception circuit in a semiconductor integrated circuit on a reception side, and a termination lower than a power supply potential supplied to the semiconductor integrated circuits on the transmission side and the reception side. A transmission line terminated to a potential via a terminating resistor, from the semiconductor integrated circuit on the transmission side to the semiconductor integrated circuit on the reception side via the transmission line,
2 with amplitude smaller than the voltage between the terminal potential and the ground potential
In a signal transmission circuit for transmitting a value signal, one end or both ends of the transmission line are terminated to the termination potential via a first termination resistor, and via a second termination resistor different from the first termination resistor. And a configuration in which the terminal potential is supplied to the semiconductor integrated circuit on the transmission side, the transmission circuit turns on and off based on the level of an input signal in the transmission circuit, First on-chip termination resistance means for connecting the transmission line and the termination potential supplied to the semiconductor integrated circuit with a predetermined impedance to form an on-chip termination resistance of the transmission line in the ON state. And the first on-chip terminating resistance means are turned on and off complementarily, and when in the on state, the transmission line and the ground potential are connected by a predetermined impedance and the transmission is performed. Signal transmission circuit is characterized in that a second on-chip termination resistor means forming the on-chip termination resistors of the line.
は、前記オン状態のときのインピーダンスが前記各所定
のインピーダンスとなるようにそれぞれ設定されたＭＯ
Ｓトランジスタであることを特徴とする請求項１記載の
信号伝送回路。2. The MO of each of the first and second on-chip resistance means is set so that the impedance in the ON state becomes the predetermined impedance.
The signal transmission circuit according to claim 1, wherein the signal transmission circuit is an S transistor.
手段は、 前記入力信号のレベルによって相補的にオン、オフする
第１及び第２のＭＯＳトランジスタと、前記第１及び第
２のトランジスタにそれぞれ直列に接続された第１及び
第２の抵抗素子を備え、 前記第１のＭＯＳトランジスタのオン抵抗と前記第１の
抵抗素子の合成抵抗と、前記第２のＭＯＳトランジスタ
のオン抵抗と前記第２の抵抗素子の合成抵抗とを、前記
所定のインピーダンスにそれぞれ設定したことを特徴と
する請求項１記載の信号伝送回路。3. The first and second on-chip termination resistance means include first and second MOS transistors that are turned on and off complementarily according to the level of the input signal, and the first and second transistors. And a first resistance element and a second resistance element connected in series, respectively, the ON resistance of the first MOS transistor, the combined resistance of the first resistance element, the ON resistance of the second MOS transistor, and the The signal transmission circuit according to claim 1, wherein a combined resistance of the second resistance element is set to each of the predetermined impedances.
信側の半導体集積回路もしくは前記受信側の半導体集積
回路に形成された第３及び第４の抵抗素子であることを
特徴する請求項１、２、または３記載の信号伝送回路。4. The first and second terminating resistors are third and fourth resistance elements formed in the transmitting side semiconductor integrated circuit or the receiving side semiconductor integrated circuit. The signal transmission circuit according to Item 1, 2 or 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008418A JPH08204539A (en) | 1995-01-23 | 1995-01-23 | Signal transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008418A JPH08204539A (en) | 1995-01-23 | 1995-01-23 | Signal transmission circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204539A true JPH08204539A (en) | 1996-08-09 |
Family
ID=11692588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008418A Withdrawn JPH08204539A (en) | 1995-01-23 | 1995-01-23 | Signal transmission circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204539A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480612B1 (en) * | 2001-10-19 | 2005-03-31 | 삼성전자주식회사 | Devices and methods for controlling active termination resistors in a memory system |
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-
1995
- 1995-01-23 JP JP7008418A patent/JPH08204539A/en not_active Withdrawn
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