KR100474510B1 - Test circuit of flash memory device - Google Patents

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KR100474510B1 KR10-2002-0024984A KR20020024984A KR100474510B1 KR 100474510 B1 KR100474510 B1 KR 100474510B1 KR 20020024984 A KR20020024984 A KR 20020024984A KR 100474510 B1 KR100474510 B1 KR 100474510B1
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Abstract

본 발명은 플래시 메모리 소자의 테스트 회로에 관한 것으로, 플래시 메모리 소자의 테스트시 메모리 셀 어레이의 각 섹터의 이븐 워드라인과 오드 워드라인으로 분리하여 한번의 프로그램으로 한 섹터의 1/2(즉, 이븐 워드라인 또는 오드 워드라인)을 프로그램 함으로써 프로그램 시간을 감소시켜 반도체 메모리 소자의 테스트 비용을 절감할 수 있는 플래시 메모리 소자의 테스트 회로를 개시한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit of a flash memory device, wherein the test circuit of a flash memory device is divided into an even word line and an odd word line of each sector of a memory cell array, and the half of one sector (that is, even By programming a word line or odd word line), a test circuit of a flash memory device capable of reducing a program time and a test cost of a semiconductor memory device is disclosed.

Description

플래시 메모리 소자의 테스트 회로{Test circuit of flash memory device} Test circuit of flash memory device

본 발명은 플래시 메모리 소자의 테스트 회로에 관한 것으로, 특히 체크보드패턴(Check Board Pattern) 구조로 배열된 메모리 셀 어레이 구조를 가지는 플래시 메모리 소자의 테스트 회로에 관한 것이다. The present invention relates to a test circuit of a flash memory device, and more particularly, to a test circuit of a flash memory device having a memory cell array structure arranged in a check board pattern structure.

일반적으로, 플래시 메모리 소자와 같은 반도체 메모리 소자들은 메모리의 단위인 하나의 데이터 비트(Data Bit)를 저장하는 메모리 셀의 성능에 크게 의존한다. 이에 따라, 반도체 메모리 소자가 제조될 때 메모리 셀의 동작 성능을 테스트(Test)하고, 테스트 평가결과를 이용하여 소자 구조, 제조 공정 또는 회로 설계에 피드백(Feedback)하는 테스트 제조를 반복함으로써 상업적 제품에 요구되는 성능을 개선하고 있다.In general, semiconductor memory devices such as flash memory devices are highly dependent on the performance of a memory cell storing one data bit, which is a unit of memory. As a result, when the semiconductor memory device is manufactured, the operational performance of the memory cell is tested, and the test fabrication is repeated using the test evaluation result to feed back the device structure, manufacturing process, or circuit design. It is improving the required performance.

그 일례로, 도 1에 도시된 바와 같이 일반적인 플래시 메모리 소자의 테스트 회로는 메모리 셀 어레이(미도시)의 각 워드라인(Word Line)(WLn)(여기서, n은 자연수)을 구동시키기 위하여 X 어드레스 버퍼(X Address Buffer)(110), X 프리 디코더(X Pre-Decoder)(120) 및 X 디코더(X Decoder)(130)를 포함한다. 상기 X 어드레스 버퍼(110)는 메모리 셀 어레이의 각 워드라인(WLn)을 선택하기 위한 어드레스 신호(A<n>)를 입력받아 임시로 저장한다. 상기 X 프리 디코더(120)는 X 어드레스 버퍼(110)로부터 출력되는 어드레스 신호(A<n>)(여기서, n은 자연수)를 프리 디코딩하여 X 디코더(130)로 출력한다. 상기 X 디코더(130)는 X 프리 디코더(120)로부터 출력되는 출력신호를 디코딩하여 메모리 셀 어레이의 워드라인(A<n>)중 선택된 워드라인을 구동시킨다.As an example, as shown in FIG. 1, a test circuit of a general flash memory device may use an X address to drive each word line WLn (where n is a natural number) of a memory cell array (not shown). An X address buffer 110, an X pre-decoder 120, and an X decoder 130 are included. The X address buffer 110 receives and temporarily stores an address signal A <n> for selecting each word line WLn of the memory cell array. The X predecoder 120 pre-decodes the address signal A <n> (where n is a natural number) output from the X address buffer 110 and outputs the decoded signal to the X decoder 130. The X decoder 130 decodes an output signal output from the X predecoder 120 to drive a selected word line among the word lines A <n> of the memory cell array.

구체적으로, 이러한 플래시 메모리 소자의 테스트 회로는 X 어드레스 버퍼(110)로 입력되는 어드레스 신호(A<n>)에 따라 메모리 셀 어레이의 테스트 동작을 순차적으로 수행한다. 그러나, 이러한 테스트 회로는 체크보드패턴 구조로 배열되는 메모리 셀 어레이를 테스트하기 위해서 각 워드라인을 순차적으로 구동시켜 프로그램 동작을 수행해야 함에 따라 프로그램 시간(Program Time)이 메모리 셀의 집적도에 따라 계속적으로 증가하게 된다. 예컨대, 도 1에 도시된 테스트 회로를 이용한 메모리 셀 어레이의 테스트 방법에서는 바이트(Byte) 또는 워드(Word) 단위로 데이터 프로그램을 수행하는데, 이 때문에 한 섹터(예컨대, 64바이트)를 프로그램할 경우 많은 프로그램 시간이 소요된다. 이와 같이, 플래시 메모리 소자를 테스트하는데 있어서 많은 시간이 소요됨에 따라 그 만큼 테스트 비용이 증가하는 원인이 된다.Specifically, the test circuit of the flash memory device sequentially performs a test operation of the memory cell array according to the address signal A <n> input to the X address buffer 110. However, such a test circuit must continuously drive each word line to perform a program operation in order to test a memory cell array arranged in a checkerboard pattern structure, so that the program time is continuously changed according to the density of the memory cells. Will increase. For example, in the test method of a memory cell array using the test circuit illustrated in FIG. 1, a data program is performed in units of bytes or words. Thus, when one sector (for example, 64 bytes) is programmed, The program takes time. As described above, as the time required for testing the flash memory device is increased, the test cost increases accordingly.

본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 플래시 메모리 소자의 테스트시 프로그램 시간을 감소시켜 반도체 메모리 소자의 테스트 비용을 절감할 수 있는 플래시 메모리 소자의 테스트 회로를 제공하는데 그 목적이 있다. The present invention has been made to solve the problems of the prior art described above, and provides a test circuit for a flash memory device that can reduce the test time of the semiconductor memory device by reducing the program time when testing the flash memory device. There is a purpose.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 메모리 셀 어레이의 워드라인을 선택하기 위한 어드레스 신호를 입력받아 저장하는 X 어드레스 버퍼와, 상기 어드레스 신호와, 제1 및 제2 선택신호를 입력받고, 노말 모드시에는 상기 어드레스 신호에 따라 순차적으로 워드라인 별로 상기 워드라인을 선택하여 프로그램을 수행하고, 테스트 모드시에는 그룹신호에 따라 상기 메모리 셀 어레이를 섹터 단위로 분리하고, 상기 섹터 단위 내에서 상기 어드레스 신호와, 상기 제1 및 제2 선택신호에 따라 상기 워드라인 중 이븐 또는 오드 번째 워드라인을 선택하여 프로그램을 수행하거나, 상기 섹터 내에 포함된 워드라인을 모두 선택하여 프로그램을 수행하도록 상기 어드레스 신호와, 상기 제1 및 제2 선택신호를 프리 디코딩하여 출력하는 X 프리 디코더와, 상기 X 프리 디코더로부터 출력되는 프리 디코딩 신호에 따라 워드라인 별로, 이븐 번째 워드라인 별로, 오드 번째 워드라인 별로 또는 섹터 단위로 상기 워드라인을 선택하여 프로그램을 수행하는 X 디코더를 포함하는 플래시 메모리 소자의 테스트 회로가 제공된다. According to an aspect of the present invention for achieving the above object, an X address buffer for receiving and storing an address signal for selecting a word line of a memory cell array, the address signal, and the first and second selection signals In the normal mode, the word lines are sequentially selected according to the address signal in the normal mode, and the program is executed. In the test mode, the memory cell array is divided into sectors according to the group signal. Select an even or odd word line among the word lines according to the address signal and the first and second selection signals, or perform a program by selecting all word lines included in the sector. X-free to decode and output the address signal and the first and second selection signals A flasher including a coder and an X decoder configured to perform a program by selecting the word line for each word line, for each even word line, for an odd word line, or for a sector unit according to a pre-decoded signal output from the X pre decoder. A test circuit of the memory device is provided.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, the same reference numerals refer to the same elements, and descriptions of overlapping elements will be omitted.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 테스트 회로를 설명하기 위한 블록도이다. 2 is a block diagram illustrating a test circuit of a flash memory device according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 발명의 플래시 메모리 소자의 테스트 회로는 메모리 셀 어레이(미도시)의 각 워드라인(WLn)을 선택하기 위한 어드레스 신호(A<n>)를 입력받아 임시로 저장하는 X 어드레스 버퍼(210)와, X 어드레스 버퍼(210)로부터 출력되는 어드레스 신호(A<n>) 및 테스트 워드라인 선택신호들(TALLWL, THALFWL)을 프리 디코딩하여 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL 및 XPRECR)(도 3a 내지 도 3c 참조)을 출력하는 X 프리 디코더(220)와, X 프리 디코더(220)로부터 출력되는 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL 및 XPRECR)을 디코딩하여 메모리 셀 어레이의 워드라인(WLn)중 선택된 워드라인을 구동시키는 X 디코더(230)를 포함한다.Referring to FIG. 2, the test circuit of the flash memory device of the present invention receives X temporarily receiving an address signal A <n> for selecting each word line WLn of a memory cell array (not shown). Pre-decode the predecoding signals XPREAL, XPREAR, XPREBL by decoding the address buffer 210, the address signal A <n> and the test word line selection signals TALLWL and THALFWL output from the X address buffer 210. X predecoder 220 outputting XPREBR, XPRECL and XPRECR (see FIGS. 3A to 3C), and predecoding signals output from X predecoder 220 (XPREAL, XPREAR, XPREBL, XPREBR, XPRECL and And an X decoder 230 for decoding the XPRECR to drive a selected word line of the word lines WLn of the memory cell array.

이중에서, 상기 X 프리 디코더(220)는 X 어드레스 버퍼(210)로부터 출력되는 어드레스 신호(A<n>)와 외부로부터 테스트 워드라인 선택신호들(TALLWL, THALFWL)을 입력받고, 이 신호들(ADDRESS, TALLWL 및 THALFWL)에 따라 섹터 단위(도 4 참조)로 메모리 셀 어레이의 테스트를 수행하거나, 섹터 단위에 포함된 워드라인(WLn)중 이븐 워드라인(Even Word Line)(WL0, WL2, WL4,..., WLn-2, WLn) 또는 오드 워드라인(Odd Word Line)(WL1, WL3, WL5,..., WLn-3, WLn-1) 단위로 메모리 셀 어레이의 테스트를 수행하도록 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL 및 XPRECR)을 출력한다.Among these, the X predecoder 220 receives the address signal A <n> output from the X address buffer 210 and the test word line selection signals TALLWL and THALFWL from an external source. According to ADDRESS, TALLWL, and THALFWL), the memory cell array may be tested in sector units (see FIG. 4), or even word lines (WL0, WL2, and WL4) among the word lines WLn included in the sector units. WLn-2, WLn) or Odd Word Line (WL1, WL3, WL5, ..., WLn-3, WLn-1) to pre-test the memory cell array Decoded signals XPREAL, XPREAR, XPREBL, XPREBR, XPRECL and XPRECR are output.

상기에서, 테스트 워드라인 선택신호(TALLWL)는 메모리 셀 어레이를 섹터 단위로 테스트를 수행하기 위해 X 프리 디코더(220)로 입력되는 신호(이하, '제1 선택신호'라 함)이고, 상기 테스트 워드라인 선택신호(THALFWL)는 섹터 단위에 포함된 워드라인을 이븐 워드라인 또는 오드 워드라인으로 분리하여 각각 테스트를 수행하기 위해 X 프리 디코더(220)로 입력되는 신호(이하, '제2 선택신호'라 함)이다. 상기 프리디코딩신호들(XPREAL, XPREBL 및 XPRECL)은 섹터 단위에 포함된 워드라인중 이븐 워드라인을 선택하기 위한 신호이고, 상기 프리디코딩신호들(XPREAR, XPREBR 및 XPRECR)은 섹터 단위에 포함된 워드라인중 오드 워드라인을 선택하기 위한 신호이다. The test word line selection signal TALLWL is a signal (hereinafter, referred to as a “first selection signal”) input to the X-free decoder 220 to perform a test of the memory cell array in sector units. The word line selection signal THALFWL is a signal input to the X predecoder 220 to perform a test by dividing a word line included in a sector unit into an even word line or an odd word line (hereinafter, referred to as a 'second selection signal'). '). The predecoding signals XPREAL, XPREBL, and XPRECL are signals for selecting an even word line among word lines included in a sector unit, and the predecoding signals XPREAR, XPREBR, and XPRECR are words included in a sector unit. This signal is for selecting an odd word line.

상기에서 설명한 내용을 토대로 도 3a 내지 도 3c를 참조하여 X 프리 디코더(220)의 구성과 그 구성에 따른 동작 특성을 설명하기로 한다. 이하에서는, 일례로 도 4에 도시된 바와 같이 이븐 워드라인(WL0, WL2, WL4,..., WLn-2, WLn) 및 오드 워드라인(WL1, WL3, WL5,..., WLn-3, WLn-1)과, 비트라인(BL0 내지 BLn)을 포함하는 '512 ×1024' 크기를 가지는 섹터를 예로 들기로 한다. 또한, '512 ×1024'의 섹터를 구동시키기 위하여 8비트, 예컨대 A<7> 에서 A<14>(이하, 'A<7:14>'로 표시함)의 어드레스 신호를 사용한다.Based on the above description, the configuration of the X predecoder 220 and the operating characteristics according to the configuration will be described with reference to FIGS. 3A to 3C. Hereinafter, as illustrated in FIG. 4, the even word lines WL0, WL2, WL4,..., WLn-2, WLn and the odd word lines WL1, WL3, WL5,..., WLn-3 A sector having a size of '512 × 1024' including WLn-1 and bit lines BL0 to BLn is taken as an example. In addition, an address signal of 8 bits, for example, A <7> to A <14> (hereinafter referred to as 'A <7:14>') is used to drive a sector of '512 x 1024'.

도 3a 내지 도 3c를 참조하면, X 프리 디코더(220)(도 2 참조)는 어드레스 신호(A<7:9>), 테스트 모드신호(TNWL), 그룹신호(GROUP) 및 제1 선택신호(TALLWL)를 입력받아 논리조합하는 제1 논리조합부(221a)와, 어드레스 신호(A<10:11>)(A<6>), 그룹신호(GROUP), 제1 및 제2 선택신호(TALLWL, THALFWL)를 논리조합하는 제2 논리조합부(221b)와, 어드레스 신호(A<12:14>), 그룹신호(GROUP) 및 제1 선택신호(TALLWL)를 논리조합하는 제3 논리조합부(221c)를 포함한다. 그리고, 제1 논리조합부(221a)의 각 출력신호들을 디코딩하여 프리디코딩신호(XPREAL<0:7>, XPREAR<0:7>)(이하, '제1 프리디코딩신호"라 함)를 출력하는 제1 디코딩부(222a)와, 제2 논리조합부(221b)의 각 출력신호들(XAB<10>, XA<10>, XAB<11>, XA<11>, XAB<6>, XA<6>)을 디코딩하여 프리디코딩신호(XPREBL<0:3>, XPREBR<0:3>)(이하, '제2 프리디코딩신호'라 함)을 출력하는 제2 디코딩부(222b)와, 제3 논리조합부(221c)의 각 출력신호들(XCB<12>, XC<12>, XCB<13>, XC<13>, XCB<14>, XC<14>)을 디코딩하여 프리디코딩신호(XPRECL<0:7>, XPRECR<0:7>)(이하, '제3 프리디코딩신호'라 함)을 출력하는 제3 디코딩부(222c)를 포함한다.3A to 3C, the X predecoder 220 (see FIG. 2) includes an address signal A <7: 9>, a test mode signal TNWL, a group signal GROUP, and a first selection signal ( A first logical combination unit 221a for receiving and logically combining TALLWL, an address signal A <10:11> (A <6>), a group signal GROUP, a first and a second selection signal TALLWL , The second logical combination unit 221b for logical combination of THALFWL, and the third logical combination unit for logical combination of the address signal A <12:14>, the group signal GROUP, and the first selection signal TALLWL. 221c. Then, the output signals of the first logical combination unit 221a are decoded to output the predecoding signals XPREAL <0: 7> and XPREAR <0: 7> (hereinafter referred to as “first precoding signals”). Output signals XAB <10>, XA <10>, XAB <11>, XA <11>, XAB <6>, and XA of the first decoding unit 222a and the second logical combination unit 221b. A second decoding unit 222b for decoding the < 6 >) and outputting the predecoding signals XPREBL <0: 3> and XPREBR <0: 3> (hereinafter referred to as a 'second predecoding signal'); Predecoding signal by decoding each of the output signals XCB <12>, XC <12>, XCB <13>, XC <13>, XCB <14>, and XC <14> of the third logical combination unit 221c. And a third decoding unit 222c for outputting (XPRECL <0: 7>, XPRECR <0: 7>) (hereinafter referred to as a 'third pre-decoding signal').

상기에서, 테스트 모드신호(TNWL)는 메모리 셀의 테스트 모드(Test Mode)와 노말(Normal) 모드(즉, 종래와 동일하게 메모리 셀 어레이의 각 워드라인을 하나씩 구동하기 위한 모드)를 선택하기 위한 신호이고, 그룹신호(GROUP)는 메모리 셀 어레이를 형성하는 메모리 셀들의 그룹(예컨대, 뱅크 또는 섹터) 단위로 선택하기 위한 신호이다. In the above description, the test mode signal TNWL is used to select a test mode and a normal mode of the memory cell (that is, a mode for driving each word line of the memory cell array one by one as in the prior art). The group signal GROUP is a signal for selecting in groups (eg, banks or sectors) of memory cells forming the memory cell array.

도 3a에 도시된 바와 같이, 상기 제1 논리조합부(221a)는 어드레스 신호(A<7>)와 테스트 모드신호(TNWL)를 입력받아 논리합하는 오아 게이트(OR Gate)(OR1)와, 오아 게이트(OR1)의 출력신호와 인버터(Inverter)(INV1)에 의해 반전된 제1 선택신호(TALLWL)(이하, '제1 반전선택신호'라 함)를 부정 논리곱하는 난드 게이트(NAND Gate)(NAND1)를 포함한다. 그리고, 테스트 모드신호(TNWL)와 난드 게이트(NAND1)의 출력신호를 논리합하는 오아 게이트(OR2)와, 오아 게이트(OR2)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND2)를 포함한다. 그리고, 어드레스 신호(A<8>)와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND3)와, 난드 게이트(NAND3)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND4)를 포함한다. 그리고, 어드레스 신호(A<9>)와 인버터(INV2)에 의해 반전된 그룹신호(GROUP)(이하, '반전그룹신호'라 함)를 논리합하는 오아 게이트(OR3)와, 오아 게이트(OR3)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND5)를 포함한다. 그리고, 난드 게이트(NAND5)의 출력신호와 반전그룹신호를 논리합하는 오아 게이트(OR4)와, 오아 게이트(OR4)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND6)를 포함한다.As shown in FIG. 3A, the first logical combination unit 221a includes an OR gate OR1 for receiving and ORing an address signal A <7> and a test mode signal TNWL. A NAND gate that negatively multiplies the output signal of the gate OR1 and the first selection signal TALLWL (hereinafter referred to as a 'first inversion selection signal') inverted by the inverter INV1 ( NAND1). The OR gate OR2 for ORing the test mode signal TNWL and the output signal of the NAND gate NAND1 and the NAND gate NAND2 for negating AND of the output signal of the OR gate OR2 and the first inversion selection signal. It includes. The NAND gate NAND3 performs an AND logic on the address signal A <8> and the first inversion selection signal, and the NAND gate NAND4 performs an AND logic on the output signal of the NAND gate NAND3 and the first inversion selection signal. It includes. An OR gate OR3 and an OR gate OR3 for ORing the group signal GROUP (hereinafter, referred to as an inversion group signal) inverted by the address signal A <9> and the inverter INV2. And a NAND gate NAND5 that negates and outputs the output signal of the signal and the first inversion selection signal. And an OR gate OR4 for ORing the output signal of the NAND gate NAND5 and the inversion group signal, and a NAND gate NAND6 for performing an AND logic on the output signal of the OR gate OR4 and the first inversion selection signal. .

상기 제1 디코딩부(222a)는 다수의 난드 게이트(NAND7 내지 NAND14)와, 다수의 인버터(INV3 내지 INV18)를 포함한다. 난드 게이트(NAND7)는 난드 게이트들(NAND1, NAND3, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV3 및 INV4)로 출력한다. 난드 게이트(NAND8)는 난드 게이트들(NAND2, NAND3, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV5 및 INV6)로 출력한다. 난드 게이트(NAND9)는 난드 게이트들(NAND1, NAND4, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV7 및 INV8)로 출력한다. 난드 게이트(NAND10)는 난드 게이트들(NAND2, NAND4, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV9 및 INV10)로 출력한다. 난드 게이트(NAND11)는 난드 게이트들(NAND1, NAND3, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV11 및 INV12)로 출력한다. 난드 게이트(NAND12)는 난드 게이트들(NAND2, NAND3, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV13 및 INV14)로 출력한다. 난드 게이트(NAND13)는 난드 게이트들(NAND1, NAND4, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV15 및 INV16)로 출력한다. 난드 게이트(NAND14)는 난드 게이트들(NAND2, NAND4, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV17 및 INV18)로 출력한다. 인버터들(INV3 및 INV4)은 각각 난드 게이트(NAND7)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<0> 및 XPREAR<0>)를 출력한다. 인버터들(INV5 및 INV6)은 각각 난드 게이트(NAND8)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<1> 및 XPREAR<1>)을 출력한다. 인버터들(INV7 및 INV8)은 각각 난드 게이트(NAND9)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<2> 및 XPREAR<2>)을 출력한다. 인버터들(INV9 및 INV10)은 각각 난드 게이트(NAND10)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<2> 및 XPREAR<2>)을 출력한다. 인버터들(INV11 및 INV12)은 각각 난드 게이트(NAND11)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<3> 및 XPREAR<3>)을 출력한다. 인버터들(INV13 및 INV14)은 각각 난드 게이트(NAND12)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<4> 및 XPREAR<4>)을 출력한다. 인버터들(INV15 및 INV16)은 각각 난드 게이트(NAND13)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<6> 및 XPREAR<6>)을 출력한다. 인버터들(INV17 및 INV18)은 각각 난드 게이트(NAND14)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<7> 및 XPREAR<7>)을 출력한다.The first decoding unit 222a includes a plurality of NAND gates NAND7 to NAND14 and a plurality of inverters INV3 to INV18. The NAND gate NAND7 performs a negative AND on the output signals of the NAND gates NAND1, NAND3, and NAND5, and outputs the output signal to the inverters INV3 and INV4. The NAND gate NAND8 performs a negative AND on the output signals of the NAND gates NAND2, NAND3, and NAND5 and outputs the output signal to the inverters INV5 and INV6. The NAND gate NAND9 performs a negative AND on the output signals of the NAND gates NAND1, NAND4, and NAND5 and outputs the output signal to the inverters INV7 and INV8. The NAND gate NAND10 performs a negative AND on the output signals of the NAND gates NAND2, NAND4, and NAND5 and outputs the output signal to the inverters INV9 and INV10. The NAND gate NAND11 performs a negative AND on the output signals of the NAND gates NAND1, NAND3, and NAND6 and outputs the output signal to the inverters INV11 and INV12. The NAND gate NAND12 performs a negative AND on the output signals of the NAND gates NAND2, NAND3, and NAND6, and outputs the output signal to the inverters INV13 and INV14. The NAND gate NAND13 performs a negative AND on the output signals of the NAND gates NAND1, NAND4, and NAND6 and outputs the output signal to the inverters INV15 and INV16. The NAND gate NAND14 performs a negative AND on the output signals of the NAND gates NAND2, NAND4, and NAND6, and outputs the output signal to the inverters INV17 and INV18. The inverters INV3 and INV4 output the first predecoding signals XPREAL <0> and XPREAR <0> by inverting the output signal of the NAND gate NAND7, respectively. The inverters INV5 and INV6 invert the output signal of the NAND gate NAND8, respectively, and output first predecoding signals XPREAL <1> and XPREAR <1>. The inverters INV7 and INV8 invert the output signal of the NAND gate NAND9, respectively, and output first predecoding signals XPREAL <2> and XPREAR <2>. Inverters INV9 and INV10 output first predecoding signals XPREAL <2> and XPREAR <2> by inverting an output signal of NAND gate NAND10, respectively. The inverters INV11 and INV12 invert the output signal of the NAND gate NAND11 to output the first predecoding signals XPREAL <3> and XPREAR <3>, respectively. The inverters INV13 and INV14 invert the output signal of the NAND gate NAND12, respectively, and output first predecoding signals XPREAL <4> and XPREAR <4>. The inverters INV15 and INV16 invert the output signal of the NAND gate NAND13, respectively, and output first predecoding signals XPREAL <6> and XPREAR <6>. The inverters INV17 and INV18 invert the output signal of the NAND gate NAND14, respectively, and output first predecoding signals XPREAL <7> and XPREAR <7>.

상기에서 설명한, X 프리 디코더(220)의 제1 논리조합부(221a)와 제1 디코딩부(222a)의 구성을 토대로 그의 동작 특성을 하기의 표 1 및 표 2를 참조하여 설명하면 다음과 같다. Based on the configuration of the first logical combination unit 221a and the first decoding unit 222a of the X-free decoder 220 described above, the operational characteristics thereof will be described with reference to Tables 1 and 2 below. .

A<9>A <9> A<8>A <8> A<7>A <7> NAND1NAND1 NAND2NAND2 NAND3NAND3 NAND4NAND4 NAND5NAND5 NAND6NAND6 00 00 00 1One 00 1One 00 1One 00 00 00 1One 00 1One 1One 00 1One 00 00 1One 00 1One 00 00 1One 1One 00 00 1One 1One 00 1One 00 1One 1One 00 1One 00 00 1One 00 1One 00 00 1One 1One 00 1One 00 1One 1One 00 00 1One 1One 1One 00 1One 00 00 1One 00 1One 1One 1One 1One 00 1One 00 1One 00 1One

A<9>A <9> A<8>A <8> A<7>A <7> NAND1NAND1 NAND2NAND2 NAND3NAND3 NAND4NAND4 NAND5NAND5 NAND6NAND6 00 00 00 1One 1One 1One 1One 1One 1One 00 00 1One 1One 1One 1One 1One 1One 1One 00 1One 00 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 00 00 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One

상기에서, 표 1은 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '0'이며, 제1 선택신호(TALLWL)가 '0'일 경우에 각 난드 게이트(NAND1 내지 NAND6)의 출력값을 나타낸 표이며, 표 2는 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '1'이며, 제1 선택신호(TALLWL)가 '1'일 경우에 각 난드 게이트(NAND1 내지 NAND6)의 출력값을 나타낸 표이다. 이러한 표 1 및 표 2를 토대로 각 난드 게이트들(NAND7 내지 NAND14)의 출력값은 하기의 수학식 1과 같이 구한다. In Table 1, when the group signal GROUP is '1', the test mode signal TNWL is '0', and the first selection signal TALLWL is '0', each of the NAND gates NAND1 to NAND6 is shown. Table 2 shows the output values of the Δ), and Table 2 shows each NAND when the group signal GROUP is '1', the test mode signal TNWL is '1', and the first selection signal TALLWL is '1'. The table shows output values of the gates NAND1 to NAND6. Based on the Tables 1 and 2, the output values of each of the NAND gates NAND7 to NAND14 are obtained as shown in Equation 1 below.

상기의 수학식 1을 토대로 각 난드 게이트들(NAND7 내지 NAND14)의 출력값을 구하면 하기의 표 3과 표 4와 같다. 여기서, 표 3은 표 1에 대응되는 값이며, 표 4는 표 2에 대응되는 값이다. Based on Equation 1, output values of the respective NAND gates NAND7 to NAND14 are obtained as shown in Tables 3 and 4 below. Here, Table 3 is a value corresponding to Table 1, Table 4 is a value corresponding to Table 2.

NAND7NAND7 NAND8NAND8 NAND9NAND9 NAND10NAND10 NAND11NAND11 NAND12NAND12 NAND13NAND13 NAND14NAND14 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00

NAND7NAND7 NAND8NAND8 NAND9NAND9 NAND10NAND10 NAND11NAND11 NAND12NAND12 NAND13NAND13 NAND14NAND14 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

상기의 표 3 및 표 4에 나타난 바와 같이, 각 난드 게이트들(NAND7 내지 NAND14)의 출력값을 토대로 볼 때, 제1 프리디코딩신호들(XPREAL<0:7> 및 XRPEAR<0:7>)은 하기 표 5와 표 6과 같다. 여기서, 표 5는 표 3에 대응되는 값이며, 표 6은 표 4에 대응되는 값이다.As shown in Tables 3 and 4 above, based on the output values of the respective NAND gates NAND7 to NAND14, the first predecoding signals XPREAL <0: 7> and XRPEAR <0: 7> are Table 5 and Table 6 below. Here, Table 5 is a value corresponding to Table 3, Table 6 is a value corresponding to Table 4.

XPREAL/XPREAR<0>XPREAL / XPREAR <0> XPREAL/XPREAR<1>XPREAL / XPREAR <1> XPREAL/XPREAR<2>XPREAL / XPREAR <2> XPREAL/XPREAR<3>XPREAL / XPREAR <3> XPREAL/XPREAR<4>XPREAL / XPREAR <4> XPREAL/XPREAR<5>XPREAL / XPREAR <5> XPREAL/XPREAR<6>XPREAL / XPREAR <6> XPREAL/XPREAR<7>XPREAL / XPREAR <7> 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One

XPREAL/XPREAR<0>XPREAL / XPREAR <0> XPREAL/XPREAR<1>XPREAL / XPREAR <1> XPREAL/XPREAR<2>XPREAL / XPREAR <2> XPREAL/XPREAR<3>XPREAL / XPREAR <3> XPREAL/XPREAR<4>XPREAL / XPREAR <4> XPREAL/XPREAR<5>XPREAL / XPREAR <5> XPREAL/XPREAR<6>XPREAL / XPREAR <6> XPREAL/XPREAR<7>XPREAL / XPREAR <7> 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One

즉, 상기의 표 5을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '0'이며, 제1 선택신호(TALLWL)가 '0'일 경우에 제1 프리디코딩신호들(XPREAL<0:7> 및 XPREAR<0:7>)은 각 어드레스 신호(A<7:9>)에 따라 순차적으로 선택(즉, '1' 상태 출력)된다. 상기의 표 6을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '1'이며, 제1 선택신호(TALLWL)가 '1'일 경우에 제1 프리디코딩신호들(XPREAL<0:7> 및 XPREAR<0:7>)은 각 어드레스 신호(A<7:9>)에 무관하게 모두 '1' 상태로 출력된다. 이에 따라, 테스트 모드(즉, 테스트 모드신호가 '1'일 경우)시 섹터 단위로 테스트 그룹(즉, 그룹신호에 의해 선택)이 선택되고, 제1 선택신호(TALLWL)가 '1'일 경우에 모든 워드라인이 선택된다.That is, referring to Table 5 above, when the group signal GROUP is '1', the test mode signal TNWL is '0', and the first selection signal TALLWL is '0', The one predecoding signals XPREAL <0: 7> and XPREAR <0: 7> are sequentially selected (ie, '1' state output) according to each address signal A <7: 9>. Referring to Table 6 above, when the group signal GROUP is '1', the test mode signal TNWL is '1', and the first selection signal TALLWL is '1', the first free signal is used. The decoding signals XPREAL <0: 7> and XPREAR <0: 7> are all output in a '1' state regardless of each address signal A <7: 9>. Accordingly, in the test mode (ie, when the test mode signal is '1'), the test group (ie, selected by the group signal) is selected on a sector basis, and when the first selection signal TALLWL is '1'. All word lines are selected.

도 3b에 도시된 바와 같이 상기 제2 논리조합부(221b)는 제1 선택신호(TALLWL)와 제2 선택신호(THALFWL)를 부정 논리합하는 노아 게이트(NOR Gate)(NOR1)와, 어드레스 신호(A<10>)와 인버터(INV19)에 의해 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR5)와, 오아 게이트(OR5)의 출력신호와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND15)를 포함한다. 그리고, 난드 게이트(NAND15)의 출력신호와 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR6)와, 오아 게이트(OR)의 출력신호와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND16)를 포함한다. 그리고, 어드레스 신호(A<11>)와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND17)와, 난드 게이트(NAND17)의 출력신호와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND18)를 포함한다. 그리고, 어드레스 신호(A<6>)와 인버터(INV20)에 의해 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND19)와, 난드 게이트(NAND19)의 출력신호와 반전된 제1 선택신호(TALLWL)을 부정 논리곱하는 난드 게이트(NAND20)를 포함한다.As shown in FIG. 3B, the second logical combination unit 221b includes a NOR gate NOR1 and an address signal (NOR1) that negate-OR the first selection signal TALLWL and the second selection signal THALFWL. A <10>) and the OR gate OR5 for ORing the group signal GROUP inverted by the inverter INV19, and the negative OR of the output signal of the OR gate OR5 and the output signal of the NOA gate NOR1. And a NAND gate NAND15. The OR gate OR6, which ORs the output signal of the NAND gate NAND15, and the inverted group signal GROUP, and the NAND, which performs an AND logic on the output signal of the OR gate OR and the output signal of the NOA gate NOR1. The gate NAND16 is included. The NAND gate NAND17 that performs an AND logic on the address signal A <11> and the output signal of the NOR gate NOR1, and the output signal of the NAND gate NAND17 and the output signal of the NOR gate NOR1 is negative logic. A multiplying NAND gate NAND18 is included. In addition, an NAND gate NAND19 that negatively multiplies the first selection signal TALLWL inverted by the address signal A <6> and the inverter INV20, and an inverted first output signal of the NAND gate NAND19. And a NAND gate NAND20 that negatively multiplies the selection signal TALLWL.

상기 제2 디코딩부(222b)는 다수의 난드 게이트(NAND21 내지 NAND28)와 다수의 인버터(INV21 내지 INV28)를 포함한다. 난드 게이트(NAND21)는 난드 게이트들(NAND15, NAND17, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV21)로 출력한다. 난드 게이트(NAND22)는 난드 게이트들(NAND16, NAND17, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV22)로 출력한다. 난드 게이트(NAND23)는 난드 게이트들(NAND15, NAND18, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV23)로 출력한다. 난드 게이트(NAND24)는 난드 게이트들(NAND16, NAND18, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV24)로 출력한다. 난드 게이트(NAND25)는 난드 게이트들(NAND15, NAND17, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV25)로 출력한다. 난드 게이트(NAND26)는 난드 게이트들(NAND16, NAND17, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV26)로 출력한다. 난드 게이트(NAND27)는 난드 게이트들(NAND15, NAND18, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV27)로 출력한다. 난드 게이트(NAND28)는 난드 게이트들(NAND16, NAND18, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV28)로 출력한다. 인버터(INV21)는 난드 게이트(NAND21)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<0>)를 출력한다. 인버터(INV22)는 난드 게이트(NAND22)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<1>)를 출력한다. 인버터(INV23)는 난드 게이트(NAND23)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<2>)를 출력한다. 인버터(INV24)는 난드 게이트(NAND24)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<3>)를 출력한다. 인버터(INV25)는 난드 게이트(NAND25)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<0>)를 출력한다. 인버터(INV26)는 난드 게이트(NAND26)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<1>)를 출력한다. 인버터(INV27)는 난드 게이트(NAND27)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<2>)를 출력한다. 인버터(INV28)는 난드 게이트(NAND28)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<3>)를 출력한다.The second decoding unit 222b includes a plurality of NAND gates NAND21 to NAND28 and a plurality of inverters INV21 to INV28. The NAND gate NAND21 performs a negative AND on the output signals of the NAND gates NAND15, NAND17, and NAND19, and outputs the output signal to the inverter INV21. The NAND gate NAND22 negatively multiplies the output signals of the NAND gates NAND16, NAND17, and NAND19 and outputs the output signal to the inverter INV22. The NAND gate NAND23 performs a negative AND on the output signals of the NAND gates NAND15, NAND18, and NAND19, and outputs the output signal to the inverter INV23. The NAND gate NAND24 performs a negative AND on the output signals of the NAND gates NAND16, NAND18, and NAND19, and outputs the output signal to the inverter INV24. The NAND gate NAND25 performs a negative AND on the output signals of the NAND gates NAND15, NAND17, and NAND20, and outputs the output signal to the inverter INV25. The NAND gate NAND26 performs a negative AND on the output signals of the NAND gates NAND16, NAND17, and NAND20, and outputs the output signal to the inverter INV26. The NAND gate NAND27 performs a negative AND on the output signals of the NAND gates NAND15, NAND18, and NAND20, and outputs the output signal to the inverter INV27. The NAND gate NAND28 performs a negative AND on the output signals of the NAND gates NAND16, NAND18, and NAND20, and outputs the output signal to the inverter INV28. The inverter INV21 inverts the output signal of the NAND gate NAND21 and outputs the second predecoding signal XPREBL <0>. The inverter INV22 inverts the output signal of the NAND gate NAND22 and outputs the second predecoding signal XPREBL <1>. The inverter INV23 inverts the output signal of the NAND gate NAND23 and outputs the second predecoding signal XPREBL <2>. The inverter INV24 inverts the output signal of the NAND gate NAND24 to output the second predecoding signal XPREBL <3>. The inverter INV25 inverts the output signal of the NAND gate NAND25 to output the second predecoding signal XPREBR <0>. The inverter INV26 inverts the output signal of the NAND gate NAND26 and outputs the second predecoding signal XPREBR <1>. The inverter INV27 inverts the output signal of the NAND gate NAND27 to output the second pre-decoding signal XPREBR <2>. The inverter INV28 inverts the output signal of the NAND gate NAND28 to output the second predecoding signal XPREBR <3>.

상기에서 설명한, X 프리 디코더(220)의 제2 논리조합부(221b)와 제2 디코딩부(222b)의 구성을 토대로 그의 동작 특성을 하기의 표 7 및 표 8을 참조하여 설명하면 다음과 같다. Based on the configuration of the second logical combination unit 221b and the second decoding unit 222b of the X-free decoder 220 described above, the operational characteristics thereof will be described with reference to Tables 7 and 8 below. .

A<6>A <6> A<11>A <11> A<10>A <10> NAND15NAND15 NAND16NAND16 NAND17NAND17 NAND18NAND18 NAND19NAND19 NAND20NAND20 00 00 00 1One 00 1One 00 1One 00 00 00 1One 00 1One 1One 00 1One 00 00 1One 00 1One 00 1One 00 1One 00 00 1One 1One 00 1One 1One 00 1One 00 1One 00 00 1One 00 1One 00 00 1One 1One 00 1One 00 1One 1One 00 00 1One 1One 1One 00 1One 00 1One 00 00 1One 1One 1One 1One 00 1One 1One 00 00 1One

A<6>A <6> A<11>A <11> A<10>A <10> NAND15NAND15 NAND16NAND16 NAND17NAND17 NAND18NAND18 NAND19NAND19 NAND20NAND20 00 00 00 1One 1One 1One 1One 1One 1One 00 00 1One 1One 1One 1One 1One 1One 1One 00 1One 00 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 00 00 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One

A<6>A <6> A<11>A <11> A<10>A <10> NAND15NAND15 NAND16NAND16 NAND17NAND17 NAND18NAND18 NAND19NAND19 NAND20NAND20 00 00 00 1One 1One 1One 1One 1One 00 00 00 1One 1One 1One 1One 1One 1One 00 00 1One 00 1One 1One 1One 1One 1One 00 00 1One 1One 1One 1One 1One 1One 1One 00 1One 00 00 1One 1One 1One 1One 00 1One 1One 00 1One 1One 1One 1One 1One 00 1One 1One 1One 00 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One

상기에서, 표 7은 그룹신호(GROUP)가 '1'이고, 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 '0'일 경우에 각 난드 게이트(NAND15 내지 NAND20)의 출력값을 나타낸 표이다. 표 8은 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'이고, 제2 선택신호(THALFWL)가 '0'일 경우에 각 난드 게이트(NAND15 내지 NAND20)의 출력값을 나타낸 표이다. 표 9는 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'이고, 제2 선택신호(THALFWL)가 '1'일 경우에 각 난드 게이트(NAND15 내지 NAND20)의 출력값을 나타낸 표이다. 상기 표 7 내지 표 9를 토대로 각 난드 게이트들(NAND21 내지 NAND28)의 출력값은 하기의 수학식 2와 같이 구한다. Table 7 is a table showing output values of the respective NAND gates NAND15 to NAND20 when the group signal GROUP is '1' and the first and second selection signals TALLWL and THALFWL are '0'. . Table 8 shows that when the group signal GROUP is '1', the first select signal TALLWL is '1' and the second select signal THALFWL is '0', This table shows the output values. Table 9 shows that when the group signal GROUP is '1', the first select signal TALLWL is '0', and the second select signal THALFWL is '1', This table shows the output values. Based on Tables 7 to 9, output values of the NAND gates NAND21 to NAND28 are calculated as in Equation 2 below.

상기의 수학식 2를 토대로 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 구하면 하기의 표 10 내지 12와 같다. 여기서, 표 10은 표 7에 대응되는 표이고, 표 11은 표 8에 대응되는 표이며, 표 12는 표 9에 대응되는 표이다. Based on Equation 2, output values of the NAND gates NAND21 to NAND28 are shown in Tables 10 to 12 below. Here, Table 10 is a table corresponding to Table 7, Table 11 is a table corresponding to Table 8, Table 12 is a table corresponding to Table 9.

NAND21NAND21 NAND22NAND22 NAND23NAND23 NAND24NAND24 NAND25NAND25 NAND26NAND26 NAND27NAND27 NAND28NAND28 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00

NAND21NAND21 NAND22NAND22 NAND23NAND23 NAND24NAND24 NAND25NAND25 NAND26NAND26 NAND27NAND27 NAND28NAND28 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

NAND21NAND21 NAND22NAND22 NAND23NAND23 NAND24NAND24 NAND25NAND25 NAND26NAND26 NAND27NAND27 NAND28NAND28 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00

상기의 표 10 내지 표 12에 나타난 바와 같이, 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 토대로 볼 때, 제2 프리디코딩신호들(XPREBL<0:3> 및 XRPEBR<0:3>)은 하기 표 13 내지 표 15와 같다.As shown in Tables 10 to 12, based on the output values of the respective NAND gates NAND21 to NAND28, the second predecoding signals XPREBL <0: 3> and XRPEBR <0: 3> are Tables 13 to 15 are as follows.

XPREBL<0>XPREBL <0> XPREBL<1>XPREBL <1> XPREBL<2>XPREBL <2> XPREBL<3>XPREBL <3> XPREBR<0>XPREBR <0> XPREBR<1>XPREBR <1> XPREBR<2>XPREBR <2> XPREBR<3>XPREBR <3> 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One

XPREBL<0>XPREBL <0> XPREBL<1>XPREBL <1> XPREBL<2>XPREBL <2> XPREBL<3>XPREBL <3> XPREBR<0>XPREBR <0> XPREBR<1>XPREBR <1> XPREBR<2>XPREBR <2> XPREBR<3>XPREBR <3> 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One

XPREBL<0>XPREBL <0> XPREBL<1>XPREBL <1> XPREBL<2>XPREBL <2> XPREBL<3>XPREBL <3> XPREBR<0>XPREBR <0> XPREBR<1>XPREBR <1> XPREBR<2>XPREBR <2> XPREBR<3>XPREBR <3> 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One 00 00 00 00 1One 1One 1One 1One

즉, 상기의 표 13을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 '0'일 경우에 제2 프리디코딩신호들(XPREBL<0:3> 및 XPREBR<0:3>)은 각 어드레스 신호(A<6>, A<10:11>)에 따라 순차적으로 선택(즉, '1' 상태 출력)되게 된다. 상기의 표 14를 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'이며, 제2 선택신호(THALFWL)가 '0'일 경우에 제2 프리디코딩신호들(XPREBL<0:3> 및 XPREBR<0:3>)은 각 어드레스 신호(A<6>, A<10:11>)와 무관하게 모두 '1' 상태로 출력된다. 상기의 표 15를 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'이며, 제2 선택신호(THALFWL)가 '1'일 경우에 제2 프리디코딩신호들(XPREBL<0:3> 및 XPREBR<0:3>)은 각 어드레스 신호(A<6>, A<10:11>)에 따라 '1' 또는 '0' 상태로 출력된다.That is, referring to Table 13, when the group signal GROUP is '1' and the first and second selection signals TALLWL and THALFWL are '0', the second predecoding signals XPREBL <0: 3> and XPREBR <0: 3> are sequentially selected (i.e., '1' status output) according to each address signal A <6>, A <10:11>. Referring to Table 14, when the group signal GROUP is '1', the first selection signal TALLWL is '1', and the second selection signal THALFWL is '0', The predecoding signals XPREBL <0: 3> and XPREBR <0: 3> are all output as '1' regardless of the address signals A <6> and A <10:11>. Referring to Table 15, when the group signal GROUP is '1', the first selection signal TALLWL is '0', and the second selection signal THALFWL is '1', The predecoding signals XPREBL <0: 3> and XPREBR <0: 3> are output in a '1' or '0' state according to each address signal A <6>, A <10:11>.

따라서, 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 '0'일 경우에는 각 어드레스 신호(A<6>, A<10:11>)에 따라 순차적으로 워드라인(WLn)이 선택되고, 제1 선택신호(TALLWL)가 '1'이고, 제2 선택신호(THLFWL)가 '0'일 경우에는 모든 워드라인(WL0 내지 WLn)이 선택되며, 제1 선택신호(TALLWL)가 '0'이고, 제2 선택신호(THALFWL)가 '1'일 경우에는 각 어드레스 신호(A<6>, A<10:11>)에 따라 이븐 워드라인(WL0, WL2, WL4,..., WLn-2, WLn)이 선택되거나, 오드 워드라인(WL1, WL3, WL5,...WLn-3, WLn-1)이 선택된다.Therefore, when the first and second selection signals TALLWL and THALFWL are '0', the word lines WLn are sequentially selected according to the address signals A <6> and A <10:11>. When the first selection signal TALLWL is '1' and the second selection signal THLFWL is '0', all word lines WL0 to WLn are selected, and the first selection signal TALLWL is '0'. When the second selection signal THALFWL is '1', the even word lines WL0, WL2, WL4,..., And WLn− are generated according to the address signals A <6> and A <10:11>. 2, WLn) or odd word lines WL1, WL3, WL5, ... WLn-3, WLn-1.

한편, 도 3c에 도시된 바와 같이 상기 제3 논리조합부(221c)는 어드레스 신호(A<12>)와 인버터(INV29)에 의해 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR7)와, 오아 게이트(OR7)의 출력신호와 인버터(INV30)에 의해 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND29)를 포함한다. 그리고, 난드 게이트(NAND29)의 출력신호와 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR8)와, 오아 게이트(OR8)의 출력신호와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND30)를 포함한다. 그리고, 어드레스 신호(A<13>)와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND31)와, 난드 게이트(NAND31)의 출력신호와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND32)를 포함한다. 그리고, 어드레스 신호(A<14>)와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND33)와, 난드 게이트(NAND33)의 출력신호와 반전된 제1 선택신호(TALLWL)을 부정 논리곱하는 난드 게이트(NAND34)를 포함한다.Meanwhile, as shown in FIG. 3C, the third logic combination unit 221c includes an OR gate OR7 that logically combines the address signal A <12> and the group signal GROUP inverted by the inverter INV29. And an NAND gate NAND29 that negatively multiplies the output signal of the OR gate OR7 and the first selection signal TALLWL inverted by the inverter INV30. The OR gate OR8, which ORs the output signal of the NAND gate NAND29 and the inverted group signal GROUP, and the negative OR of the output signal of the OR gate OR8 and the inverted first selection signal TALLWL. And a NAND gate NAND30. The NAND gate NAND31 that negatively multiplies the address signal A <13> and the inverted first selection signal TALLWL, and the output signal of the NAND gate NAND31 and the inverted first selection signal TALLWL NAND gate NAND32 to be negative AND. The NAND gate NAND33 negatively multiplies the address signal A <14> and the inverted first selection signal TALLWL, and the output signal of the NAND gate NAND33 and the inverted first selection signal TALLWL. NAND gate NAND34 to be negative AND.

상기 제3 디코딩부(222c)는 다수의 난드 게이트(NAND35 내지 NAND42)와 다수의 인버터(INV31 내지 INV45)를 포함한다. 난드 게이트(NAND35)는 난드 게이트들(NAND29, NAND31, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV31 및 INV32)로 출력한다. 난드 게이트(NAND36)는 난드 게이트들(NAND30, NAND31, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV33 및 INV34)로 출력한다. 난드 게이트(NAND37)는 난드 게이트들(NAND29, NAND32, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV35 및 INV36)로 출력한다. 난드 게이트(NAND38)는 난드 게이트들(NAND30, NAND32, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV37 및 INV38)로 출력한다. 난드 게이트(NAND39)는 난드 게이트들(NAND29, NAND31, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV39 및 INV40)로 출력한다. 난드 게이트(NAND40)는 난드 게이트들(NAND30, NAND31, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV41 및 INV42)로 출력한다. 난드 게이트(NAND41)는 난드 게이트들(NAND29, NAND32, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV43 및 INV44)로 출력한다. 난드 게이트(NAND42)는 난드 게이트들(NAND30, NAND32, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV44 및 INV45)로 출력한다. 인버터들(INV31 및 INV32)은 각각 난드 게이트(NAND35)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<0> 및 XPRECR<0>)를 출력한다. 인버터들(INV33 및 INV34)은 각각 난드 게이트(NAND36)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<1> 및 XPRECR<1>)을 출력한다. 인버터들(INV35 및 INV36)은 각각 난드 게이트(NAND37)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<2> 및 XPRECR<2>)을 출력한다. 인버터들(INV37 및 INV38)은 각각 난드 게이트(NAND38)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<3> 및 XPRECR<3>)을 출력한다. 인버터들(INV39 및 INV40)은 각각 난드 게이트(NAND39)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<4> 및 XPRECR<4>)을 출력한다. 인버터들(INV41 및 INV42)은 각각 난드 게이트(NAND40)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<5> 및 XPRECR<5>)을 출력한다. 인버터들(INV43 및 INV44)은 각각 난드 게이트(NAND41)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<6> 및 XPRECR<6>)을 출력한다. 인버터들(INV45 및 INV46)은 각각 난드 게이트(NAND42)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<7> 및 XPRECR<7>)을 출력한다.The third decoding unit 222c includes a plurality of NAND gates NAND35 to NAND42 and a plurality of inverters INV31 to INV45. The NAND gate NAND35 performs a negative AND on the output signals of the NAND gates NAND29, NAND31, and NAND33 and outputs the output signal to the inverters INV31 and INV32. The NAND gate NAND36 performs a negative AND on the output signals of the NAND gates NAND30, NAND31, and NAND33 and outputs the output signal to the inverters INV33 and INV34. The NAND gate NAND37 performs a negative AND on the output signals of the NAND gates NAND29, NAND32, and NAND33 and outputs the output signal to the inverters INV35 and INV36. The nAND gate NAND38 performs a negative AND on the output signals of the NAND gates NAND30, NAND32, and NAND33 and outputs the output signal to the inverters INV37 and INV38. The NAND gate NAND39 negatively multiplies the output signals of the NAND gates NAND29, NAND31, and NAND34 and outputs the output signal to the inverters INV39 and INV40. The NAND gate NAND40 performs a negative AND on the output signals of the NAND gates NAND30, NAND31, and NAND34, and outputs the output signal to the inverters INV41 and INV42. The NAND gate NAND41 performs a negative AND on the output signals of the NAND gates NAND29, NAND32, and NAND34 and outputs the output signal to the inverters INV43 and INV44. The NAND gate NAND42 negatively multiplies the output signals of the NAND gates NAND30, NAND32, and NAND34 and outputs the output signal to the inverters INV44 and INV45. The inverters INV31 and INV32 invert the output signal of the NAND gate NAND35 to output third predecoding signals XPRECL <0> and XPRECR <0>, respectively. The inverters INV33 and INV34 invert the output signal of the NAND gate NAND36, respectively, and output third predecoding signals XPRECL <1> and XPRECR <1>. The inverters INV35 and INV36 invert the output signal of the NAND gate NAND37 to output third predecoding signals XPRECL <2> and XPRECR <2>, respectively. The inverters INV37 and INV38 invert the output signal of the NAND gate NAND38 to output third predecoding signals XPRECL <3> and XPRECR <3>, respectively. The inverters INV39 and INV40 invert the output signal of the NAND gate NAND39 to output third predecoding signals XPRECL <4> and XPRECR <4>, respectively. Inverters INV41 and INV42 output third predecoding signals XPRECL <5> and XPRECR <5> by inverting an output signal of NAND gate NAND40, respectively. The inverters INV43 and INV44 invert output signals of the NAND gate NAND41, respectively, and output third predecoding signals XPRECL <6> and XPRECR <6>. The inverters INV45 and INV46 invert the output signal of the NAND gate NAND42 to output third predecoding signals XPRECL <7> and XPRECR <7>, respectively.

상기에서 설명한, X 프리 디코더(220)의 제3 논리조합부(221c)와 제3 디코딩부(222c)의 구성을 토대로 그의 동작 특성을 하기의 표 16 및 표 17을 참조하여 설명하면 다음과 같다. Based on the configuration of the third logical combination unit 221c and the third decoding unit 222c of the X-free decoder 220 described above, the operation characteristics thereof will be described with reference to Tables 16 and 17 below. .

A<14>A <14> A<13>A <13> A<12>A <12> NAND29NAND29 NAND30NAND30 NAND31NAND31 NAND32NAND32 NAND33NAND33 NAND34NAND34 00 00 00 1One 00 1One 00 1One 00 00 00 1One 00 1One 1One 00 1One 00 00 1One 00 1One 00 1One 00 1One 00 00 1One 1One 00 1One 1One 00 1One 00 1One 00 00 1One 00 1One 00 00 1One 1One 00 1One 00 1One 1One 00 00 1One 1One 1One 00 1One 00 1One 00 00 1One 1One 1One 1One 00 1One 1One 00 00 1One

A<14>A <14> A<13>A <13> A<12>A <12> NAND29NAND29 NAND30NAND30 NAND31NAND31 NAND32NAND32 NAND33NAND33 NAND34NAND34 00 00 00 1One 1One 1One 1One 1One 1One 00 00 1One 1One 1One 1One 1One 1One 1One 00 1One 00 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 00 00 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One

상기에서, 표 16은 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'일 경우에 각 난드 게이트(NAND29 내지 NAND34)의 출력값을 나타낸 표이다. 표 17은 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'일 경우에 각 난드 게이트(NAND29 내지 NAND34)의 출력값을 나타낸 표이다. 상기 표 16 및 표 17를 토대로 각 난드 게이트들(NAND29 내지 NAND34)의 출력값은 하기의 수학식 3과 같이 구한다.Table 16 is a table showing output values of the respective NAND gates NAND29 to NAND34 when the group signal GROUP is '1' and the first selection signal TALLWL is '0'. Table 17 shows output values of the respective NAND gates NAND29 to NAND34 when the group signal GROUP is '1' and the first selection signal TALLWL is '1'. Based on Tables 16 and 17, the output values of the NAND gates NAND29 to NAND34 are calculated as in Equation 3 below.

상기의 수학식 3을 토대로 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 구하면 하기의 표 18 및 표 19와 같다. Based on Equation 3, output values of the respective NAND gates NAND21 to NAND28 are obtained as shown in Tables 18 and 19 below.

NAND35NAND35 NAND36NAND36 NAND37NAND37 NAND38NAND38 NAND39NAND39 NAND40NAND40 NAND41NAND41 NAND42NAND42 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00 1One 1One 1One 1One 1One 1One 1One 1One 00

NAND35NAND35 NAND36NAND36 NAND37NAND37 NAND38NAND38 NAND39NAND39 NAND40NAND40 NAND41NAND41 NAND42NAND42 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One

상기의 표 18 및 표 19에 나타난 바와 같이, 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 토대로 볼 때, 제2 프리디코딩신호들(XPREBL<0:3> 및 XRPEBR<0:3>)은 하기 표 20 및 표 21과 같다. 여기서, 표 20은 표 18에 대응되는 표이고, 표 21는 표 19에 대응되는 표이다.As shown in Tables 18 and 19, based on the output values of the respective NAND gates NAND21 to NAND28, the second predecoding signals XPREBL <0: 3> and XRPEBR <0: 3> are Table 20 and Table 21 are as follows. Here, Table 20 is a table corresponding to Table 18, Table 21 is a table corresponding to Table 19.

XPRECL/XPRECR<0>XPRECL / XPRECR <0> XPRECL/XPRECR<1>XPRECL / XPRECR <1> XPRECL/XPRECR<2>XPRECL / XPRECR <2> XPRECL/XPRECR<3>XPRECL / XPRECR <3> XPRECL/XPRECR<4>XPRECL / XPRECR <4> XPRECL/XPRECR<5>XPRECL / XPRECR <5> XPRECL/XPRECR<6>XPRECL / XPRECR <6> XPRECL/XPRECR<7>XPRECL / XPRECR <7> 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One 00 00 00 00 00 00 00 00 1One

XPRECL/XPRECR<0>XPRECL / XPRECR <0> XPRECL/XPRECR<1>XPRECL / XPRECR <1> XPRECL/XPRECR<2>XPRECL / XPRECR <2> XPRECL/XPRECR<3>XPRECL / XPRECR <3> XPRECL/XPRECR<4>XPRECL / XPRECR <4> XPRECL/XPRECR<5>XPRECL / XPRECR <5> XPRECL/XPRECR<6>XPRECL / XPRECR <6> XPRECL/XPRECR<7>XPRECL / XPRECR <7> 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One 1One

즉, 상기의 표 20을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'일 경우에 제2 프리디코딩신호들(XPRECL<0:7> 및 XPRECR<0:7>)은 각 어드레스 신호(A<12:14>)에 따라 순차적으로 선택(즉, '1' 상태 출력)되게 된다. 상기의 표 21을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'일 경우에 제2 프리디코딩신호들(XPRECL<0:7> 및 XPREBR<0:7>)은 각 어드레스 신호(A<12:14>)에 무관하게 모든 워드라인을 선택한다.That is, referring to Table 20, when the group signal GROUP is '1' and the first selection signal TALLWL is '0', the second predecoding signals XPRECL <0: 7> And XPRECR <0: 7> are sequentially selected (ie, outputting a '1' state) according to each address signal A <12:14>. Referring to Table 21 above, when the group signal GROUP is '1' and the first selection signal TALLWL is '1', the second predecoding signals XPRECL <0: 7> and XPREBR <0: 7> selects all word lines irrespective of each address signal A <12:14>.

지금까지 도 3a 내지 도 3c를 토대로 설명한 바와 같이, 본 발명의 X 프리 디코더(220)는 노말 모드시와 테스트 모드에 따라 그 동작 특성이 분리된다. 노말 모드시에는 테스트 모드신호(TNWL), 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 모두 '0'일 경우, 상기의 표 5, 표 13 및 표 20과 같이 제1 내지 제2 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL, XPRECR)가 모두 각 어드레스 신호(A<6>, A<7:14>)에 따라 순차적으로 워드라인(WLn)을 선택한다. 테스트 모드시에는 다시 제1 및 제2 선택신호(TALLWL 및 THALFWL)에 따라 선택되는 워드라인(WLn)이 결정된다. 예컨대, 테스트 모드신호(TNWL) 및 제1 선택신호(TALLWL)가 '1'이고, 제2 선택신호(THALFWL)가 '0'일 경우, 상기의 표 6, 표 14 및 표 21과 같이 제1 내지 제2 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL, XPRECR)가 모두 '1'로 출력되어 섹터 내의 모든 워드라인(WLn)을 선택한다. 그러나, 테스트 모드신호(TNWL) 및 제2 선택신호(THALFWL)가 '1'이고, 제1 선택신호(TALLWL)가 '0'일 경우, 상기의 표 15와 같이 제2 프리디코딩신호들( XPREBL, XPREBR)가 각 어드레스 신호(A<6>, A<10:11>)에 따라 이븐 워드라인(WL0, WL2, WL4,..., WLn-2, WLn)이 선택되거나, 오드 워드라인(WL1, WL3, WL5,...WLn-3, WLn-1)이 선택된다.As described above with reference to FIGS. 3A to 3C, the operation characteristics of the X-free decoder 220 of the present invention are separated according to the normal mode and the test mode. In the normal mode, when the test mode signal TNWL and the first and second selection signals TALLWL and THALFWL are all '0', the first to second precodings as shown in Tables 5, 13, and 20 above. The signals XPREAL, XPREAR, XPREBL, XPREBR, XPRECL, and XPRECR all select the word line WLn sequentially according to each address signal A <6>, A <7:14>. In the test mode, the selected word line WLn is determined according to the first and second selection signals TALLWL and THALFWL. For example, when the test mode signal TNWL and the first selection signal TALLWL are '1' and the second selection signal THALFWL is '0', the first mode as shown in Table 6, Table 14, and Table 21 above may be used. The second predecoding signals XPREAL, XPREAR, XPREBL, XPREBR, XPRECL, and XPRECR are all output as '1' to select all word lines WLn in the sector. However, when the test mode signal TNWL and the second selection signal THALFWL are '1' and the first selection signal TALLWL is '0', the second predecoding signals XPREBL as shown in Table 15 above. XPREBR selects even word lines WL0, WL2, WL4, ..., WLn-2, and WLn according to each address signal A <6>, A <10:11>. WL1, WL3, WL5, ... WLn-3, WLn-1) are selected.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상 설명한 바와 같이, 본 발명에서는 플래시 메모리 소자의 테스트시 메모리 셀 어레이의 각 섹터의 이븐 워드라인과 오드 워드라인을 분리하여 한번의 프로그램으로 한 섹터의 1/2(즉, 이븐 워드라인 또는 오드 워드라인)을 프로그램 함으로써 프로그램 시간을 감소시켜 반도체 메모리 소자의 테스트 비용을 절감할 수 있는 플래시 메모리 소자의 테스트 회로를 제공하는 효과가 있다.As described above, in the present invention, when testing a flash memory device, the even word line and the odd word line of each sector of the memory cell array are separated and one half of one sector (that is, the even word line or the odd word) in one program. By programming the line), it is effective to provide a test circuit of a flash memory device that can reduce the program time and thereby reduce the test cost of the semiconductor memory device.

도 1은 종래 기술에 따른 플래시 메모리 소자의 테스트 회로를 설명하기 위하여 도시한 블록도이다. 1 is a block diagram illustrating a test circuit of a flash memory device according to the prior art.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 테스트 회로를 설명하기 위하여 도시한 블록도이다. 2 is a block diagram illustrating a test circuit of a flash memory device according to a preferred embodiment of the present invention.

도 3a 내지 도 3c는 도 2에 도시된 X 프리 디코더를 설명하기 위하여 도시한 상세 회로도들이다. 3A through 3C are detailed circuit diagrams for explaining the X-free decoder illustrated in FIG. 2.

도 4는 본 발명의 플래시 메모리 소자의 테스트 회로를 설명하기 위하여 일례로 도시한 섹터의 간략도이다.4 is a simplified diagram of a sector shown as an example for explaining the test circuit of the flash memory device of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

110, 210 : X 어드레스 버퍼 120, 220 : X 프리 디코더110, 210: X address buffer 120, 220: X predecoder

130, 230 : X 디코더 221a : 제1 논리조합부130, 230: X decoder 221a: first logical combination portion

221b : 제2 논리조합부 221c : 제3 논리조합부221b: second logical combination unit 221c: third logical combination unit

222a : 제1 디코딩부 222b : 제2 디코딩부222a: first decoding unit 222b: second decoding unit

222c : 제3 디코딩부222c: third decoding unit

Claims (10)

메모리 셀 어레이의 워드라인을 선택하기 위한 어드레스 신호를 입력받아 저장하는 X 어드레스 버퍼;An X address buffer which receives and stores an address signal for selecting a word line of the memory cell array; 상기 어드레스 신호와, 제1 및 제2 선택신호를 입력받고, 노말 모드시에는 상기 어드레스 신호에 따라 순차적으로 워드라인 별로 상기 워드라인을 선택하여 프로그램을 수행하고, 테스트 모드시에는 그룹신호에 따라 상기 메모리 셀 어레이를 섹터 단위로 분리하고, 상기 섹터 단위 내에서 상기 어드레스 신호와, 상기 제1 및 제2 선택신호에 따라 상기 워드라인 중 이븐 또는 오드 번째 워드라인을 선택하여 프로그램을 수행하거나, 상기 섹터 내에 포함된 워드라인을 모두 선택하여 프로그램을 수행하도록 상기 어드레스 신호와, 상기 제1 및 제2 선택신호를 프리 디코딩하여 출력하는 X 프리 디코더; 및The address signal and the first and second selection signals are input, and in the normal mode, the word lines are sequentially selected for each word line in accordance with the address signal, and the program is executed. The memory cell array is divided into sectors, and an even or odd word line of the word lines is selected according to the address signal and the first and second selection signals in the sector unit to perform a program, or the sector An X predecoder to pre-decode and output the address signal and the first and second selection signals to select all of the word lines included in the program; And 상기 X 프리 디코더로부터 출력되는 프리 디코딩 신호에 따라 워드라인 별로, 이븐 번째 워드라인 별로, 오드 번째 워드라인 별로 또는 섹터 단위로 상기 워드라인을 선택하여 프로그램을 수행하는 X 디코더를 포함하는 플래시 메모리 소자의 테스트 회로.And an X decoder configured to perform the program by selecting the word line for each word line, for each i th word line, for an odd word word, or for each sector in accordance with a pre-decoded signal output from the X pre decoder. Test circuit. 제 1 항에 있어서, The method of claim 1, 상기 테스트 모드시, 상기 제1 선택신호는 상기 이븐 및 오드 번째 워드라인을 포함하여 모두 선택되도록 하는 신호인 플래시 메모리 소자의 테스트 회로.And the first selection signal in the test mode is a signal for selecting both the even and the odd word lines. 제 1 항에 있어서, The method of claim 1, 상기 테스트 모드시, 상기 제2 선택신호는 상기 이븐 및 오드 번째 워드라인 중 어느 하나가 선택되도록 하는 신호인 플래시 메모리 소자의 테스트 회로.And the second selection signal is a signal for selecting one of the even and odd word lines in the test mode. 제 1 항에 있어서, 상기 X 프리 디코더는,The method of claim 1, wherein the X-free decoder, 상기 어드레스 신호와, 상기 노말 모드 또는 상기 테스트 모드를 선택하기 위한 테스트 모드신호와, 상기 그룹신호와, 상기 제1 선택신호를 논리조합하는 제1 논리조합부;A first logic combiner for logically combining the address signal, the test mode signal for selecting the normal mode or the test mode, the group signal, and the first selection signal; 상기 제1 논리조합부의 출력신호를 디코딩하여 출력하는 제1 디코딩부;A first decoding unit decoding and outputting an output signal of the first logical combination unit; 상기 어드레스 신호와, 상기 제1 및 제2 선택신호를 논리조합하는 제2 논리조합부;A second logic combining unit for logically combining the address signal and the first and second selection signals; 상기 제2 논리조합부의 출력신호를 디코딩하여 출력하는 제2 디코딩부;A second decoding unit decoding and outputting an output signal of the second logical combination unit; 상기 어드레스 신호와, 상기 그룹신호와, 상기 제1 선택신호를 논리조합하는 제3 논리조합부; 및A third logic combiner for logically combining the address signal, the group signal, and the first selection signal; And 상기 제3 논리조합부의 출력신호를 디코딩하여 출력하는 제3 디코딩부를 포함하는 플래시 메모리 소자의 테스트 회로.And a third decoding unit configured to decode and output an output signal of the third logical combination unit. 제 4 항에 있어서, 상기 제1 논리조합부는,The method of claim 4, wherein the first logical combination portion, 상기 어드레스 신호중 제1 어드레스 신호와, 상기 테스트 모드 신호를 논리합하는 제1 오아 게이트;A first OR gate for ORing a first address signal of the address signal and the test mode signal; 상기 제1 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제1 난드 게이트;A first NAND gate negatively multiplying an output signal of the first OR gate and an inverted signal of the first selection signal; 상기 제1 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 논리합하는 제2 오아 게이트;A second OR gate for ORing the output signal of the first NAND gate and the inverted signal of the first selection signal; 상기 제2 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제2 난드 게이트;A second NAND gate negatively multiplying an output signal of the second OR gate and an inverted signal of the first selection signal; 상기 어드레스 신호중 제2 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제3 난드 게이트;A third NAND gate negatively multiplying a second address signal among the address signals and an inverted signal of the first selection signal; 상기 제3 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제4 난드 게이트;A fourth NAND gate negatively multiplying an output signal of the third NAND gate and an inverted signal of the first selection signal; 상기 어드레스 신호중 제3 어드레스 신호와, 상기 그룹신호의 반전신호를 논리합하는 제3 오아 게이트;A third OR gate for ORing a third address signal of the address signals and an inverted signal of the group signal; 상기 제3 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제5 난드 게이트;A fifth NAND gate negatively multiplying the output signal of the third OR gate and the inverted signal of the first selection signal; 상기 제5 난드 게이트의 출력신호와, 상기 그룹신호의 반전신호를 논리합하는 제4 오아 게이트; 및A fourth OR gate for ORing the output signal of the fifth NAND gate and the inverted signal of the group signal; And 상기 제4 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제6 난드 게이트를 포함하는 플래시 메모리 소자의 테스트 회로.And a sixth NAND gate which negatively multiplies the output signal of the fourth OR gate and the inverted signal of the first selection signal. 제 4 항에 있어서, 상기 제1 디코딩부는,The method of claim 4, wherein the first decoding unit, 상기 제1 논리조합부로부터 출력되는 다수의 출력신호를 부정 논리곱하는 다수의 난드 게이트; 및A plurality of NAND gates that perform negative AND on the plurality of output signals output from the first logical combination unit; And 상기 난드 게이트의 출력을 반전시키기 위한 다수의 인버터를 포함하는 플래시 메모리 소자의 테스트 회로.And a plurality of inverters for inverting the output of the NAND gate. 제 4 항에 있어서, 상기 제2 논리조합부는,The method of claim 4, wherein the second logical combination portion, 상기 제1 및 제2 선택신호를 부정 논리합하는 노아 게이트;A NOR gate for negating and ORing the first and second selection signals; 상기 어드레스 신호중 제4 어드레스 신호와, 상기 그룹신호의 반전신호를 논리합하는 제5 오아 게이트;A fifth OR gate for ORing a fourth address signal of the address signals and an inverted signal of the group signal; 상기 제5 오아 게이트의 출력신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제7 난드 게이트;A seventh NAND gate which performs an AND logic on the output signal of the fifth OR gate and the output signal of the NOA gate; 상기 제7 난드 게이트의 출력신호와, 상기 그룹신호의 반전신호를 논리합하는 제6 오아 게이트;A sixth OR gate for ORing the output signal of the seventh NAND gate and the inverted signal of the group signal; 상기 제6 오아 게이트의 출력신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제8 난드 게이트;An eighth NAND gate which negates an output signal of the sixth OR gate and an output signal of the NOA gate; 상기 어드레스 신호중 제5 어드레스 신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제9 난드 게이트;A ninth NAND gate negatively multiplying a fifth address signal among the address signals and an output signal of the NOR gate; 상기 제9 난드 게이트의 출력신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제10 난드 게이트;A tenth NAND gate which negatively multiplies the output signal of the ninth NAND gate and the output signal of the NOR gate; 상기 어드레스 신호중 제6 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제11 난드 게이트; 및An eleventh NAND gate which negates an AND signal of the sixth address signal among the address signals and an inverted signal of the first selection signal; And 상기 제11 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제12 난드 게이트를 포함하는 플래시 메모리 소자의 테스트 회로. And a twelfth NAND gate to negatively multiply the output signal of the eleventh NAND gate and the inverted signal of the first selection signal. 제 4 항에 있어서, 상기 제2 디코딩부는,The method of claim 4, wherein the second decoding unit, 상기 제2 논리조합부로부터 출력되는 다수의 출력신호를 부정 논리곱하는 다수의 난드 게이트; 및A plurality of NAND gates that negate and multiply the plurality of output signals output from the second logical combination unit; And 상기 난드 게이트의 출력을 반전시키기 위한 다수의 인버터를 포함하는 플래시 메모리 소자의 테스트 회로.And a plurality of inverters for inverting the output of the NAND gate. 제 4 항에 있어서, 상기 제3 논리조합부는,The method of claim 4, wherein the third logical combination portion, 상기 어드레스 신호중 제7 어드레스 신호와, 상기 그룹신호의 반전신호를 논리합하는 제7 오아 게이트;A seventh OR gate for ORing a seventh address signal among the address signals and an inverted signal of the group signal; 상기 제7 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제13 난드 게이트;A thirteenth NAND gate negatively multiplying an output signal of the seventh OR gate and an inverted signal of the first selection signal; 상기 제13 난드 게이트의 출력신호와, 상기 그룹신호의 반전신호를 논리합하는 제8 오아 게이트;An eighth OR gate for ORing the output signal of the thirteenth NAND gate and the inverted signal of the group signal; 상기 제8 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제14 난드 게이트;A fourteenth NAND gate which negatively multiplies an output signal of the eighth ora gate and an inverted signal of the first selection signal; 상기 어드레스 신호중 제8 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제15 난드 게이트;A fifteenth NAND gate which negates an eighth address signal of the address signals and an inverted signal of the first selection signal; 상기 제15 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제16 난드 게이트;A sixteenth NAND gate negatively multiplying an output signal of the fifteenth NAND gate and an inverted signal of the first selection signal; 상기 어드레스 신호중 제9 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제17 난드 게이트; 및 A seventeenth NAND gate which performs a logical AND of a ninth address signal of the address signals and an inverted signal of the first selection signal; And 상기 제17 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제18 난드 게이트를 포함하는 플래시 메모리 소자의 테스트 회로. And an eighteenth NAND gate that negatively multiplies an output signal of the seventeenth NAND gate and an inverted signal of the first selection signal. 제 4 항에 있어서, 상기 제3 디코딩부는,The method of claim 4, wherein the third decoding unit, 상기 제3 논리조합부로부터 출력되는 다수의 출력신호를 부정 논리곱하는 다수의 난드 게이트; 및A plurality of NAND gates that negate and multiply the plurality of output signals output from the third logical combination unit; And 상기 난드 게이트의 출력을 반전시키기 위한 다수의 인버터를 포함하는 플래시 메모리 소자의 테스트 회로.And a plurality of inverters for inverting the output of the NAND gate.
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