KR100468710B1 - Semiconductor reference voltage generator - Google Patents
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Abstract
반도체 기준 전압 발생 장치가 개시된다. 반도체 메모리에서 요구하는 기준 전압을 발생하는 이 장치는, 외부의 공급 전원에 응답하여 시작 전압을 소정 시간 동안 출력하는 시작 신호 발생수단과, 시작 신호에 응답하여 일정한 바이어스 전류를 출력하는 바이어스 전류 출력 수단과, 바이어스 전류의 온도 변화를 보상하고, 온도 보상된 바이어스 전류를 출력하는 온도 보상 수단 및 온도 보상된 바이어스 전류에 상응하는 기준 전압을 출력하는 신호 출력 수단을 구비하는 것을 특징으로 하고, CMOS 만으로 구현되므로 공정 비용이 절감되고, 기준 전압의 레벨이 양 또는 음의 온도 계수를 가질 수 있도록 하고, start up 회로를 사용하므로서 보다 빨리 안정된 기준 전압을 발생시킬 수 있는 효과가 있다. A semiconductor reference voltage generator is disclosed. The apparatus for generating the reference voltage required by the semiconductor memory includes a start signal generating means for outputting a start voltage for a predetermined time in response to an external supply power supply, and a bias current output means for outputting a constant bias current in response to a start signal. And a temperature compensating means for compensating a temperature change of the bias current, outputting a temperature compensated bias current, and a signal output means for outputting a reference voltage corresponding to the temperature compensated bias current, and implemented in CMOS only. Therefore, the process cost is reduced, the level of the reference voltage can have a positive or negative temperature coefficient, and the start up circuit can be used to generate a stable reference voltage more quickly.
Description
본 발명은 반도체 메모리에서 요구하는 기준 전압을 출력하는 회로에 관한 것으로서, 특히, 단일 종류의 트랜지스트들만으로 구성되며 임의의 온도 계수를 갖고 기준 전압을 발생하는 반도체 기준 전압 발생 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for outputting a reference voltage required by a semiconductor memory. More particularly, the present invention relates to a semiconductor reference voltage generator that is composed of only a single type of transistors and has a temperature coefficient and generates a reference voltage.
반도체 기준 전압 발생 장치로부터 출력되는 기준 전압은 반도체 메모리 장치의 전원 전압을 이용하여 내부 전압을 발생하는데 사용된다. 현재 반도체 메모리 장치들은 본격적으로 내부 전압을 채용하므로, 다양한 형태의 반도체 기준 전압 발생 장치들이 제안되어 오고 있다. The reference voltage output from the semiconductor reference voltage generator is used to generate an internal voltage using the power supply voltage of the semiconductor memory device. Since semiconductor memory devices employ an internal voltage in earnest, various types of semiconductor reference voltage generators have been proposed.
이하, 종래의 반도체 기준 전압 발생 장치들의 구성 및 동작들을 첨부한 도면들을 참조하여 다음과 같이 설명한다. Hereinafter, configurations and operations of a conventional semiconductor reference voltage generator will be described with reference to the accompanying drawings.
도 1은 종래의 반도체 기준 전압 발생 장치의 일실시예의 회로도로서, MOS 트랜지스터들(MN1, MN2 및 MP1) 및 저항들(R1 및 R2)로 구성된다. 1 is a circuit diagram of an embodiment of a conventional semiconductor reference voltage generator, and is composed of MOS transistors MN1, MN2 and MP1 and resistors R1 and R2.
도 1에 도시된 MOS 트랜지스터(MP1)는 게이트-소스간 바이어스 전압을 자동적으로 보상하여 기준전압(VREF)을 발생한다. 저항(R2)은 바이어스 저항이고, MOS 트랜지스터(MN1)는 기준 전압(VREF)의 레벨 모니터용으로서 사용된다. MOS 트랜지스터(MN2)는 기준 전압(VREF)의 레벨을 설정하는 역할을 하며, 공급 전원(VDD)의 레벨이 높을 때 MOS 트랜지스터(MN1)의 소스 전압을 낮게 하여 MOS 트랜지스터(MN1)의 보디 효과(body effect)를 작게하는 역할을 한다. 만일, 기준 전압(VREF)이 높아지려면, MOS 트랜지스터(MN1)는 이 변동을 모니터링하여 MOS 트랜지스터(MP1)의 게이트 전압을 음으로 만들기 때문에 전류(I1)가 증가하려고 할 것이다. 그러나, 전류(I2)는 전류(I1)의 증가분만큼 감소할 것이므로 전압(I2×R2)은 작게 되어 MOS 트랜지스터(MP1)의 게이트-소스간 전압(Vgs)이 작아진다. 그러므로, 전류(I1)의 증가는 억제된다. 결국, 기준 전압(VREF)은 다음 수학식 1과 같이 표현된다. The MOS transistor MP1 shown in FIG. 1 automatically compensates for the gate-source bias voltage to generate the reference voltage VREF. The resistor R2 is a bias resistor, and the MOS transistor MN1 is used for level monitoring of the reference voltage VREF. The MOS transistor MN2 sets a level of the reference voltage VREF. When the level of the power supply VDD is high, the MOS transistor MN1 lowers the source voltage of the MOS transistor MN1 so that the body effect of the MOS transistor MN1 is reduced. reduce the body effect. If the reference voltage VREF is high, the current I1 will try to increase because the MOS transistor MN1 monitors this variation and makes the gate voltage of the MOS transistor MP1 negative. However, since the current I2 will decrease by the increase of the current I1, the voltage I2 x R2 becomes small, so that the gate-source voltage Vgs of the MOS transistor MP1 becomes small. Therefore, the increase in the current I1 is suppressed. As a result, the reference voltage VREF is expressed by Equation 1 below.
여기서, Vgsmp1은 MOS 트랜지스터(MP1)의 게이트-소스간 전압을 나타내고, Vtmp1은 MOS 트랜지스터(MP1)의 문턱전압을 나타낸다. Here, Vgsmp1 represents the gate-source voltage of the MOS transistor MP1, and Vtmp1 represents the threshold voltage of the MOS transistor MP1.
MOS 트랜지스터(MP1)의 게이트-드레인간 전압(Vgdmp1)이 다음 수학식 2와 같으므로, 기준 전압(VREF)은 다음 수학식 3과 같이 표현된다. Since the gate-drain voltage Vgdmp1 of the MOS transistor MP1 is represented by Equation 2 below, the reference voltage VREF is represented by Equation 3 below.
여기서, Req는 MOS 트랜지스터들(MN1 및 MN2)로 구성되는 실효저항이다.Here, Req is an effective resistance composed of MOS transistors MN1 and MN2.
도 1에 도시된 종래의 장치는 수학식 3에서와 같이 문턱전압의 변화와 벌크 전압의 변화에 따른 실효저항의 변화에 대해서 기준 전압이 변동하게 되는 문제점이 있었다. 또한, 온도 변화에 따라서 문턱 전압이 변하게 된다. 즉, 도 1에 도시된 장치는 온도가 증가함에 따라 문턱 전압이 커지므로, 기준 전압의 레벨이 높아지며 최대 50㎷ 가량의 변화를 가진다.The conventional apparatus shown in FIG. 1 has a problem in that the reference voltage fluctuates with respect to the change in the effective resistance according to the change in the threshold voltage and the change in the bulk voltage as shown in Equation 3. In addition, the threshold voltage changes according to the temperature change. That is, since the threshold voltage increases as the temperature increases, the device shown in FIG. 1 increases the level of the reference voltage and has a maximum change of about 50 mA.
도 2는 종래의 반도체 기준 전압 발생 장치의 다른 실시예의 회로도로서, MOS 트랜지스터들(MN3, MN4, MP2, MP3 및 MP4), 바이폴라 트랜지스터(Q1) 및 저항들(R3 및 R4)로 구성된다. FIG. 2 is a circuit diagram of another embodiment of a conventional semiconductor reference voltage generator, which is composed of MOS transistors MN3, MN4, MP2, MP3 and MP4, bipolar transistor Q1 and resistors R3 and R4.
도 2에 도시된 종래의 장치는 도 1에 도시된 장치의 온도 변화를 보상할 수 있다. 즉, 장치내의 양의 온도 계수와 음의 온도 계수를 서로 상쇄시켜 온도에 대한 의존성을 낮출 수 있다. 도 2에 도시된 장치의 기준 전압(VREF)은 다음 수학식 4와 같다. The conventional device shown in FIG. 2 can compensate for temperature changes of the device shown in FIG. 1. That is, the dependency on the temperature can be lowered by canceling out the positive and negative temperature coefficients in the device. The reference voltage VREF of the apparatus shown in FIG. 2 is expressed by Equation 4 below.
여기서, Vtp는 kT/q을 나타내고, SNi(여기서, i는 3 또는 4) 또는 SNj(여기서, j는 2, 3 또는 4)는 외형비(Wi/Li 또는 Wj/Lj)를 나타내고, Vbe는 트랜지스터(Q1)의 베이스-이미터간 전압을 나타낸다. Where Vtp represents kT / q, SNi (where i is 3 or 4) or SNj (where j is 2, 3 or 4) represents the aspect ratio (Wi / Li or Wj / Lj), and Vbe is The base-emitter voltage of transistor Q1 is shown.
수학식 4로부터 알 수 있듯이, Vbe의 온도 계수가 -1.6㎷/℃이기 때문에 Vtp의 양의 온도 계수와 상쇄가 된다. 그러나, 도 2에 도시된 장치는 바이폴라 트랜지스터(Q1)를 형성시키기 위한 별도의 마스크가 추가되어 공정 비용이 증가하게 되는 문제점이 있었다. As can be seen from Equation 4, since the temperature coefficient of V be is -1.6 占 ㎷ / 占 폚, it is offset from the positive temperature coefficient of Vtp. However, the apparatus shown in FIG. 2 has a problem in that an additional mask for forming the bipolar transistor Q1 is added to increase the process cost.
본 발명이 이루고자 하는 기술적 과제는, 단일 종류의 트랜지스터들만으로 구성되어 외부 온도 변화에 따라 다양하게 변할 수 있는 레벨을 갖는 기준 전압을 발생하는 반도체 기준 전압 발생 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor reference voltage generator configured to generate a reference voltage having a level that may be varied by an external temperature change by using only a single type of transistor.
상기 과제를 이루기 위해, 반도체 메모리에서 요구하는 기준 전압을 발생하는 본 발명에 의한 반도체 기준 전압 발생 장치는, 외부의 공급 전원에 응답하여 시작 전압을 소정 시간 동안 출력하는 시작 신호 발생수단과, 상기 시작 신호에 응답하여 일정한 바이어스 전류를 출력하는 바이어스 전류 출력 수단과, 상기 바이어스 전류의 온도 변화를 보상하고, 온도 보상된 상기 바이어스 전류를 출력하는 온도 보상 수단 및 상기 온도 보상된 바이어스 전류에 상응하는 상기 기준 전압을 출력하는 신호 출력 수단으로 구성되는 것이 바람직하다. In order to achieve the above object, the semiconductor reference voltage generator according to the present invention for generating a reference voltage required by the semiconductor memory, the start signal generating means for outputting a start voltage for a predetermined time in response to an external supply power, and the start Bias current output means for outputting a constant bias current in response to a signal, temperature compensation means for compensating a temperature change of the bias current and outputting the temperature compensated bias current, and the reference corresponding to the temperature compensated bias current It is preferable that it is comprised with the signal output means which outputs a voltage.
이하, 본 발명에 의한 반도체 기준 전압 발생 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of a semiconductor reference voltage generator according to the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명에 의한 반도체 기준 전압 발생 장치의 바람직한 일실시예의 회로도로서, 시작 신호 발생부(start-up portion)(10), 바이어스 전류 출력부(20), 온도 보상부(30), 전하 공급부(40) 및 신호 출력부(50)로 구성된다. 3 is a circuit diagram of a preferred embodiment of the semiconductor reference voltage generator according to the present invention, including a start-up portion 10, a bias current output unit 20, a temperature compensator 30, and a charge. It consists of a supply part 40 and a signal output part 50.
도 4는 도 3에 도시된 장치의 각 노드의 파형도들로서, 종축은 공급 전압(VDD)을 나타내고, 횡축은 전압(Volt)을 각각 나타낸다. FIG. 4 is a waveform diagram of each node of the device shown in FIG. 3, with the vertical axis representing the supply voltage VDD and the horizontal axis representing the voltage Volt, respectively.
도 3에 도시된 시작 신호 발생부(10)는 외부로부터 입력되는 공급 전원(VDD)의 레벨이 높아짐에 따라 증가되는 레벨을 갖는 시작 전압(62)을 소정 시간 동안 바이어스 전류 출력부(20)로 출력한다. 이는, 도 3에 도시된 장치의 초기상태에서 바이어스 전류 출력부(20)가 동작하지 않는 것을 막아주기 위해서이다. 이를 위해, 시작 신호 발생부(10)는 저항(R5), MOS 트랜지스터들(MN5 및 MP5) 및 인버터(12)로 구성되며, 인버터(12)는 도 4에 도시된 제2 노드(node2)의 전압(64)을 입력하여 반전하고, 반전된 전압(66)을 MOS 트랜지스터(MP5)의 게이트로 출력하고, MOS 트랜지스터(MP5)는 인버터(12)의 출력에 응답하여 일정한 전압(62)을 제1 노드(node1)로 출력한다. The start signal generator 10 shown in FIG. 3 transmits a start voltage 62 having a level increased as the level of the supply power VDD input from the outside to the bias current output unit 20 for a predetermined time. Output This is to prevent the bias current output unit 20 from operating in the initial state of the apparatus shown in FIG. To this end, the start signal generator 10 is composed of a resistor R5, MOS transistors MN5 and MP5, and an inverter 12, and the inverter 12 of the second node node2 shown in FIG. The voltage 64 is inputted and inverted, and the inverted voltage 66 is output to the gate of the MOS transistor MP5, and the MOS transistor MP5 removes a constant voltage 62 in response to the output of the inverter 12. Output to node1.
도 5는 도 4에 도시된 시작 신호 발생부(10)의 다른 회로도로서, MOS 트랜지스터들(MN10 및 MN11)과 저항(R9)으로 구성된다. FIG. 5 is another circuit diagram of the start signal generator 10 shown in FIG. 4 and includes MOS transistors MN10 and MN11 and a resistor R9.
시작 신호 발생부(10)는 도 3에 도시된 바와 같이 MOS 트랜지스터(MP5)를 이용하여 초기 차징(charging)할 수도 있고, 도 5에 도시된 바와 같이 MOS 트랜지스터(MN11)를 이용하여 초기 차징을 수행할 수도 있다. 즉, 공급 전윈(VDD)이 입력되었을 때, MOS 트랜지스터(MN11)의 게이트 바이어스에 Vtn 이상의 전압이 걸리면 제1 노드(node1)에 일정한 전압 강하가 걸리게 된다. The start signal generator 10 may perform initial charging using the MOS transistor MP5 as shown in FIG. 3, or perform initial charging using the MOS transistor MN11 as shown in FIG. 5. It can also be done. That is, when the supply voltage VDD is input, if the voltage of Vtn or more is applied to the gate bias of the MOS transistor MN11, a constant voltage drop is applied to the first node node1.
트랜지스터들(MP6, MP7, MN6 및 MN7) 및 저항(R8)으로 구성되는 바이어스 전류 출력부(20)는 시작 신호 발생부(10)로부터 출력되는 시작 신호(62)에 응답하여 일정한 바이어스 전류를 트랜지스터(MP7)의 소스에서 트랜지스터(MN7)의 소스 방향으로 흐를 수 있도록 한다. 도 3에 도시된 바이어스 전류 출력부(20)는 전류 미러의 형태를 띄고 있다. The bias current output unit 20 composed of the transistors MP6, MP7, MN6 and MN7 and the resistor R8 generates a constant bias current in response to the start signal 62 output from the start signal generator 10. It can flow in the direction of the source of the transistor MN7 from the source of (MP7). The bias current output unit 20 shown in FIG. 3 is in the form of a current mirror.
한편, 트랜지스터들(MP8 및 MN8)로 구성되는 온도 보상부(30)는 바이어스 전류 출력부(20)의 트랜지스터들(MP7 및 MN7)에 흐르는 바이어스 전류의 온도 변화를 보상하고, 온도 보상된 바이어스 전류를 신호 출력부(50)로 출력한다. 이를 위해, 온도 보상부(30)의 트랜지스터(MP8)의 게이트에는 트랜지스터(MP7)의 게이트에 걸리는 전압(68)과 동일한 전압이 인가되고, 트랜지스터(MN8)의 게이트에는 트랜지스터(MN7)의 게이트에 걸리는 전압과 동일한 전압이 인가된다. 그러므로, 전류(I1)에서 전류(I2)만큼을 감산한 전류가 온도 보상된 바이어스 전류로서 신호 출력부(50)로 출력된다. 즉, 전류(I1)가 온도의 변화에 비례해서 흐르는 만큼 전류(I2) 또한 온도에 비례해서 흐르기 때문에 신호 출력부(50)로 일정한 전류가 출력될 수 있다. Meanwhile, the temperature compensator 30 composed of the transistors MP8 and MN8 compensates for the temperature change of the bias current flowing through the transistors MP7 and MN7 of the bias current output unit 20, and compensates the temperature of the bias current. Is output to the signal output unit 50. To this end, a voltage equal to the voltage 68 applied to the gate of the transistor MP7 is applied to the gate of the transistor MP8 of the temperature compensator 30, and a gate of the transistor MN7 is applied to the gate of the transistor MN8. The same voltage as applied is applied. Therefore, the current obtained by subtracting the current I2 from the current I1 is output to the signal output section 50 as the temperature compensated bias current. That is, since the current I2 also flows in proportion to the temperature as the current I1 flows in proportion to the change in temperature, a constant current may be output to the signal output unit 50.
신호 출력부(50)는 전류(I1)로부터 전류(I2)를 감산한 온도 보상된 바이어스 전류에 상응하는 기준 전압(VREF)을 출력한다. 이를 위해, 신호 출력부(50)는 다이오드 형태를 띄며 기준 전압(VREF)과 접지 사이에 연결되며, 문턱 전압보다 크거나 작은 바이어스 전압과 연결되는 게이트를 갖는 MOS 트랜지스터(MN9) 및 MOS 트랜지스터(MN9)의 드레인과 기준 전압(VREF) 사이에 연결되는 저항(R7)으로 구성된다. 여기서, MOS 트랜지스터(MN9)가 동작하는 게이트 바이어스(70)가 문턱 전압 이하가 되면 온도가 증가함에 따라 기준 전압(VREF)은 감소하고, 게이트 바이어스가 문턱 전압 이상에 맞추어져 있으면 온도가 증가함에 따라 기준 전압(VREF)은 증가한다. 즉, MOS 트랜지스터(MN9)의 게이트 바이어스가 문턱 전압 이상인가 혹은 이하인가에 따라 도 3에 도시된 장치는 양의 온도 계수 혹은 음의 온도 계수를 갖는다. The signal output unit 50 outputs a reference voltage VREF corresponding to a temperature compensated bias current obtained by subtracting the current I2 from the current I1. For this purpose, the signal output unit 50 has a diode shape and is connected between the reference voltage VREF and ground, and has a gate connected to a bias voltage greater than or less than a threshold voltage, and the MOS transistor MN9. It consists of a resistor (R7) connected between the drain of the reference and the reference voltage (VREF). Here, when the gate bias 70 in which the MOS transistor MN9 operates is below the threshold voltage, the reference voltage VREF decreases as the temperature increases, and when the gate bias is set above the threshold voltage, the temperature increases. The reference voltage VREF is increased. That is, depending on whether the gate bias of the MOS transistor MN9 is above or below the threshold voltage, the apparatus shown in FIG. 3 has a positive temperature coefficient or a negative temperature coefficient.
한편, 도 3에 도시된 장치는 초기 상태에서 기준 전압(VREF)을 문턱 전압만큼 빨리 올려주기 위한 또 하나의 start-up 회로 즉, 전하 공급부(40)를 채택하고 있다. 즉, MOS 트랜지스터(MP9) 및 저항(R6)으로 구성되는 전하 공급부(40)가 시작 전압(66)에 응답하여 소정 전하를 신호 출력부(50)로 출력하므로, 신호 출력부(50)는 전하 공급부(40)로부터 출력되는 이 소정 전하에 상응하여 문턱 전압까지 증가되는 레벨을 갖는 기준 전압(VREF)을 출력할 수 있다. 즉, MOS 트랜지스터(MP9)는 초기 상태에서 인버터(12)로부터 출력되는 전압(66)에 응답하여 턴 온되어 저항(R6)을 통해 소정 전하를 신호 출력부(50)로 출력하고, 공급 전원(VDD)과 제2 노드(node2)의 전압(64)이 인버터(12) 내의 PMOS 트랜지스터(미도시)의 문턱 전압 이상이 되면 제3 노드(node3)의 전압(66) 레벨은 공급 전압(VDD)의 레벨을 따라라게 되고, 그 때부터 MOS 트랜지스터(MP9)는 신호 발생부(50)로 전하를 더 이상 공급하지 않게 된다. Meanwhile, the apparatus shown in FIG. 3 employs another start-up circuit, that is, the charge supply unit 40, to raise the reference voltage VREF as fast as the threshold voltage in the initial state. That is, since the charge supply unit 40 composed of the MOS transistor MP9 and the resistor R6 outputs a predetermined charge to the signal output unit 50 in response to the start voltage 66, the signal output unit 50 is charged. The reference voltage VREF having a level increased to a threshold voltage may be output in correspondence with the predetermined charge output from the supply 40. That is, the MOS transistor MP9 is turned on in response to the voltage 66 output from the inverter 12 in the initial state, outputs a predetermined charge to the signal output unit 50 through the resistor R6, and supplies the power supply ( When the voltage 64 of the VDD and the second node node2 is equal to or higher than the threshold voltage of the PMOS transistor (not shown) in the inverter 12, the voltage 66 level of the third node node3 becomes the supply voltage VDD. In this case, the MOS transistor MP9 no longer supplies electric charges to the signal generator 50.
그러므로, MOS 트랜지스터(MP9)는 턴 오프되고, 제1 노드(node1)의 전압(62)이 MOS 트랜지스터(MN7)를 턴 온시켜 래치 구조를 동작시킨다. 그러므로, 최종 출력되는 기준 전압은 도 1에 도시된 종래의 장치와 마찬가지로, 공급 전압(VDD)을 추종하면서 일정 레벨에서 셋업된다. 또한, 도 4로부터 알 수 있듯이, MOS 트랜지스터(MP9)가 문턱 전압 이상의 바이어스에 잡혀 있으므로 낮은(cold) 온도에서 출력되는 기준 전압(74) 대비 높은(hot) 온도에서 출력되는 기준 전압(72)은 약 0.1∼0.2V 정도 높게 발생된다. Therefore, the MOS transistor MP9 is turned off, and the voltage 62 of the first node node1 turns on the MOS transistor MN7 to operate the latch structure. Therefore, the final output reference voltage is set up at a constant level while following the supply voltage VDD, as in the conventional apparatus shown in FIG. Also, as can be seen from FIG. 4, since the MOS transistor MP9 is caught by a bias above the threshold voltage, the reference voltage 72 output at a hot temperature compared to the reference voltage 74 output at a cold temperature is It is generated as high as about 0.1-0.2V.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 기준 전압 발생 장치는 CMOS 만으로 구현되므로 공정 비용이 절감되고, 기준 전압의 레벨이 양 또는 음의 온도 계수를 가질 수 있도록 하고, start up 회로를 사용하므로서 보다 빨리 안정된 기준 전압을 발생시킬 수 있는 효과가 있다. As described above, since the semiconductor reference voltage generator according to the present invention is implemented in CMOS only, the process cost is reduced, the level of the reference voltage can have a positive or negative temperature coefficient, and the start up circuit is used. There is an effect that can quickly generate a stable reference voltage.
도 1은 종래의 반도체 기준 전압 발생 장치의 일실시예의 회로도이다.1 is a circuit diagram of an embodiment of a conventional semiconductor reference voltage generator.
도 2는 종래의 반도체 기준 전압 발생 장치의 다른 실시예의 회로도이다.2 is a circuit diagram of another embodiment of a conventional semiconductor reference voltage generator.
도 3은 본 발명에 의한 반도체 기준 전압 발생 장치의 바람직한 일실시예의 회로도이다.3 is a circuit diagram of a preferred embodiment of a semiconductor reference voltage generator according to the present invention.
도 4는 도 3에 도시된 장치의 각 노드의 파형도들이다.4 is a waveform diagram of each node of the apparatus shown in FIG. 3.
도 5는 도 4에 도시된 시작 신호 발생부의 다른 회로도이다.FIG. 5 is another circuit diagram of the start signal generator shown in FIG. 4.
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| KR940008255A (en) * | 1992-09-02 | 1994-04-29 | 가나이 쯔또무 | Reference voltage generator |
| KR100253289B1 (en) * | 1997-04-29 | 2000-04-15 | 김영환 | Reference voltage generator |
-
1998
- 1998-05-12 KR KR1019980016974A patent/KR100468710B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218290A (en) * | 1992-02-07 | 1993-08-27 | Sharp Corp | Temperature compensation type reference voltage generating circuit for semiconductor device |
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| KR100253289B1 (en) * | 1997-04-29 | 2000-04-15 | 김영환 | Reference voltage generator |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990084906A (en) | 1999-12-06 |
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