KR100465066B1 - Apparatus for reducing leakage current of flash memory - Google Patents
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Abstract
본 발명은 플래시 메모리의 누설 전류 감소 장치에 관한 것으로, 플래시 메모리 셀 어레이의 비트라인 누설 전류가 기준치 이상으로 흐르는지 검출하는 센스 증폭기 및 셀 어레이의 소스 라인에 연결되고, 센스 증폭기의 출력단과 연결되어 센스 증폭기의 출력 신호에 따라 소스에 인가되는 전압을 조절하여 누설 전류의 발생을 복구하는 가변 저항을 구비하는 것을 특징으로 한다. 따라서, 소스 저항을 증가시켜 누설 전류를 감소시키므로 과소거된 셀을 복구하는 단계를 제거하여 총 소거시간을 감소시키는 효과가 있고, 종래에 과소거된 셀의 복구 실패로 인한 수율 감소를 방지하여 소자의 성능을 향상시키는 효과가 있다.The present invention relates to a leakage current reduction device of a flash memory, and is connected to a sense amplifier and a source line of a cell array for detecting whether a bit line leakage current of a flash memory cell flows above a reference value, and connected to an output terminal of the sense amplifier. And a variable resistor that adjusts the voltage applied to the source according to the output signal of the sense amplifier to recover generation of leakage current. Therefore, the leakage current is increased by increasing the source resistance, thereby eliminating the step of restoring the over-erased cell, thereby reducing the total erase time, and preventing the decrease in the yield due to the restoration failure of the conventionally-erased cell. Has the effect of improving performance.
Description
본 발명은 스택 게이트 셀(stack gate cell)형 NOR 구조의 플래시 메모리에 관한 것으로서, 특히 메모리 셀이 과소거(over erase)되어 누설 전류가 발생되었을 경우 소스에 인가되는 전압을 조절하여 셀의 문턱 전압을 올려줌으로써 누설 전류를 감소시키는 플래시 메모리의 누설 전류 감소 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory of a stack gate cell type NOR structure. In particular, the present invention relates to a threshold voltage of a cell by adjusting a voltage applied to a source when a memory cell is over erased and a leakage current occurs. The present invention relates to a leakage current reduction device of a flash memory that reduces leakage current by raising the voltage.
일반적으로 전기적인 프로그램(program) 및 소거(erase) 기능을 갖는 플래시 메모리 소자는 메모리 셀 어레이(cell array)와 주변 회로로 이루어진다. 이러한플래시 메모리 셀의 프로그램 동작은 콘트롤 게이트(control gate)에 고전압을 인가하고 드레인에 전원 전압을 인가하며 소스와 기판에 접지 전압을 인가하여 핫 캐리어(hot carrier) 인젝션(injection)에 의해 플로팅 게이트(floating gate)에 음전하가 차지(charge)되도록 하여 실시한다. 반대로 소거 동작은 콘트롤 게이트에 음의 고전압을 인가하고 기판에는 양의 고전압을 인가하여 소스(source)와 드레인(drain)은 플로팅 상태를 유지하여 플로팅 게이트에 차지되어 있던 음전하가 F-N 터널링(tunneling)에 의해 기판쪽으로 빠져나가게 하여 실시한다. 이 경우 각각 단위 셀의 특성에 따라 플로팅 게이트의 전하가 소거되는 정도의 차이가 날수 있고, 이러한 셀의 소거 특성은 셀의 분포를 왜곡시키는 원인이 된다.In general, a flash memory device having electrical program and erase functions includes a memory cell array and a peripheral circuit. The program operation of the flash memory cell may be performed by applying a high voltage to a control gate, a power supply voltage to a drain, and a ground voltage to a source and a substrate, thereby applying a floating gate by hot carrier injection. This is done by charging a negative charge to a floating gate. On the contrary, the erase operation applies a negative high voltage to the control gate and a positive high voltage to the substrate so that the source and the drain remain in a floating state, so that negative charges occupied by the floating gate are lost during FN tunneling. This is carried out by leaving the substrate. In this case, there may be a difference in how much the charges of the floating gate are erased according to the characteristics of the unit cells, and the erase characteristics of the cells cause distortion of the cell distribution.
이렇게 정상 셀의 분포보다 소거 문턱 전압이 낮은, 즉 과소거(over erase)된 셀들은 상대적으로 높은 오프 전류(off current)를 가진다. 이러한 셀들의 오프 전류는 다른 셀의 데이터를 독출할 때 비트라인(bit line) 누설 전류(leakage current)로 존재하게 되어 독출 센싱 마진을 감소시키는 결과를 초래한다. 또한 이러한 셀들이 다수 존재할 경우 다른 셀을 프로그램할 때 비트 라인의 전위를 감소시키므로 프로그램 효율을 떨어뜨리게 된다. 따라서, 과소거된 셀들을 일정한 문턱 전압까지 올리기 위하여 복구(recovery) 과정이 필요하다.Cells whose erase threshold voltage is lower than the normal cell distribution, that is, over erased, have a relatively high off current. The off currents of these cells are present as bit line leakage currents when reading data from other cells, resulting in a reduced read sensing margin. In addition, when there are a large number of such cells, the potential of the bit line is reduced when programming another cell, thereby decreasing program efficiency. Therefore, a recovery process is required to raise the over-erased cells to a certain threshold voltage.
종래의 스택 게이트(stack gate)형 셀에서 가장 큰 문제점은 셀의 분포에 따른 과소거 문제이다. 이는 소거 후 셀을 OFF 하였을 때에도 셀의 누설 전류에 의하여 셀이 ON 되어 있는 것처럼 오동작을 하게 되므로, 과소거되어 있는 셀을 나머지 정상 셀과 비슷하게 만들기 위해 Vt(threshold voltage,문턱 전압)를 다시 올려주는 복구를 진행하여야 한다. 실제로 웨이퍼를 테스트 할 때 가장 큰 실패 요소는 소거 및 복구 실패이다.The biggest problem in the conventional stack gate type cell is the problem of over-erasing according to the cell distribution. When the cell is turned off after erasing, it malfunctions as if the cell is turned on by the leakage current of the cell. Therefore, the Vt (threshold voltage) is raised again to make the overerased cell similar to the other normal cells. The recovery should proceed. In practice, the biggest failure factor when testing wafers is erase and recovery failure.
도 1은 과소거를 발생 시키는 셀의 분포를 나타낸 그래프이다. 도 1을 참조하면, 왼쪽에 분포하는 패스트 이레이즈(fast erase) 비트들이 과소거되어 비트 라인 누설 전류를 발생시키므로 이들 셀의 Vt(문턱전압)가 0 V 이상 올라가도록 복구시켜 주어야 한다.1 is a graph showing the distribution of cells causing over-erasing. Referring to FIG. 1, since the fast erase bits distributed to the left side are erased to generate a bit line leakage current, the Vt (threshold voltage) of these cells should be restored to rise above 0V.
도 2는 과소거된 셀 들의 복구 속도를 나타낸 그래프이다. 도 2를 참조하면, 과소거된 셀의 개수에 따라 달라지겠지만 하나의 셀을 복구하는데 대략 10ms 이상의 시간이 소요된다면 1 섹터를 복구하기 위해서는 더욱 많은 시간을 필요로 한다. 이 시간은 총 소거 시간에 포함되기 때문에 과소거된 셀들이 많으면 소거 시간을 증가시키게 되는 문제가 있다.2 is a graph showing the recovery speed of over-erased cells. Referring to FIG. 2, although it will vary depending on the number of over-erased cells, if it takes about 10 ms or more to recover one cell, more time is required to recover one sector. Since this time is included in the total erase time, there is a problem in that the erase time is increased when there are many over-erased cells.
본 발명이 이루고자 하는 기술적 과제는, 메모리 셀의 소스에 인가되는 전압을 조절하여 셀의 문턱 전압을 올려줌으로써 누설 전류를 감소시키거나, 셀의 P 웰에 음의 전압을 인가하여 과소거된 셀들을 복구시켜 총 소거시간을 줄일 수 있는 플래시 메모리의 누설 전류 감소 장치를 제공하는데 있다.The present invention is to reduce the leakage current by raising the threshold voltage of the cell by adjusting the voltage applied to the source of the memory cell, or by applying a negative voltage to the P well of the cell The present invention provides a device for reducing leakage current of a flash memory which can be restored to reduce the total erase time.
도 1은 과소거를 발생시키는 셀의 분포를 나타낸 그래프이다.1 is a graph showing the distribution of cells causing over erasure.
도 2는 과소거된 셀 들의 복구 속도를 나타낸 그래프이다.2 is a graph showing the recovery speed of over-erased cells.
도 3은 본 발명에 의한 플래시 메모리의 누설 전류 감소 장치의 일실시예를 설명하기 위한 회로도이다.3 is a circuit diagram illustrating an embodiment of a leakage current reducing device of a flash memory according to the present invention.
도 4는 본 발명에 의한 플래시 메모리의 누설 전류 감소 장치의 다른 실시예를 설명하기 위한 회로도이다.4 is a circuit diagram for explaining another embodiment of a leakage current reducing device of a flash memory according to the present invention.
상기 과제를 이루기 위해, 본 발명의 일실시예에 의한 플래시 메모리의 누설 전류 감소 장치는 플래시 메모리 셀 어레이의 비트라인 누설 전류가 기준치 이상으로 흐르는지 검출하는 센스 증폭기 및 셀 어레이의 소스 라인에 연결되고, 센스 증폭기의 출력단과 연결되어 센스 증폭기의 출력 신호에 따라 소스에 인가되는 전압을 조절하여 누설 전류의 발생을 복구하는 가변 저항을 구비하는 것이 바람직하다.In order to achieve the above object, the leakage current reducing device of the flash memory according to an embodiment of the present invention is connected to the sense amplifier and the source line of the cell array to detect whether the bit line leakage current of the flash memory cell array flows above the reference value In addition, it is preferable to have a variable resistor connected to the output terminal of the sense amplifier to adjust the voltage applied to the source according to the output signal of the sense amplifier to recover the generation of leakage current.
상기 과제를 이루기 위해, 본 발명의 다른 실시예에 의한 플래시 메모리의 누설 전류 감소 장치는 플래시 메모리 셀 어레이의 비트라인 누설 전류가 기준치 이상으로 흐르는지 검출하는 센스 증폭기 및 센스 증폭기의 출력단과 연결되어 센스 증폭기의 출력 신호에 따라 플래시 메모리의 P 웰 전압을 조절하여 누설 전류의 발생을 복구하는 전압 조절 수단을 구비하는 것이 바람직하다.In order to achieve the above object, the leakage current reducing device of the flash memory according to another embodiment of the present invention is connected to the sense amplifier and the sense amplifier output stage for detecting whether the bit line leakage current of the flash memory cell array flows more than the reference sense It is desirable to have voltage adjusting means for adjusting the P well voltage of the flash memory according to the output signal of the amplifier to recover the occurrence of leakage current.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention can be modified in various forms, the scope of the present invention is limited to the embodiments described below no.
본 발명에 의한 플래시 메모리의 누설 전류 감소 장치의 바람직한 일 실시예는 플래시 메모리에서 셀 어레이에 연결된 센스 증폭기와 가변 저항으로 이루어진다. 센스 증폭기는 메모리 셀에 저장된 데이터를 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 역할을 하는 장치이다. 따라서, 본 발명에서 센스 증폭기는 셀 어레이의 비트 라인 누설 전류가 기준치 이상으로 흐르는지 검출한다. 센스 증폭기의 출력단과 연결된 가변 저항은 셀 어레이의 소스 라인과 연결되어 센스 증폭기의 출력 신호에 따라 소스에 인가되는 전압을 조절하여 누설 전류가 발생하였을 때 누설 전류를 감소시켜 셀을 복구하는 역할을 한다. 즉, 플래시 메모리 셀을 ON 또는 OFF 시키기 위해 게이트에 전원전압 또는 접지전압(0 V)을 인가하는데, 셀을 OFF시키기 위해 접지전압을 게이트에 인가하면 셀의 전류는 0 A가 되어야 한다. 그러나, 셀의 문턱전압(Vt)이 0 V 이하로 내려가게 되면 게이트에 전압을 인가하지 않더라도 누설 전류가 흐르게 되므로 셀의 문턱전압(Vt)을 0 V 이상으로 만들어 주어야 하는 것이다.A preferred embodiment of the leakage current reduction device of a flash memory according to the present invention comprises a sense amplifier and a variable resistor connected to a cell array in a flash memory. A sense amplifier is a device that senses and amplifies data stored in a memory cell and connects the value to the outside. Therefore, in the present invention, the sense amplifier detects whether the bit line leakage current of the cell array flows above the reference value. The variable resistor connected to the output terminal of the sense amplifier is connected to the source line of the cell array and adjusts the voltage applied to the source according to the output signal of the sense amplifier, thereby reducing the leakage current when the leakage current occurs, thereby recovering the cell. . That is, a power supply voltage or a ground voltage (0 V) is applied to the gate to turn on or off the flash memory cell. When a ground voltage is applied to the gate to turn off the cell, the current of the cell should be 0 A. However, when the threshold voltage Vt of the cell falls below 0 V, the leakage current flows even when no voltage is applied to the gate, so the threshold voltage Vt of the cell should be made 0 V or more.
도 3은 본 발명에 의한 플래시 메모리의 누설 전류 감소 장치의 일실시예를 설명하기 위한 회로도로서, 센스 증폭기(30), 메모리 셀들(32 및 36) 및 가변 저항들(34 및 38)로 이루어진다.3 is a circuit diagram illustrating an embodiment of a leakage current reduction device of a flash memory according to the present invention, and includes a sense amplifier 30, memory cells 32 and 36, and variable resistors 34 and 38.
도 3을 참조하면, 센스 증폭기(30)는 기존의 방식과 동일하게 사용하는데, 센스 증폭기의 입력단으로는 비트라인 신호와 기준 신호(Iref)가 입력되고, 출력단은 셀(32)의 소스에 연결된다. 센스 증폭기는 메모리 셀을 센싱한 신호인 비트라인 신호 및 기준 메모리 셀을 센싱한 신호인 기준 신호를 비교하여 출력 단자로 검출신호를 출력한다. 그리고 셀(32)의 소스 라인에는 가변 저항(34)이 연결되고, 센스 증폭기(30)의 출력을 이 가변 저항(34)에 연결함으로써 센스 증폭기(30)의 검출신호에 따라 가변 저항이 제어된다.Referring to FIG. 3, the sense amplifier 30 is used in the same manner as the conventional method, and the bit line signal and the reference signal Iref are input to the input terminal of the sense amplifier, and the output terminal is connected to the source of the cell 32. do. The sense amplifier compares a bit line signal, which is a signal for sensing a memory cell, with a reference signal, which is a signal for sensing a reference memory cell, and outputs a detection signal to an output terminal. The variable resistor 34 is connected to the source line of the cell 32, and the variable resistor is controlled according to the detection signal of the sense amplifier 30 by connecting the output of the sense amplifier 30 to the variable resistor 34. .
정상 셀의 경우 소스에 연결된 가변 저항(34)을 '0'으로 하면 소스에 인가되는 바이어스 역시 0 V로 유지되게 된다. 그러나, 셀(32)이 과소거되어 센스 증폭기(30)가 검출신호로서 감지 실패 신호를 출력하는 경우에는 가변 저항(34)이 증가되고, 따라서 소스에 인가되는 바이어스 레벨이 올라간다. 이렇게 소스 바이어스가 올라가게 되면 셀(32)에 바디 이펙트(body effect)가 발생하게 되어 셀(32)의 문턱 전압을 올려 주는 효과를 얻게 된다. 셀의 문턱 전압이 올라가면 비트 라인에흐르는 전류도 줄게 되어 과소거 된 셀이 복구(recovery)될 수 있다.In the case of a normal cell, when the variable resistor 34 connected to the source is set to '0', the bias applied to the source is also maintained at 0V. However, when the cell 32 is over erased and the sense amplifier 30 outputs a detection failure signal as a detection signal, the variable resistor 34 is increased, thus increasing the bias level applied to the source. When the source bias is increased in this manner, a body effect occurs in the cell 32, thereby increasing the threshold voltage of the cell 32. As the threshold voltage of the cell rises, the current flowing to the bit line also decreases, which may recover an erased cell.
도 3의 다음 셀(36)도 동일한 방식으로 셀(36)이 과소거되면 가변저항(38)을 증가시켜 셀(36)의 문턱전압을 올려주고 과소거된 셀(36)이 복구된다.In the same manner as the next cell 36 of FIG. 3, when the cell 36 is over-erased, the variable resistor 38 is increased to raise the threshold voltage of the cell 36 and the over-erased cell 36 is recovered.
이하, 본 발명의 다른 실시예를 첨부한 도면을 참조하여 설명한다.Hereinafter, another embodiment of the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명에 의한 플래시 메모리의 누설 전류 감소 장치의 다른 실시예의 회로도로서, 센스 증폭기(40), 메모리 셀(42) 및 NMOS 트랜지스터(44)로서 이루어진다.4 is a circuit diagram of another embodiment of the leakage current reduction device of the flash memory according to the present invention, which is comprised of the sense amplifier 40, the memory cell 42, and the NMOS transistor 44. As shown in FIG.
도 3에서 상술한 가변저항은 NMOS 트랜지스터를 이용하여 구현할 수 있다. 즉, NMOS 트랜지스터의 게이트 바이어스를 조금씩 낮추면 이것이 가변 저항의 역할을 하게 되므로 이를 이용하여 셀의 문턱 전압을 조절할 수 있다. 누설 전류가 발생하여 센스 증폭기(40)에서 검출신호로서 감지 실패 신호를 출력하면 소스에 연결된 NMOS 트랜지스터(44)의 게이트 바이어스를 낮추어, 셀(42)의 문턱전압(Vt)을 높이는 역할을 하게 한다. 상술한 바와 같이 셀의 문턱전압(Vt)이 높아지면 누설 전류의 발생을 감소시킬 수 있다.The variable resistor described above in FIG. 3 may be implemented using an NMOS transistor. In other words, when the gate bias of the NMOS transistor is lowered little by little, it acts as a variable resistor, and thus the threshold voltage of the cell can be adjusted. When a leakage current is generated and the sense amplifier 40 outputs a detection failure signal as a detection signal, the gate bias of the NMOS transistor 44 connected to the source is lowered, thereby increasing the threshold voltage Vt of the cell 42. . As described above, when the threshold voltage Vt of the cell increases, generation of leakage current may be reduced.
이하, 본 발명에 의한 플래시 메모리의 누설 전류 감소 장치의 다른 실시예에 대하여 설명한다.Hereinafter, another embodiment of the leakage current reduction device of the flash memory according to the present invention will be described.
과소거된 셀이 발생하였을 경우 셀의 문턱 전압을 상승시키기 위해 셀의 P 웰(well) 바이어스를 음(negative)으로 인가한다. 즉, 센스 증폭기에서 감지 실패신호를 출력하면, 전압 조절 수단은 그 셀의 P 웰 바이어스를 음으로 증가시킨다. 일반적으로 플래시 메모리의 경우 P 웰은 섹터 단위로 연결되어 있으므로 이러한 전압 조절 수단을 이용하여 발생한 누설 전류를 감소시키기는 어려우나, 비트 라인 별로 소거가 가능한 저밀도(low density) 디바이스(예를 들어 2K 플래시 메모리)나 EEPROM(Electrically Erasable and Programmable Read Only Memory)에는 적용이 가능하다.When an over-erased cell occurs, the P well bias of the cell is negatively applied to increase the threshold voltage of the cell. In other words, when the sense amplifier outputs a sense failure signal, the voltage adjusting means negatively increases the P well bias of the cell. In general, in the case of flash memory, since the P wells are connected sector by sector, it is difficult to reduce the leakage current generated by the voltage regulation means, but a low density device that can be erased bit by bit (for example, 2K flash memory). Or EEPROM (Electrically Erasable and Programmable Read Only Memory).
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리의 누설 전류 감소 장치는, 소스 저항을 증가시켜 누설 전류를 감소시키므로 과소거된 셀을 복구하는 단계를 제거하여 총 소거시간을 감소시키는 효과가 있고, 종래에 과소거된 셀의 복구 실패로 인한 수율 감소를 방지하여 소자의 성능을 향상시키는 효과가 있다.As described above, the leakage current reduction device of the flash memory according to the present invention has an effect of reducing the total erase time by eliminating the step of restoring the over-erased cells since the source resistance is increased to reduce the leakage current. There is an effect of improving the performance of the device by preventing a decrease in yield due to the recovery failure of the conventionally erased cells.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although the preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.
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| KR20030091415A (en) | 2003-12-03 |
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