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JPH05234381A - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device

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Publication number
JPH05234381A
JPH05234381A JP7333992A JP7333992A JPH05234381A JP H05234381 A JPH05234381 A JP H05234381A JP 7333992 A JP7333992 A JP 7333992A JP 7333992 A JP7333992 A JP 7333992A JP H05234381 A JPH05234381 A JP H05234381A
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JP
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Patent type
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word
line
operation
set
erasure
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Application number
JP7333992A
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Japanese (ja)
Inventor
Hideki Arakawa
秀貴 荒川
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PURPOSE:To eliminate the danger of an excess erasure, to make the speed of a readout operation fast and to reduce a soft write operation when a power- supply voltage is lowered by a method wherein the voltage of a nonselection word line in a readout operation is set to a negative voltage. CONSTITUTION:When a semiconductor memory device is written, a selection word line is set to, e.g. 12V and a nonselection word line is set to -3V. On the other hand, when it is read out, the selection word line is set to a power- supply voltage (e.g. 5V) and the nonselection word line is set to -3V. When the voltage of the nonselection word line in a readout operation is set to be negative, the following effect is obtained. First, even a cell whose Vth causing an excess erasure in conventional cases is negative does not become conductive. Consequently, the problem of the excess erasure is not caused. A margin on the lower side than an erasure judgment level becomes large. As long as the distribution of the Vth in an erased cell is not especially wide, the change width DELTAVth of the Vth between a write operation and an erasure operation can be made large as compared with that in conventional cases. As a result, the speed of the semiconductor memory device can be made high.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、不揮発性半導体記憶装置、特にフローティングゲートにエレクトロンを注入することにより書き込みをする電気的に書き換え可能なスタックゲートメモリMOSトランジスタ型の不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device, more particularly to a nonvolatile semiconductor memory device of the electrically rewritable stacked gate memory MOS transistor type that the writing by injecting electrons into the floating gate.

【0002】 [0002]

【従来の技術】スタックゲート(フローティングゲート)メモリMOSトランジスタ型不揮発性メモリは、特開平1−158777号公報にも紹介されているように、コントロールゲートに正電圧を印加してフローティングゲートにエレクトロンを注入することにより書き込みが行なわれ、その消去はコントロールゲート、即ち、 BACKGROUND ART stacked gate (floating gate) memory MOS transistor type nonvolatile memory, as is also introduced in Japanese Patent Laid-Open No. 1-158777, the electrons in the floating gate by applying a positive voltage to the control gate writing is performed by injecting, the erase control gate, i.e.,
ワード線に負電圧を印加してフローティングゲートにホールを注入するという方法で行われるのが普通である。 It is usually carried out in a way that by applying a negative voltage to the word line to inject holes into the floating gate.

【0003】このような技術によれば、読み出しをするときはセルのドレイン(ビット線)に例えば1Vの電位を、ソース(コモン線)に0Vの電位を与え、そして、 [0003] According to this technique, the potential of the drain (bit line), for example, 1V cell when reading, gives the potential of 0V to the source (common line), and,
コントロールゲート(ワード線)にV CC 、例えば5Vを与え、チャンネル電流が流れるか否かによってデータが書き込まれているか否かを検出する。 Control gate (word line) to V CC, for example, give 5V, it detects whether data has been written by whether the channel current flows. 即ち、フローティングゲートへのエレクトロンの注入による書き込みが為されている場合には電流が流れず、逆の場合には電流が流れるので、電流の有無の検出によってデータを読み出すことができるのである。 That is, no current flows if the writing by electron injection into the floating gates are made, in the opposite case current flows, it is possible to read the data by detecting the presence or absence of current.

【0004】ところで、ワード線(コントロールゲート)は、読み出しのときにおいては、選択の場合には読み出しのためV CC (例えば5V)を与えなければならないが、非選択の場合には0Vにしなければならないことはいうまでもない。 Meanwhile, a word line (control gate), at the time of reading, but must provide V CC (eg 5V) for reading in case of selection, in the case of non-selection unless the 0V It becomes not it is needless to say. また、書き込みのときは、ソース(コモン線)を0Vにし、ドレイン(ビット線)を例えば5Vにし、そして、コントロールゲート即ち、ワード線に正の高い電圧V PP (+10〜12V、例えば12 Also, when writing, the source (common line) to 0V, and to the drain (bit line) for example, 5V, and the control gate that is, the positive high voltage V PP to the word line (+ 10~12V, for example 12
V)を印加して相当に大きなチャンネル電流を流しエレクトロンをドレイン側からトンネル効果によりフローティングゲートへ注入する。 Injected into the floating gate by the tunnel effect electron flow considerably large channel current by applying a V) from the drain side. この場合もワード線は非選択の場合には0Vにしなければならないこと読み出しの場合と全く同じである。 Also the word line in this case is exactly the same as the case of reading that must be 0V in the case of non-selection.

【0005】そして、消去する場合には、ドレイン(ビット線)をオープンにし、ソース(コモン線)を5Vにし、そして、フローティングゲート、即ちワード線に負の高い電圧V PP例えば−10Vを印加してフローティングに注入されたエレクトロンをソースへ抜き取り、これにより書き込まれたデータを消失させる。 [0005] When the erasing is to open the drain (bit line), the source (common line) to 5V, and floating gate, i.e. the word line negative high voltage V PP for example -10V is applied to the Te withdrawn electrons injected into the floating to the source, thereby eliminating the data written thereto. 以上の述べたように、従来においては読み出し時における非選択のワード線は0V(選択ワード線は5V)であった。 As described above, the non-selected word lines during the read in conventional 0V (selected word line is 5V) was.

【0006】 [0006]

【発明が解決しようとする課題】ところで、従来においては読み出し時における非選択のワード線は0Vであり、そして選択ワード線にかける電圧は電源電圧が5V Meanwhile [0007], the unselected word lines during the read in the prior is 0V, and the voltage applied to the selected word line supply voltage 5V
の場合には5Vであり、読み出し時のワード線の電圧の振幅は5Vに過ぎなかった。 In the case of a 5V, the amplitude of the voltage of the word line at the time of reading was only 5V. このような、電気的に消去可能な不揮発性半導体記憶装置において従来から問題となっていたのは過剰消去である。 Such, it is over-erased had been a problem conventionally in electrically erasable nonvolatile semiconductor memory device. 図5はこの過剰消去について説明するものである。 Figure 5 is illustrative of this over-erasure.

【0007】即ち、書いてないビット(セル)はVth [0007] In other words, do not write bit (cell) is Vth
が低く、書いたビットはVthが高くなる。 Is low, the bit which wrote Vth is high. そして、消去によって書いたビットのVthは低くなるが、セルによってVthがバラツキが生じ、Vthの分布幅が広くなりがちなので、0Vよりも低いVthのものも生じる可能性がある。 Then, becomes low Vth of bits written by erasing, Vth by cell variations occur, because you can easily become widely distributed width of Vth is, it is possible that also occur as a lower Vth than 0V. そして、Vthが0Vよりも小さなビットについては、読み出しのときにおいて非選択のワード線の電圧の電圧が0Vなので非選択時でも電流が流れてしまうという不都合が生じる。 Then, Vth is the small bits than 0V, disadvantageously voltage of the voltage of the unselected word lines resulting in a current flows even when not selected because 0V at the time of reading occur. これが過剰消去(オーバーイレース)である。 This is the over-erased (over-erase).

【0008】ちなみに、消去する場合、書いていないビットに対してもフローティングゲートからソースへのエレクトロンの引き抜きを行うと、Vthが0Vよりも相当に低くなり確実に過剰消去になる。 [0008] By the way, if you want to erase, when the withdrawal of the electron from the floating gate to the source even for writing non bit, Vth is to be considerably lower securely over-erased than 0V. そのため、消去をする場合には、先ず全ビットに対してデータの読み出しを行って書いてないビットを検出し、その書いていないビットには書き込みをして、即ちエレクトロンの注入をして全ビットが書き込まれた状態にしたうえで消去、即ちエレクトロンのフローティングゲートからの引き抜きを行わなければならない。 Therefore, when the erase, first detects the bits not write performing reading of data for all bits, then the write to the write non bits, i.e. all bits in the injection of electrons erasing upon which was written state, i.e., must be performed withdrawal from the floating gate of electrons.

【0009】以上に述べたように、過剰消去は非選択でも電流が流れるので、即ち、コントロール電圧による制御が利きかなくなるので絶対に避けなければならない。 [0009] As described above, since the excess erasure current also flows in non-selected, i.e., it must absolutely avoided not Ka handed control by the control voltage.
そこで、イニシャルの消去Vthを0Vよりも充分に高い1.5〜2Vに高め、Vthがバラツイても0V以下のビット(セル)ができないようにしていた。 Therefore, increasing the erase Vth initials sufficiently high 1.5~2V than 0V, Vth was as impossible 0V following bits (cells) is also varied. この場合においては消去判定レベルが3〜3.5V程度あるいはそれ以上になり、必然的に読み出しスピードが低くなる。 Erase determination level becomes or more about 3~3.5V in this case, inevitably reading speed is low. このように、従来において電源電圧の振幅が5Vと小さいので過剰消去を避けようとすると消去判定レベルを高くしなければならず、その結果読み出しスピードが遅くなるという結果を招いた。 Thus, the amplitude of the supply voltage in the conventional it is necessary to increase the erase determination level and try to avoid over-erase since 5V and small, led to results that the effects reading speed becomes slow.

【0010】また、電源電圧には低電圧化の傾向があり、電気的に消去可能な不揮発性半導体記憶装置においても電源電圧を3Vにする要求があり、それに応える技術開発が必要である。 Further, the power supply voltage tends to lower voltage, there is electrically request also a power supply voltage to 3V in erasable nonvolatile semiconductor memory device, it is necessary to develop technologies that respond to them. ところで、電源電圧を3Vにした不揮発性半導体記憶装置においても従来の技術的思想を踏襲すれば非選択のワード線の電圧は0Vで、選択ワード線の電圧は5Vにする必要がある。 However, if we also follow the traditional technical idea in a nonvolatile semiconductor memory device in which the power supply voltage to 3V voltage of the unselected word lines are at 0V, the voltage of the selected word line has to be to 5V. というのは、セルの書き込み後のVthと消去後のVthとのマージンを考えた場合、ワード線の読み出し時の振幅は3Vでは不充分であり、少なくとも5V(上述のように5Vでも充分といえない。)は必要だからである。 Is, considering the margin between Vth after erasure and Vth after writing of the cell, the amplitude at the time of reading the word line is insufficient at 3V, although sufficiently least 5V (even 5V as discussed above because no.) This is because it is necessary.

【0011】即ち、電源電圧が3Vなのに昇圧して読み出し時の電圧を例えば5Vまで高めなければならないが、これは読み出し時におけるソフトライトの可能性を高めるので好ましくない。 [0011] That is, although the power supply voltage must increase the voltage at 3V Nevertheless read by boosting up eg 5V, which is undesirable because it increases the likelihood of soft light in the read. 読み出しによるソフトライトというのは、読み出しの時に書き込みの時程はコントロールゲートに高い電圧はかけないが、しかし、例えば5 Because soft light by the read is higher voltage to the control gate extent when writing at the time of reading is not applied, however, for example 5
V程度の電圧をかける(ドレインには1V)ので、僅かながらとはいえホットエレクトロンが発生し、FNトンネルによりフローティングゲートに注入されてしまう現象である。 Since applying a voltage of about V (1V to the drain), slightly and hot electrons Nevertheless occurs a phenomenon that are injected into the floating gate by FN tunneling. そして、このソフトライトはゲート電圧への依存性がきわめて大きいので、読み出し時に選択ワード線に加える電圧は低い程良い。 Since this soft light is extremely large dependency on the gate voltage, the voltage applied to the selected word line during a read, the better low. しかるに、電源電圧が3 However, the power supply voltage is 3
Vにも拘らず昇圧して5Vもの電圧を選択ワード線に加えようとするのはソフトライトの面からは愚かしいことである。 The boost to spite V try to make 5V ones voltage to the selected word line is foolish thing in terms of soft light.

【0012】本発明はこのような問題点を解決すべく為されたものであり、コントロールにエレクトロンを注入することにより書き込みをする電気的に書き換え可能なスタックゲートメモリMOSトランジスタ型の不揮発性半導体記憶装置において、過剰消去の問題をなくし、読み出しスピードを高め、電源電圧の低電圧化を図った場合には読み出し時のソフトライトの軽減を図ることができる新規な不揮発性半導体記憶装置を提供することを目的とする。 [0012] The present invention has been made to solve the above problems, an electrically rewritable stacked gate memory MOS transistor type nonvolatile semiconductor memory that a write by injecting electrons into the control in the device, eliminating the over-erase problems, increase the read speed, it if attained low voltage of the power supply voltage to provide a novel nonvolatile semiconductor memory device capable of achieving a reduction in read time of soft light With the goal.

【0013】 [0013]

【課題を解決するための手段】本発明不揮発性半導体記憶装置は、読み出し時における非選択のワード線の電圧を負電圧としてなることを特徴とする。 The present invention non-volatile semiconductor memory device SUMMARY OF THE INVENTION is characterized by comprising a voltage of the non-selected word line during the read as a negative voltage.

【0014】 [0014]

【作用】本発明不揮発性半導体記憶装置によれば、過剰消去によりセルのVthが多少0Vよりも低くなっても非選択のワード線の電圧が負電圧なので、そのセルのV According to the present invention the non-volatile semiconductor memory device, the voltage excess even Vth of the cell becomes slightly lower than 0V by erasing non-selected word lines because the negative voltage, V of the cell
thの絶対値が非選択のワード線の負電圧の絶対値よりも大きくならない限り、誤動作しない。 As long as the absolute value of th is not greater than the absolute value of the negative voltage of the unselected word lines, does not malfunction. 従って、過剰消去がなくなる。 Therefore, over-erasure is eliminated. そして、電源電圧の振幅を大きくでき、 Then, possible to increase the amplitude of the supply voltage,
書き込みセルのVthと消去セルのVthとの差ΔVt The difference between the Vth of Vth and the erase cell of writing cell ΔVt
hを大きくできるので高スピード化を図ることができる。 h to be increased can be achieved since the high speed of.

【0015】 [0015]

【実施例】以下、本発明不揮発性半導体記憶装置を図示実施例に従って詳細に説明する。 EXAMPLES Hereinafter, will be described in detail with reference to the illustrated embodiment of the present invention the non-volatile semiconductor memory device. 図1は本発明不揮発性半導体記憶装置の一つの実施例の要部を示す回路図である。 Figure 1 is a circuit diagram showing an essential part of an embodiment of the present invention the non-volatile semiconductor memory device. 本不揮発性半導体記憶装置は通常のスタックゲート型Flash E 2 PROMで、図1には1つのワード線の1つのセルを抽出して示してある。 This non-volatile semiconductor memory device in a normal stacked gate Flash E 2 PROM, in Figure 1 is shown by extracting one cell of one of the word lines. コントロールゲートはワード線に、ソースはコモン線に、ドレインはビット線に接続されている。 Control gates to the word line, the source to the common line, the drain is connected to a bit line.

【0016】T1、T2はアドレスデコーダからの信号をレベル変換してつくったロー入力信号Rowinを受けるCMOSインバータを構成するMOSトランジスタで、T1はpチャンネルMOSトランジスタ、T2はn [0016] T1, T2 in the MOS transistor constituting the CMOS inverter receiving the low input signal Rowin, made by level converting the signal from the address decoder, T1 is p-channel MOS transistor, T2 is n
チャンネルMOSトランジスタである。 It is a channel MOS transistor. T1のソースは電源電圧V ROWP端子に、T2のソースは電源電圧V RO WN T1 source of the power supply voltage V ROWP terminal, the source of T2 is the power supply voltage V RO WN
端子に接続されている。 It is connected to the terminal. そして、このCMOSインバータの出力点がワード線と接続されている。 The output point of the CMOS inverter is connected to the word line.

【0017】図2はnチャンネルMOSトランジスタT [0017] FIG. 2 is an n-channel MOS transistor T
2が二重ウェル構造を有することを示す断面図である。 2 is a sectional view showing that having a double well structure.
nチャンネルMOSトランジスタT2を二重ウェル構造にするのは、即ち、p型基板1にn型ウェル2を形成し、更にこのn型ウェル2内にp型ウェル3を形成しこのp型ウェル3内にトランジスタを形成した構造にするのは、MOSトランジスタT2のドレインに負電圧が加わった時に基板1とドレインの間が順バイアスされて基板へ電流が漏れてしまうのを防止するためである。 To the n-channel MOS transistor T2 to the double well structure, i.e., the n-type well 2 is formed in the p-type substrate 1, further the p-type well 3 is formed in the n-type well 2 The p-type well 3 to the structure in which a transistor is formed is within, in order to prevent between the substrate 1 and the drain is forward biased leaks current to the substrate when a negative voltage is applied to the drain of the MOS transistor T2.

【0018】本不揮発性半導体記憶装置においての書き込み時及び読み出し時におけるワード線について説明すると、書き込み時には選択ワード線を例えば12V、非選択のワード線を−3Vにし、また読み出し時には選択ワード線を電源電圧、即ち電源電圧が5Vなら5Vに、 [0018] Referring to the word line at the write operation and in a read operation of the present non-volatile semiconductor memory device, the selected word line for example at the time of writing 12V, the word lines of the non-selected to -3 V, also supply the selected word line at the time of reading voltage, that is the power supply voltage is 5V if 5V,
電源電圧が3Vなら3Vにし、そして、非選択のワード線を−3Vにする。 Supply voltage to 3V if 3V, then the word line of the unselected -3 V. ちなみに、従来においては電源電圧が3Vの場合には読み出し時における選択ワード線を5 Incidentally, the power supply voltage in the conventional take-selected word line at the time of reading in the case of 3V 5
Vにしていた。 I had to V. 下記の表1は書き込み時と読み出し時の各電圧の変化を示すものである。 Table 1 below shows the change in each voltage when the time of reading and writing.

【0019】 [0019]

【表1】 [Table 1]

【0020】このように、読み出し時の各電圧を変化させれば、上述したようにワード線を変化させることができる。 [0020] Thus, by changing the respective voltages at the time of reading, it is possible to change the word line as described above. そして、本不揮発性半導体記憶装置において読み出し時の非選択のワード線の電圧を負電圧(本例では− Then, the voltage of the non-selected word line at the time of reading in the nonvolatile semiconductor memory device with negative voltage (in this example -
3Vだが必ずしもこれに限定されず、例えば−2V〜− 3V but are not necessarily limited to, for example -2V~-
5Vでも良い)にすることに最大の特徴がある。 There is a maximum of features to make it 5V even better). 図3は読み出し時の非選択のワード線のレベル(実線)を従来との比較の上で示すものである。 Figure 3 shows the level of the non-selected word line at the time of reading the (solid line) over the comparison with the conventional.

【0021】このように、読み出し時の非選択のワード線の電圧を負電圧にすることにより、必然的に次の効果が得られる。 [0021] Thus, by the voltage of the unselected word lines during reading to a negative voltage, inevitably following advantages. 先ず、読み出し時の非選択のワード線のレベルが負電圧であるので、従来ならば過剰消去となるV First, the level of the unselected word lines during reading is negative voltage, the over-erased if conventional V
thがマイナスのセルであっても導通することはない(勿論、Vthが−3V以下になれば導通するが、それは特別な異常が起きない限り起り得ない)。 th will not be turned on even in the negative cell (of course, but Vth is turned on if the following -3V, it can not occur as long as the special abnormality does not occur). 従って、過剰消去の問題はなくなる。 Therefore, over-erasure of the problem is eliminated. そして、消去判定レベルよりも下側のマージンが大きくなり、消去したセルのVth The lower margin is larger than the erase determination level, Vth of a cell erased
の分布幅が特に広くなるということがない限り、書き込みと消去との間のVthの変動幅ΔVthを従来よりも大きく出来るので高速化ができる。 Unless the distribution width is not be said that especially large, it is faster since the fluctuation width ΔVth can be larger than conventional Vth between writing and erasing.

【0022】次に、不揮発性半導体記憶装置の電源電圧を3Vに低電圧化した場合には本不揮発性半導体記憶装置によって次の効果が得られる。 Next, the following effects are obtained by the present non-volatile semiconductor memory device when a low voltage power supply voltage of the nonvolatile semiconductor memory device to 3V. 第1に、読み出し時に選択ワード線に加える電圧として電源電圧(3V)をそのまま利用し、読み出し時のワード線の電圧の振幅不足は非選択のワード線を負電圧にすることによりカバーでき、ドレイン・コントロールゲート間の電圧を従来よりも低くすることにより読み出し時のソフトライトを軽減できる。 First, as it utilizes the power supply voltage (3V) as a voltage to be applied to the selected word line during a read, the amplitude shortage of the voltage of the word line at the time of reading can be covered by the word line of the unselected to a negative voltage, a drain - a voltage between the control gate can be reduced at the time of reading soft light by lower than before.

【0023】前にも述べたが、従来の場合、読み出し時の非選択のワード線を負電圧にするという発想がなく、 [0023] have been described previously, the conventional, there is no idea of ​​the non-selected word line at the time of reading to a negative voltage,
0Vにしていたので、書き込み後のVthと消去後のV So I had to 0V, V after erasing the Vth after writing
thのマージンを確保するために最小限5Vの振幅が読み出し時のワード線の電圧に必要であることから、選択ワード線は電源電圧を昇圧して5Vにする必要があった。 Since the amplitude of the minimum 5V in order to ensure a margin of th is required for the voltage of the word line at the time of reading, the selected word line had to be 5V by boosting the power supply voltage. しかし、このようにすると5Vに相応するソフトライトが生じ、わざわざソフトライトを強くしていることになる。 However, soft light corresponding to 5V In this way occurs, will have been purposely strongly the soft light.

【0024】しかるに、本不揮発性半導体記憶装置によれば、読み出し時の選択ワード線の電圧を昇圧しないで電源電圧(3V)としても非選択のワード線の電圧を− [0024] However, this according to the nonvolatile semiconductor memory device, a voltage of even the non-selected word line as a power supply voltage (3V) without boosting the voltage of the read time of the selected word line -
3Vというような負電圧にすることにより読み出し時の電圧の振幅の確保乃至拡大を図ることができる。 It can be ensured to the expansion of the amplitude of the voltage at the time of reading by the negative voltage such as that 3V. そして、ソフトライトを左右する選択ワード線は3Vで済み、ソフトライトが軽減される。 Then, influence the selected word line soft light requires only 3V, soft light is reduced.

【0025】第2に、図4に示すように書き込む時のフローティングゲートへのエレクトロンの注入量を少なくできるという効果が得られる。 [0025] Second, there is an advantage that it reduces the amount of injected electrons to the floating gate when writing as shown in FIG. 即ち、従来においては、 In other words, in the conventional,
フローティングゲートのチャージ量が0にあるイニシャルの状態から5〜6V分のチャージを注入することにより書き込んでいたが、本不揮発性半導体記憶装置において電源電圧を3Vに低電圧化した場合には、図2に示すようにイニシャルの状態から2.5〜3.5V分のチャージをするだけで書き込みができ、それだけトンネル膜(厚さ100オングストローム程度)に加わる電界強度が低くなり、ストレスが小さくなる。 Although the amount of charge in the floating gate was written by injecting charge 5~6V amount from the initial state in the 0, if the power supply voltage in the nonvolatile semiconductor memory device has a lower voltage to 3V, the FIG. only the charge 2.5~3.5V amount from the initial state as shown in 2 can be written, the field strength is lowered applied to correspondingly tunnel film (thickness: about 100 Å), the stress is reduced.

【0026】Cレシオ(即ち、コントロールゲート・フローティングゲート間容量/フローティングゲート回りの容量トータル)を0.6とすると、厚さ100オングストロームのトンネル膜には、従来だと約3〜4V/c [0026] C ratio (i.e., the control gate and the floating gate capacitance / floating gate around the volume total) When 0.6, the tunnel film of thickness of 100 Å, that's conventional about 3 to 4V / c
mの電界が加わるが、本不揮発性半導体記憶装置によれば、それを1.5〜2MV/cmに弱めることができる。 Field m is applied, but according to the present non-volatile semiconductor memory device, it is possible to weaken it to 1.5~2MV / cm. これは、換言すれば、従来においてはワード線を5 This, in other words, the in the conventional word line 5
Vにしてカットオフするようなチャージ量が必要だったが、本不揮発性半導体記憶装置によればワード線を3V While needed a charge amount such that the cut-off in the V, and the word line according to the present non-volatile semiconductor memory device 3V
でカットオフできるようなチャージ量で済むので、チャージ量を少なくでき、延いてはチャージによってトンネル膜に与える電界の強さを少なくできるということである。 In so requires only the amount of charge that can be cut off, can decrease the amount of charge, is that by extension can be reduced the intensity of the electric field applied to the tunnel film by the charge. 尚、本発明不揮発性半導体記憶装置においては、消去(Verify)は従来と同じ条件で行って良い。 Incidentally, in the present invention the non-volatile semiconductor memory device, the erase (the Verify) may be performed under the same conditions as before.

【0027】 [0027]

【発明の効果】本発明不揮発性半導体記憶装置は、読み出し時における非選択のワード線の電圧を負電圧としてなることを特徴とするものである。 The present invention non-volatile semiconductor memory device according to the present invention are those characterized by comprising a voltage of the non-selected word line during the read as a negative voltage. 従って、本発明不揮発性半導体記憶装置によれば、過剰消去によりセルのV Therefore, according to the present invention the non-volatile semiconductor memory device, the over-erased cell V
thが多少0Vよりも低くなっても誤動作しない。 th does not malfunction even lower than some 0V. 従って、過剰消去の問題がなくなる。 Therefore, over-erasure of the problem is eliminated. そして、電源電圧の振幅を大きくでき、書き込みセルのVthと消去セルのV Then, possible to increase the amplitude of the supply voltage, the Vth and erased cell write cell V
thとの差ΔVthを大きくできるので高スピード化を図ることができる。 The difference ΔVth between th can be increased can be achieved since the high-speed reduction.

【0028】そして、電源電圧が低電圧化した場合、読み出し時における選択ワード線の電圧を昇圧しなくても非選択のワード線の電圧を負電圧にすることによりワード線の読み出し時の電圧の振幅を充分な大きさに確保できる。 [0028] Then, the power supply voltage if the voltage reduction, the voltage at the time of reading the word line by the negative voltage the voltage of the unselected word lines without boosting the voltage of the selected word line during the read can be secured amplitude large enough. そして、読み出し時の選択ワード線の電圧を低くできるのでリードディスターブ(読み出し時のソフトライト)の軽減を図ることができ、また、低い電圧でカットフオフする量のエレクトロンを書き込めば良いので、 Since the voltage of the read time of the selected word line can be reduced can be achieved to reduce the read disturb (at the time of reading Soft Light), also so good Writing a quantity of electrons generated Kattofuofu at a low voltage,
書き込みチャージ量を少なくでき、延いてはチャージによりトンネル膜に加わる電界も弱くて済む。 Possible to reduce the write charge amount, by extension requires electric field is weak applied to the tunnel film by the charge.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明不揮発性半導体記憶装置の一つの実施例の要部を示す回路図である。 1 is a circuit diagram showing an essential part of an embodiment of the present invention the non-volatile semiconductor memory device.

【図2】図1に示す回路のnチャンネルMOSトランジスタT2の概略断面図である。 2 is a schematic cross-sectional view of n-channel MOS transistor T2 of the circuit shown in FIG.

【図3】上記実施例の読み出し時の非選択のワード線のレベルを従来の場合と比較して示す図である。 3 is a diagram showing the level of the unselected word lines during reading of Example as compared with the conventional case.

【図4】本実施例において電源電圧を3Vに低電圧化した場合の書き込みのチャージの説明図である。 4 is an explanatory diagram of a charge of writing when the power supply voltage and a low voltage to 3V in the present embodiment.

【図5】従来の問題点である過剰消去の説明図である。 5 is an explanatory diagram of the over-erased a conventional problem.

【符号の説明】 DESCRIPTION OF SYMBOLS

CG コントロールゲート FG フローティングゲート CG control gate FG floating gate

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 H01L 29/78 371 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 29/792 H01L 29/78 371

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 フローティングゲートにエレクトロンを注入することにより書き込みをする電気的に書き換え可能なスタックゲートメモリMOSトランジスタ型の不揮発性半導体記憶装置において、 読み出し時における非選択のワード線の電圧を負電圧としてなることを特徴とする不揮発性半導体記憶装置 1. A nonvolatile semiconductor memory device of the electrically rewritable stacked gate memory MOS transistor type that the writing by injecting electrons into the floating gate, the voltage of the unselected word lines during the read negative voltage the nonvolatile semiconductor memory device characterized by comprising a
JP7333992A 1992-02-24 1992-02-24 Nonvolatile semiconductor memory device Granted JPH05234381A (en)

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US08018311 US5396459A (en) 1992-02-24 1993-02-16 Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
EP19930400468 EP0558404A3 (en) 1992-02-24 1993-02-24 Single transistor flash electrically programmable memory

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897515B2 (en) 2000-07-11 2005-05-24 Sanyo Electric Co., Ltd. Semiconductor memory and semiconductor device
JP2006155765A (en) * 2004-11-30 2006-06-15 Renesas Technology Corp Semiconductor integrated circuit
JP2011003275A (en) * 2010-10-07 2011-01-06 Renesas Electronics Corp Semiconductor integrated circuit

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