KR100460700B1 - 아날로그-디지털 변환기의 디지털 오류 교정 방법 - Google Patents

아날로그-디지털 변환기의 디지털 오류 교정 방법 Download PDF

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Abstract

본 발명은 아날로그-디지털 변환기의 디지털 오류 교정 방법에 관한 것으로, 아날로그-디지털 변환기에서 발생하는 폴딩 신호의 특성을 이용하여 하위 비트의 영역을 구분하고 각각의 영역에 따라 상위 비트의 오류를 교정함으로써 디지털 출력의 오류 교정을 단순화할 수 있고, 전력 및 면적을 최소화 할 수 있는 아날로그-디지털 변환기의 디지털 오류 교정 방법에 관한 것이다.

Description

아날로그-디지털 변환기의 디지털 오류 교정 방법{Method of digital error correction of analog-to-digital converter}
본 발명은 아날로그-디지털 변환기의 디지털 오류 교정 방법에 관한 것으로, 특히, 폴딩 구조의 저전력 고속 아날로그-디지털 변환기에서 사용될 디지털 오류 교정 방법에 관한 것이다.
종래의 폴딩 아날로그-디지털 변환기의 디지털 오류 교정 방법으로는 상위 비트의 판단에 따라 하위 비트의 코딩을 다르게 한 다음 이를 상위 비트와 합하는 방법을 사용한다. 이때, 하위 비트의 코딩 방법으로는 미드-라이즈 형태의 코딩을 사용한다.
도 1은 종래의 폴딩 아날로그-디지털 변환기의 디지털 오류 교정 방법을 설명하기 위한 개념도이다.
도 1을 참조하면, 종래의 폴딩 아날로그-디지털 변환기의 오류 교정 방법은 상위 비트의 값이 홀수이냐 짝수이냐에 따라서 하위 비트의 코딩을 다르게 실시하고, 이를 상위 비트의 값과 합하여 교정된 최종 출력을 얻는다.
구체적으로, 상위 비트의 '1'과 '2'사이의 경계에 해당하는 영역은 상위 비트가 '1'또는 '2' 중 어느 값으로 선택되더라도 교정에 의해 동일한 최종 코드값을 출력하게 된다. 만일, 상위 비트가 '1'로 선택되게 되면 홀수 경우의 코딩방법을 실시하여 하위 비트를 코딩하고, 상위 비트가 '2'로 선택되게 되면 짝수 경우의 코딩방법을 실시하여 하위 비트를 코딩한다. 이로써, 상위 비트의 상태에 따라 코딩되는 하위 비트의 값이 달라지고, 이 값을 상위 비트와 합하게 되면 교정된 코드값을 출력한다.
예컨대, 도 1의 N비트의 하위 비트를 갖는 아날로그-디지털 변환기에서 M영역에서 상위 비트가 '1' 또는 '2'로 판단되었을 때 출력코드를 살펴보면 다음과 같다.
M영역에서 상위 비트가 '1'로 판단되었다면, 하위비트의 코딩을 '상위비트가 홀수일 경우 하위비트 코딩'방법을 이용하여 실시하게 되고 2N+1- 1이 하위 비트로 코딩된다. 최종 출력코드는 상위 비트에 2N을 곱한 다음 코딩된 하위 비트를 더하여 출력된다. 이를 수식으로 표현하면 1 × 2N+ 2N+1- 1 = 2N+1+ 2N- 1 이된다.
한편, M영역에서 상위 비트가 '2'로 판단되었다면, 하위비트의 코딩을 상위비트가 짝수일 경우 하위 비트 코딩 방법을 이용하여 실시하게 되면 2N-1이 하위 비트로 코딩된다. 따라서, 이를 수식으로 표현하면 2 × 2N+ 2N- 1 = 2N+1+ 2N- 1 이된다. 즉, 상위 비트가 짝수일 경우와 홀수일 경우 하위 비트가 2N만큼 차이 나도록 코딩하여 상위 비트가 '1'로 판단되거나 '2'로 판단되거나 동일한 출력을 얻을 수 있다.
상술한 오류 교정 방법에 관한 상세한 기술은, 2001년 2월 'M.J.choe, et al'에 의해 'IEEE JSSC VOL.36 No.2'에 게재된 'An 8-b 100-M Sample/s CMOS Pipelined Folding ADC'에 개시되어 있다.
상기의 기술에 따르면, 상위 비트가 짝수일 경우와 홀수일 경우 하위 비트에대하여 서로 다른 코딩을 수행하여야 하므로 서로 다른 2개의 디코더가 요구되며, 각각의 디코더는 N비트의 하위 비트 처리를 위하여 2N+1개의 입력을 N+1비트로 디코딩하는 논리회로를 요구하게 된다. 또한 여러 단으로 폴딩을 구성하여 각각의 단에서 디지털 출력을 얻는 경우 상술한 오류 교정 과정을 반복하게 하여 디지털 오류 교정을 위한 시스템의 구성을 매우 어렵게 하는 문제점이 있었다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 폴딩 구조의 아날로그-디지털 변환기에서 폴딩 신호의 특성을 이용하여 하위 비트가 속한 영역을 구분하고 각 영역에 따라 상위 비트의 오류를 교정함으로써 디지털 출력의 오류 교정을 단순화할 수 있고, 전력 및 면적을 최소화 할 수 있는 디지털 오류 교정방법을 제공하는데 그 목적이 있다.
도 1은 종래의 폴딩 아날로그-디지털 변환기의 디지털 오류 교정 방법을 설명하기 위한 개념도이다.
도 2는 본 발명에 따른 폴딩 아날로그-디지털 변환기의 디지털 오류 교정 방법을 설명하기 위한 개념도이다.
도 3a 및 도 3b는 본 발명에 따른 오류 교정 방법을 8개의 폴딩신호를 갖는 아날로그-디지털 변환기에 적용하였을 경우에 발생되는 신호에 따른 교정 방법을 설명하기 위한 개념도이다.
도 4a는 예상되는 상위 비트가 짝수일 때 미드-라이즈 방식 또는 미드-트레드 방식을 적용한 아날로그-디지털 변환기의 오류 검출을 설명하기 위한 개념도이고, 도 4b는 예상되는 상위 비트가 홀수일 때 미드-라이즈 방식 또는 미드-트레드 방식을 적용한 아날로그-디지털 변환기의 오류 검출을 설명하기 위한 개념도이다.
도 5는 본 발명에 따른 미드-트레드 코딩에서의 디지털 교정기법을 다단 구조의 폴딩 아날로그-디지털 변환기에 적용한 개념도이다.
본 발명에 따른 하위 비트 코딩 영역을 예상되는 상위 비트의 상태가 홀수 또는 짝수 각각에 대해 2개 영역 씩 총 4개의 영역으로 정의하는 단계와, 상기 예상되는 상위 비트의 상태가 홀수 또는 짝수 각각에 따라 정의된 2개의 상기 하위 비트 코딩 영역을 예상 영역으로 결정하는 단계와, 상기 하위 비트를 코딩하는 단계와, 상기 정의된 총 4개의 상기 하위 비트 코딩 영역중 상기 하위 비트 코딩 결과에 해당하는 영역을 비교 영역으로 결정하는 단계와, 상기 예상 영역과 상기 비교 영역을 비교하여 상기 예상되는 상위 비트의 오류 검출 및 교정을 실시하는 단계 및 상기 오류 검출 및 교정을 통해 얻어진 상기 예상되는 상위 비트를 상위 비트로 하여, 상기 코딩된 하위 비트와 합하여 출력하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 디지털 오류 교정 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명에 따른 폴딩 아날로그-디지털 변환기의 디지털 오류 교정 방법을 설명하기 위한 개념도이다.
도 2를 참조하면, 아날로그-디지털 변환기의 디지털 오류 교정을 위하여 폴딩 신호로부터 얻어진 2N개의 하위 비트 출력 값을 일정 영역으로 구분하고 해당영역 신호와 상위 비트의 패러티에 따라 상위 비트를 가감함으로써 디지털 출력을 교정한다.
이는, 폴딩구조에서 실제 정확한 출력신호에 관한 정보는 상위비트가 아닌 하위비트에 실려 있으므로 상위비트의 출력이 하위 비트가 속한 영역에서 예상되는 상위 비트 값과 다른 값을 출력할 경우 하위 비트에 의하여 상위 비트값을 교정한 후 상위비트와 하위 비트를 합하여 출력하게 된다.
구체적으로, 예상되는 상위 비트의 상태(즉, 홀수이냐, 짝수이냐)에 따라 하위 비트를 각각 2개의 동일한 크기의 영역으로 구분한다. 짝수의 상위 비트가 예상되는 하위 비트의 영역을 'A'와 'B'로 나누고, 홀수의 상위 비트가 예상되는 하위 비트의 영역을 'C'와 'D'로 구분하여 전체 하위 비트를 4개의 영역으로 구분한다.
다음으로 상위 비트의 교정방법을 설명하면 다음과 같다.
예상되는 상위 비트의 상태가 짝수일 경우에는 하위 비트의 코딩 영역이 'A' 또는 'B'가 되어야 하는데, 그렇지 않고 하위 비트의 코딩 영역이 'C'나 'D'로 코딩되었다면, 예상되는 상위 비트에 오류가 발생한 것으로 판단하여 하위 비트의 영역에 따라서 예상되는 상위 비트에 1을 감하거나 더하여 오류를 교정하여 상위 비트를 출력한다. 구체적으로, 하위 비트의 코딩 영역이 'A'가 출력되었는데, 예상되는 상위 비트의 상태가 홀수이면 예상되는 상위 비트에 1을 더하여 상위 비트로 출력함으로 오류를 교정한다. 하위비트의 코딩영역이 'B'가 출력되었는데, 예상되는 상위 비트의 상태가 홀수이면 예상되는 상위 비트에 1을 감하여 상위 비트로 출력함으로 오류를 교정한다. 하위비트의 코딩영역이 'C'가 출력되었는데, 예상되는 상위 비트의 상태가 짝수이면 예상되는 상위 비트에 1을 더하여 상위 비트로 출력함으로 오류를 교정한다. 하위 비트의 코딩 영역이 'D'가 출력되었는데, 예상되는 상위 비트의 상태가 짝수이면 예상되는 상위 비트에 1을 감하여 상위 비트로 출력함으로 오류를 교정한다.
이를 실제의 아날로그-디지털 변환기에 적용하였을 때를 구체적으로 설명하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 오류 교정 방법을 8개의 폴딩신호를 갖는아날로그-디지털 변환기에 적용하였을 경우에 발생되는 신호에 따른 교정 방법을 설명하기 위한 개념도이다.
도 2를 8개의 폴딩 신호를 갖는 아날로그-디지털 변환기에 적용하면, 도 3a와 같이 하위 0000001에서 11111111까지 1이 하나씩 첨가되면서 쉬프트된 값으로 출력이 나오고, 다음으로 11111110에서 00000000까지 0이 하나씩 첨가되면서 쉬프트된 값으로 출력되어 총 00000001에서 00000000까지의 16개의 경우의 수가 나타난다. 이때, 00000001에서 00001111까지를 'A'영역으로 정의하고, 00011111에서 11111111까지를 'B'영역으로 정의하고, 1111110에서 11110000까지를 'C'영역으로 정의하고, 11100000에서 00000000까지를 'D'영역으로 정의한다.
영역구분 방법으로는 폴딩 신호의 출력중 2개의 비트의 상태에 따라서 간단히 결정할 수 있다. 예를 들어, 8개의 폴딩 신호 출력중 최상위 비트를 첫 번째 비트라 할 때, 4번째 비트와 8번째의 비트를 관찰하여 영역을 구분하게 된다. 4번째와 8번째 비트의 출력이 각각 '0'과 '1'이 출력되면 'A' 영역으로, '1'과 '1'이 출력되면 'B' 영역으로, '1'과 '0'이 출력되면 'C' 영역으로, '0'과 '0'이 출력되면 'D' 영역으로 구분하게 된다. 물론, 이에 한정되지 않고, 상위 비트의 상태에 따라서 하위 비트의 영역을 다양한 방법으로 구분할 수 있다. 실제 하위비트의 출력은 도 3b에서와 같이, 도 3a의 출력중 최상위 비트가 1이면 나머지 비트를 역전시켜서 출력함으로써, 'A'와 'C', 'B'와 'D'영역의 출력을 동일한 출력값을 갖도록 하는 방법으로 디코더를 단순화 할 수 있다.
상술한 방법으로 하위 비트가 속한 영역으로부터 영역 신호를 도출하고, 상위 비트의 상태(패러티)가 하위 비트가 속한 영역으로부터 예상되는 결과와 동일 할 경우에는 상위 비트에 오류가 없음을 판단하여, 코딩된 하위 비트와 상위 비트를 합하여 출력하게 된다. 만일 상위 상태가 하위 비트가 속한 영역으로부터 예상되는 결과와 상이할 경우에는 상위 비트를 교정하여, 코딩된 하위 비트와 교정된 상위 비트를 합하여 출력하게 된다.
이를 구체적인 예를 들어 설명하면, 하위 비트가 11111111의 값('B'영역)을 갖는다면, 상위 비트에 오류가 없을 경우 상위 비트의 상태는 짝수를 출력해야 한다. 따라서, 상위 비트의 출력이 0(짝수)이라면 오류가 없는 것으로 판단하고 이를 상위비트로 하여, 하위 비트의 값을 더하여 출력한다. 만일 상위 비트가 상위 비트의 1/2 오차 범위 내에서 오류를 발생했다면 상위 비트는 1을 출력할 것이고, 상기에서 기술한 바와 같이 하위 비트가 `B`영역에 속하는 상태에서 홀수가 발생한 경우이므로 상위 비트에서 1을 감하여 0을 최종 출력하게 되어 오류가 없는 경우와 동일한 출력을 얻게 된다. 마찬가지로 하위 비트가 11110000의 값('C'영역)을 갖는다면, 상위 비트에 오류가 없을 경우 상위 비트는 홀수의 값을 가져야 한다. 따라서, 상위 비트의 출력이 1이라면 오류가 없는 것으로 판단하고 이를 상위비트로 하여, 하위 비트의 값을 더하여 출력한다. 만일 상위 비트가 상위 비트의 1/2 오차 범위 내에서 오류를 발생했다면 상위 비트는 0을 출력할 것이고, 상기에서 기술한 바와 같이 하위 비트가 `C`영역에 속하는 상태에서 짝수가 발생한 경우이므로 상위 비트에 1을 더하여 1을 최종 출력하게 되어 오류가 없는 경우와 동일한 출력을 얻게 된다. 참고로 하위 비트가 `C`영역에 존재하고 오류가 없는 상위 비트가 1이라고 할 때, 상위비트에 오류가 발생하여 2를 출력하였다면, 이는 교정 가능한 상위 비트의 오차 범위(상위 비트의 1/2)를 초과하므로 상위 비트의 교정이 불가능하게 된다.
본 발명의 아날로그-디지털 변환 방식은 미드-라이즈와 미드-트레드 방식이 있는데, 지금까지 상술한 코딩 방식은 미드-라이즈 방식을 중심으로 설명하였다. 이하 미드-라이즈 방식을 기준으로 미드-트레드 방식을 본 발명에 적용하였을 경우에 관해 설명하겠다.
도 4a는 예상되는 상위 비트가 짝수일 때 미드-라이즈 방식 또는 미드-트레드 방식을 적용한 아날로그-디지털 변환기의 오류 검출을 설명하기 위한 개념도이고, 도 4b는 예상되는 상위 비트가 홀수일 때 미드-라이즈 방식 또는 미드-트레드 방식을 적용한 아날로그-디지털 변환기의 오류 검출을 설명하기 위한 개념도이다.
도 4a를 참조하면, 미드-라이즈 방식은 상위 비트가 짝수일 경우 하위 비트가 속한 영역이 'A' 또는 'B'영역일 때는 상위 비트를 상위 비트로 출력한다. 만일, 하위 비트가 속한 영역이 'C'영역이었다면 상위 비트에 1을 더하여 교정을 실시하고, 이를 상위 비트로 출력한다. 또한, 하위 비트가 속한 영역이 'D'영역이었다면 상위 비트에 1을 감하여 교정을 실시하고, 이를 상위 비트로 출력한다.
한편 미드-트레드 방식은 상위 비트가 짝수일 경우 하위 비트가 속한 영역이 'A' 또는 'B'영역일 때는 예상되는 상위 비트를 교정 없이 그대로 출력하고, 만일 하위 비트가 속한 영역이 'C' 또는 'D'영역이었다면 상위 비트에 1을 감하여 교정을 실시하고, 이를 상위 비트로 출력한다.
구체적으로, 미드-트레드 방식을 통해 상위 비트의 출력 값이 '2'이고, 하위 비트가 속한 영역이 'A'또는 `B` 영역이면, 상위 비트의 교정 없이 '2'를 상위 비트로 하위 비트와 합하여 출력한다. 이를 미드-라이즈에서의 교정과 비교하면 미드-라이즈에서는 하위비트가 `A`또는 `B`인 경우 상위비트에 변화 없이 상위 비트와 하위 비트를 더하여 출력하므로 두 방식이 동일한 출력을 나타냄을 알 수 있다. 하위 비트가 속한 영역이 'C' 또는 'D' 영역으로 판단 되었다면, 미드-트레드 방식에서는 상위 비트에서 1을 감하여 상위 비트 교정을 실시한 다음 '1'을 상위 비트로 출력하여 도4a에서 비교되는 바와 같이 미드-라이즈 방식을 사용할 경우와 동일한 출력을 갖는다.
도 4b를 참조하면, 미드-라이즈 방식은 상위 비트가 홀수일 경우 하위 비트의 코딩영역이 'C' 또는 'D'영역일 때는 상위 비트를 상위 비트로 출력한다. 만일 하위 비트의 코딩 영역이 'A'영역이었다면 상위 비트에 1을 더하여 교정을 실시하고, 이를 상위 비트로 출력한다. 또한 하위 비트 코딩 영역이 'B'영역이었다면 상위 비트에 1을 감하여 교정을 실시하고, 이를 상위 비트로 출력한다.
한편 미드-트레드 방식은 상위 비트가 홀수일 경우 하위 비트의 코딩영역이 'C' 또는 'D'영역일 때는 상위 비트를 상위 비트로 출력하고, 만일 하위 비트의 코딩 영역이 'A' 또는 'B'영역이었다면 상위 비트에 1을 감하여 교정을 실시하고, 이를 상위 비트로 출력한다.
구체적으로, 미드-트레드 방식을 통해 상위 비트의 출력 값이 '1'이고, 하위 비트의 코딩 영역이 'C' 또는 'D'영역이면, 상위 비트의 교정 없이 '1'을 상위 비트로 출력한다. 하지만, 하위 비트 코딩 영역이 'A' 또는 'B' 영역이 선택 되었다면, 예상되는 상위 비트에서 1을 감하여 상위 비트 교정을 실시한 다음 '0'을 상위 비트로 출력하여 미드-라이즈 방식을 사용한 경우와 동일한 출력을 얻는다.
이로써, 미드-트레드 방식을 선택할 경우 예상되는 상위 비트 값이 변환 되지 않는 영역을 A'로 설정을 하고, 예상되는 상위 비트의 오류를 교정하는 영역을 B'로 정의 하여 단지 2개의 영역만으로 오류를 교정할 수 있어서 하드웨어적으로 더욱 간단하게 구현할 수 있다.
또한, 다단 폴딩 구조의 아날로그-디지털 변환기에서의 디지털 오류 교정은 상술한 미드-라이즈 코딩에서의 디지털 오류교정 방법과 미드-트레드 코딩에서의 디지털 교정방법을 연속적으로 사용하거나 하드웨어 구현상의 장단점에 따라 두 방법을 혼합하여 사용이 가능하며 본 발명의 교정 기법을 사용할 경우 미드-트레드 코딩을 연속적으로 적용할 경우 가장 간단하게 교정기를 구현할 수 있다.
도 5는 본 발명에 따른 미드-트레드 코딩에서의 디지털 교정기법을 다단 구조의 폴딩 아날로그-디지털 변환기에 적용한 개념도이다.
도 5를 참조하면, 오류의 교정은 하위 비트부터 상위 비트로 이루어지며, 교정 방법은 제안한 미드-트레드 코딩 방식을 반복함으로써 실시된다. 예컨대, 하위 비트가 속한 영역이 A''이고 교정되기 전의 중간 비트의 페러티가 1일 경우 교정된 중간 비트값을 교정되기 전의 값에서 1을 감한 값이 되며, 이와 같이 교정된 중간 비트 출력에 의해 다시 상위 비트를 교정하게 된다.
구체적으로, 중간 비트의 최하위 비트가 1일 경우, 하위 비트가 A''영역에속하면 중간 비트에서 1을 감하여 출력하고, 하위 비트가 B''영역에 속하면 중간 비트를 그대로 출력한다. 중간 비트의 최하위 비트가 0일 경우, 하위 비트가 A''영역에 속하면 중간 비트를 그대로 출력하고, 하위 비트가 B''영역에 속하면 중간 비트에 1을 감하여 출력한다. 이와 같이 중간비트 출력을 교정한 다음 상위 비트를 교정하게 된다. 상위 비트의 최하위 비트가 1일 경우, 교정된 중간비트가 A'영역에 속하면 상위 비트에서 1을 감하여 출력하고, 교정된 중간 비트가 B'영역에 속하면 상위 비트를 그대로 출력한다. 상위 비트의 최하위 비트가 0일 경우, 교정된 중간비트가 A'영역에 속하면 상위 비트를 그대로 출력하고, 교정된 중간 비트가 B'영역에 속하면 상위 비트에서 1을 감하여 출력한다. 이는 종래의 다단의 아날로그-디지털 교정기의 복잡도를 줄일 수 있다.
또한 본 발명의 디지털 오류 교정 방법은 미드-라이즈 또는 미드-트레드 형태의 코딩을 진행하여 N비트의 하위 비트 출력을 얻기 위하여 2N개의 입력을 N비트로 디코딩하는 논리회로를 사용한다.
상술한 바와 같이, 본 발명은 아날로그-디지털 변환기의 디지털 오류 교정 방법을 이용하여 디지털 교정기의 구조를 단순화 하고, 하위 비트 디코더의 복잡도를 기존의 반으로 줄일 수 있고, 교정기 및 디코더의 전력소모와 면적을 최소화 할 수 있다.
또한, 아날로그-디지털 변환기의 디지털 오류 교정 방법은 미드-라이즈 형태와 미드-트레드 형태의 코딩이 모두 적용 가능하여 아날로그-디지털 변환 구현에 가장 적합한 코딩 방법으로 하드웨어 구현이 가능하다.
또한, 다단 폴딩 구조의 디지털 교정에도 본 발명의 디지털 오류 교정 방법을 용이 하게 적용할 수 있다.

Claims (5)

  1. (a)하위 비트 코딩 영역을 예상되는 상위 비트의 홀수 또는 짝수 각각의 상태에 따라 2개 영역씩 총 4개의 영역으로 정의하는 단계;
    (b)상기 하위 비트를 코딩하는 단계;
    (c)상기 하위 비트 코딩 결과가 상기 예상되는 상위비트의 상태와 일치하는지 여부를 판단하는 단계;
    (d)일치하는 경우 상기 코딩된 하위 비트와 상기 예상되는 상위 비트를 합하여출력하고, 일치하지 않는 경우 상기 예상되는 상위 비트를 교정하여 이를 상기 코딩된 하위 비트와 합하여 출력하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 디지털 오류 교정 방법.
  2. 제 1 항에 있어서, 상기 (a)단계는,
    상기 하위 비트 코딩 결과에서 2비트를 추출하고, 상기 2비트의 로직 상태가 동일한 값들의 상기 하위 비트 코딩결과를 하나의 영역으로 정의하는 것을 특징으로 하는 아날로그-디지털 변환기의 디지털 오류 교정 방법.
  3. 제 1 항에 있어서, 상기 하위 비트 코딩은 미드-라이즈 형태의 코딩 방식 또는 미드-트레드 형태의 코딩 방식인 것을 특징으로 하는 아날로그-디지털 변환기의 디지털 오류 교정 방법.
  4. 제 3 항에 있어서, 상기 하위 비트의 코딩이 미드-라이즈 형태의 코딩 방식일 경우, 상기 하위 비트 코딩 결과가 상기 예상되는 상위 비트의 상태와 일치하지 않을때 상기 예상되는 상위 비트에 1을 더하거나 감하여 상기 예상되는 상위 비트를 교정하는 것을 특징으로 하는 아날로그-디지털 변환기의 디지털 오류 교정 방법.
  5. 제 3 항에 있어서, 상기 하위 비트의 코딩이 미드-트레드 형태의 코딩 방식일 경우, 상기 하위비트 코딩 결과가 상기 예상되는 상위 비트의 상태와 일치하지 않을때 상기 예상되는 상위 비트에 1을 감하여 상기 예상되는 상위 비트를 교정하는 것을 특징으로 하는 아날로그-디지털 변환기의 디지털 오류 교정 방법.
KR10-2002-0062748A 2002-10-15 2002-10-15 아날로그-디지털 변환기의 디지털 오류 교정 방법 KR100460700B1 (ko)

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