KR100460148B1

KR100460148B1 - 이더넷 기반의 역다중화 시스템 및 그 방법

Info

Publication number: KR100460148B1
Application number: KR10-2002-0026499A
Authority: KR
Inventors: 허기영
Original assignee: 주식회사 코어세스
Priority date: 2002-05-14
Filing date: 2002-05-14
Publication date: 2004-12-08
Also published as: KR20030088675A; WO2003096620A1; AU2002354504A1

Abstract

본 발명은 서로 다른 이더넷 사이를 트위스트 페어 케이블을 이용하는 디지털가입자회선(xDSL : Digital Subscriber Line) 방식으로 연결시킴으로써 광대역 데이터 전송이 가능하면서도 망구성 비용을 절감할 수 있도록 된 이더넷 기반의 역다중화 시스템 및 그 방법에 대한 것으로서, 그 기술적 구성은 제1 및 제2 이더넷 사이를 다수의 트위스트 페어 케이블을 이용하여 통신연결시키는 역다중화 시스템에 있어서, 상기 제1 이더넷으로부터 수신된 이더넷 프레임을 헤더정보에 소정 정렬정보를 포함하고 고정길이를 갖는 다수의 IME 셀로 분할변환하고, 각 IME 셀을 xDSL 신호로 변조한 후, 상기 트위스트 페어 케이블로 이루어진 전송회선으로 전송하거나, 상기 전송회선으로부터 수신된 다수의 xDSL 신호를 다수의 IME 셀로 복조하고, 복조된 다수의 IME 셀을 상기 정렬정보에 따라 순차적으로 정렬한 후, 원래 이더넷 프레임으로 재조립하여 제1 이더넷으로 전송하기 위한 제1 IME 장치와; 상기 트위스트 페어 케이블의 타단과 상기 제2 이더넷 사이에 접속되며 상기 제1 이더넷과 제2 이더넷 사이에서 상기 IME 셀을 이용한 데이터 송수신이 이루어지도록 상기 제1 IME 장치와 동일한 내부 구성을 갖는 제2 IME 장치를 포함하여 구성된 것을 특징으로 한다.

Description

이더넷 기반의 역다중화 시스템 및 그 방법{Inverse Multiplexing System over Ethernet and Method using the same}

본 발명은 통신망에 접속되는 역다중화 시스템 및 그 방법에 대한 것으로서, 특히 서로 다른 이더넷(Ethernet) 사이를 트위스트 페어 케이블을 이용하는 디지털가입자회선(xDSL : Single pair High speed Digital Subscriber Line) 방식으로 연결시킴으로써 광대역 데이터 전송이 가능하면서도 망구성 비용을 절감할 수 있도록 된 이더넷 기반의 역다중화 시스템 및 그 방법에 대한 것이다.

과거에는 근거리 통신망(LAN : Local Area Network)과 광역망(WAN : Wide Area Netork) 간의 정보전송시 종단 시스템(End system) 마다 개별적인 전송방법을 사용하여 이종 통신망 간에 호환성이 보장되지 않는 문제점이 있었다. 이에 종단 시스템(End system)의 종류와 무관하게 정보전송의 호환성을 보장하는 비동기전송모드(ATM : Asynchronous Transfer Mode) 표준이 도입되었다.

ATM 망은 각각 전송대역폭이 1.544Mbps, 2.048Mbps, 45Mbps, 155Mbps인 T1, E1, DS3, STM1 급 전송회선을 사용한다. STM1, DS3 급은 전송대역폭은 크지만 전송회선으로 광케이블을 사용하여 유지비용이 고가이고, E1, T1 급은 상대적으로 전송대역폭은 작지만 기존 공중전화교환망(PSTN : Public Switched Telephone Network)에 폭넓게 설치된 트위스트 페어 케이블을 전송회선으로 사용하여 유지비용이 적게 든다.

이러한 유지비용상의 문제로 인하여 ATM 망을 통해 전송되는 광대역의 ATM 셀 스트림(Cell Stream)을 고가, 단일의 전송회선(광케이블)을 통해 전송하는 것이 아니라 저가, 다수의 전송회선(트위스트 페어 케이블)을 이용하여 전송할 수 있도록 제안된 것이 종래의 역다중화(IMA : Inverse Multiplexing over ATM) 시스템(이하, "IMA 시스템"이라 칭함)이다.

도 1은 종래 IMA 시스템(10)의 구성을 나타낸 블록구성도로서, 이는 제1 및 제2 IMA 장치(1, 2)를 다수의 트위스트 페어 케이블로 이루어진 전송회선(3)을 통해 연결하여 제1 IMA 장치(1)와 접속된 제1 ATM 망(4)과 제2 IMA 장치(2)와 접속된 제2 ATM 망(5)을 통신접속시키게 된다.

도 1에서 상기 제1 IMA 장치(1)는 제1 ATM 망(4)으로부터 수신된 ATM 셀 스트림을 다수의 서브 스트림으로 분리하고, 각 서브 스트림을 그 분리 갯수에 대응되게 설치된 전송회선(3)으로 전송하거나, 각 전송회선(3)으로부터 수신된 다수의 서브 스트림을 원래 ATM 셀 스트림으로 복원하여 제1 ATM망(4)으로 전송하기 위한 것이다.

상기 제2 IMA 장치(2)는 제2 ATM 망(5)과 전송회선(3) 사이에서 상기 제1 IMA 장치(1)와 동일한 동작을 수행하도록 상기 제1 IMA 장치(1)와 동일한 내부 구성을 가지게 된다. 그리고 상기 전송회선(3)은 상기 제1 및 제2 IMA 장치(1, 2) 사이에서 예컨대, E1, T1 링크를 형성하는 다수의 트위스트 페어 케이블을 하나의 그룹으로 지정하여 이용하게 된다.

따라서 제1 ATM망(4)으로부터 수신된 ATM 셀 스트림은 제1 IMA 장치(1)를 통해 다수의 서브 스트림으로 분리되어 전송회선(3)으로 전송된 후, 제2 IMA 장치(2)를 통해 단일의 ATM 셀 스트림으로 복원되어 제2 ATM망(5)으로 전송된다. 이때 제1 IMA 장치(1)의 셀 스트림 분리 및 제2 IMA 장치(2)의 셀 스트림 복원 동작은 순차적으로 분리 및 복원이 이루어지는 라운드 로빈 방식(Round robin sequence)으로 수행된다. 그리고 제2 IMA 장치(2)로부터 제1 IMA 장치(1)로의 ATM 셀 스트림 전송동작은 상기한 과정의 역으로 수행된다. 따라서 도 1의 IMA 시스템(10)에 의하면, 다수의 트위스트 페어 케이블을 하나의 그룹으로 지정하는 방식으로 광대역의 ATM 셀 스트림을 효율적으로 전송할 수 있게 된다.

한편 최근 초고속 인터넷의 보급 확산과 통신기술의 진보에 따라 LAN과 WAN을 연결하는 전송망으로 고가의 ATM 망을 대체하여 현재 폭넓게 퍼져 있는 이더넷을 이용하려는 시도가 행해지고 있다. 이러한 LAN과 WAN 사이의 전송망은 멀티미디어 서비스등 각종 광대역 서비스를 효율적으로 제공하도록 고속의 전송망이 요구되기 때문에 양 통신망 사이를 광케이블로 접속하는 것이 바람직할 것이다.

그러나 현실적으로 이더넷이 접속되는 모든 전송망에 광케이블을 설치하는 것은 장기간이 소요될 것이며, 막대한 비용이 투자되어야 한다. 이에 트위스트 페어 케이블을 이용하면서도 멀티미디어 서비스에 적합한 고속의 데이터 통신을 가능하게 하고, 이더넷에 접속될 수 있는 역다중화 시스템의 필요성이 대두된 것이다.

이에 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 이더넷 사이를 트위스트 페어 케이블을 이용하는 xDSL 방식으로 연결하여 광대역 데이터 전송이 가능하면서도 망구성 비용을 절감할 수 있도록 된 이더넷 기반의 역다중화 시스템 및 그 방법을 제공함에 그 목적이 있다.

도 1은 종래 IMA 시스템의 구성을 간략하게 나타낸 블록구성도.

도 2는 본 발명의 일실시예에 따른 IME 시스템의 구성을 나타낸 블록구성도.

도 3a는 본 발명의 일실시예에 따른 IME 셀의 데이터 포맷을 나타낸 도면.

도 3b는 종래 ATM 셀의 데이터 포맷을 나타낸 도면.

도 4는 도 2에 도시된 IME 셀 변환부(240)의 내부 구성을 기능적으로 나타낸 기능블록도.

도 5은 도 4에 도시된 제1 SAR부(242)의 내부 구성을 기능적으로 나타낸 기능블록도.

도 6은 도 4에 도시된 제2 SAR부(245)의 내부 구성을 기능적으로 나타낸 기능블록도.

도 7a 내지 도 7c는 본 발명의 일실시예에 따른 이더넷 기반의 역다중화 시스템의 동작을 설명하기 위한 플로우챠트.

*** 도면의 주요 부분에 대한 부호의 설명 ***

1 : 제1 IMA 장치, 2 : 제2 IMA 장치,

3, L1 : 전송회선, 4, 5 : 제1, 제2 ATM 망,

20 : 제1 IME 장치, 30 : 제2 IME 장치,

210 : 이더넷 인터페이스부, 220 : 유토피아 인터페이스부,

230 : 메모리, 240 : IME 셀 변환부,

250 : 프로세서, 260 : 롬,

270 : xDSL 모뎀부, 240a : 수신데이터 변환부,

240b : 송신데이터 변환부, 241, 246 : 제1, 제2 MAC부,

242, 245 : 제1, 제2 SAR부, 243, 244 : 제1, 제2 유토피아 접속부,

2421, 2425, 2456 : 버퍼, 2422 : 패킷분할부,

2423 : 헤더생성부, 2424 : 다중화부,

2451 : 정렬정보추출부, 2452 : 입력테이블,

2453 : 전송오류검출부, 2454 : 출력테이블,

2455 : 입출력카운터, 2457 : 출력검출부.

상기 목적을 달성하기 위한 본 발명에 따른 이더넷 기반의 역다중화 시스템은 제1 및 제2 이더넷 사이를 다수의 트위스트 페어 케이블을 이용하여 통신연결시키는 역다중화 시스템에 있어서, 상기 제1 이더넷에 접속하여 이더넷 프레임의 흐름제어를 수행하는 이더넷 인터페이스부와, 상기 이더넷 인터페이스부로부터 수신된 이더넷 프레임을 고정길이를 가지며 헤더정보에 소정 정렬정보가 포함된 다수의 IME 셀로 분할하거나 다수의 IME 셀을 상기 정렬정보에 따라 원래 이더넷 프레임으로 재조립하는 IME 셀 변환부와, 상기 IME 셀 변환부와 상기 트위스트 페어 케이블의 일단 사이에 접속되어 IME 셀과 xDSL 신호 간의 변복조 동작을 수행하는 xDSL 모뎀부와, 상기 IME 셀 변환부와 상기 xDSL 모뎀부 사이에 접속되어 ATM 표준에 따라 IME 셀 전송을 인터페이스하는 유토피아 인터페이스부와, 상기 IME 셀 변환부의 이더넷 프레임과 IME 셀 간의 변환동작시 처리되는 각종 데이터를 일시 저장하기 위한 메모리 및, 상기 IME 셀 변환부의 동작을 전반적으로 제어하기 위한 제어수단이 구비된 제1 IME 장치와; 상기 트위스트 페어 케이블의 타단과 상기 제2 이더넷 사이에 접속되어 상기 IME 셀을 이용한 데이터 송수신이 이루어지도록 상기 제1 IME 장치와 동일한 내부 구성을 갖는 제2 IME 장치를 포함하여 구성된 것을 특징으로 한다.

또한 본 발명에서 상기 IME 셀의 데이터 포맷은 상기 정렬정보가 포함된 헤더정보와 상기 이더넷 프레임의 이더넷 패킷이 분할된 페이로드로 이루어지고; 상기 정렬정보는 이더넷 프레임의 이더넷 패킷을 구분하도록 순차적인 번호/기호정보로 이루어진 패킷아이디와, 상기 패킷아이디가 동일한 다수의 IME 셀을 구분하도록 순차적인 번호/기호정보로 이루어진 셀아이디와, 상기 패킷아이디가 동일한 IME 셀의 총갯수 정보를 포함하여 구성된 것을 특징으로 한다.

또한 본 발명에서 상기 IME 셀 변환부는 상기 제어수단의 제어하에 이더넷 프레임을 구성하는 프리엠블, FCS, 이더넷 패킷의 분리/결합을 수행하는 MAC 처리수단과; 상기 이더넷 패킷을 상기 정렬정보가 포함된 다수의 IME 셀 페이로드로 분할하거나 다수의 IME 셀 페이로드를 상기 정렬정보에 따라 원래 이더넷 패킷으로재조립하는 SAR 처리수단 및; ATM 표준에 따라 IME 셀을 송수신하도록 유토피아 정합을 수행하는 유토피아 정합수단을 포함하여 구성된 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명에 따른 이더넷 기반의 역다중화 방법은 제1 및 제2 이더넷 사이를 다수의 트위스트 페어 케이블을 이용하여 통신연결시키는 역다중화 방법에 있어서, 상기 제1 이더넷으로부터 수신된 이더넷 프레임을 소정 정렬정보를 포함하고 53 바이트의 고정길이를 갖는 다수의 IME 셀로 분할하는 셀분할단계와, 변환된 다수의 IME 셀을 각각 xDSL 신호로 변조한 후 상기 트위스트 페어케이블로 이루어진 전송회선을 통해 전송하는 신호전송단계와, 상기 전송회선을 통해 수신된 다수의 xDSL 신호를 각각 IME 셀로 복조한 후 상기 정렬정보에 따라 각 IME 셀을 순차로 정렬하는 셀정렬단계 및, 정렬된 다수의 IME 셀을 원래 이더넷 프레임으로 재조립하여 상기 제2 이더넷으로 전송하는 신호복원단계를 포함하여 이루어진 것을 특징으로 한다.

따라서 상기한 구성에 의하면, 광대역 데이터 전송이 가능하면서도 망구성 비용을 절감할 수 있도록 된 이더넷 기반의 역다중화 시스템 및 그 방법을 제공할 수 있게 된다.

이하 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.

먼저 본 발명에 따른 실시예에 사용되는 용어를 정의하기로 한다. 본 발명에 따른 이더넷 기반의 역다중화 시스템은 종래 ATM 기반의 IMA 시스템과 달리 이더넷을 기반으로 하므로 "IME(IME : Inverse Multiplexing over Ethernet) 시스템"이라 정의하고, 상기 IME 시스템을 통해 이더넷 프레임을 다수의 xDSL 신호로 역다중 전송하거나, 다수의 xDSL 신호를 이더넷 프레임으로 다중 전송할 때 그 이더넷 프레임을 정확히 복원하도록 이용되는 소정 정렬정보를 갖는 셀(Cell) 정보를 "IME 셀"이라 정의하기로 한다.

도 2는 본 발명의 일실시예에 따른 IME 시스템의 구성을 나타낸 블록구성도로서, 이는 제1 및 제2 IME 장치(20, 30)를 다수의 트위스트 페어 케이블로 이루어진 전송회선(L1)을 통해 xDSL 방식으로 연결하여 제1 IME 장치(20)와 접속된 제1 이더넷과 제2 IME 장치(30)와 접속된 제2 이더넷을 통신접속시키도록 구성된다.

도 2에서 상기 제1 IME 장치(20)는 제1 이더넷과 전송회선(L1)의 일단 사이에 접속되고, 제1 이더넷으로부터 수신된 이더넷 프레임을 소정 정렬정보를 갖는 다수의 IME 셀로 분할하고, 분할된 IME 셀을 소정 xDSL 신호로 변조하여 전송회선(L1)으로 전송하거나, 전송회선(L1)으로부터 수신된 다수의 xDSL 신호를 IME 셀로 복조하고 복조된 다수의 IME 셀을 상기 정렬정보에 따라 순차적으로 정렬하여 원래의 이더넷 프레임으로 재조립한 후, 제1 이더넷으로 전송하기 위한 것이다. 상기 정렬정보에 대한 상세한 설명은 후술하기로 한다.

도 2에서 상기 제2 IME 장치(30)는 제2 이더넷과 전송회선(L1)의 타단 사이에 접속되고, 전송회선(L1)과 제2 이더넷 사이에서 상기 IME 셀을 이용한 데이터 송수신이 이루어지도록 상기 제1 IME 장치(20)와 동일한 내부 구성을 갖게 된다.

그리고 상기 xDSL 방식은 주지된 SHDSL(Single pair High speed Digital Subscriber Line), SDSL(Symmetric Digital Subscriber Line), ADSL(Asymmetric Digital Subscriber Line), VDSL(Very high data rate digital subscriber Line)방식 등 다양한 디지털가입자회선 통신방식을 선택적으로 이용하는 것이 가능하다.

이하 상기 제1 및 제2 IME 장치(20, 30)의 내부 구성을 상세하게 설명하기로 한다.

도 2에 도시된 것처럼 상기 제1 및 제2 IME 장치(20, 30)는 각각 이더넷 인터페이스부(210), 유토피아 인터페이스부(220), 메모리(230), IME 셀 변환부(240), 프로세서(250), 롬(260) 및 xDSL 모뎀부(270)를 구비하여 구성된다. 그리고 상기 제2 IME 장치(30)의 내부 구성은 상기 제1 IME 장치(20)와 동일하기 때문에 설명의 편의상 그 내부 구성은 제1 IME 장치(20)와 동일한 참조번호(부호)를 붙이기로 한다.

도 2에서 상기 이더넷 인터페이스부(210)는 이더넷에 대한 접속과 이더넷 프레임의 흐름제어를 수행하기 위한 것으로서, 이는 도시되지 않은 100 BaseT 이더넷 소켓과, 100 BaseT 인터페이스를 구비하여 구성된다. 그리고 본 실시예에서 상기 제1 및 제2 IME 장치(20, 30)는 각각 100Mbps 대역폭으로 제1 및 제2 이더넷에 접속되게 된다.

도 2에서 상기 유토피아 인터페이스부(220)는 IME 셀 변환부(240)와 xDSL 모뎀부(270) 사이에서 IME 셀 전송을 위한 유토피아(UTOPIA : Universal Test and Operation PHY Interface for ATM) 인터페이스를 제공하기 위한 것이다.

본 발명에 따른 IME 셀의 데이터 포맷(도 3a)은 종래 ATM 셀 포맷(도 3b)의 HEC(Header Error Control) 필드(field)가 포함된 5 바이트(Byte)의 헤더(Header)정보(도 3a의 H1, 도 3b의 H2 참조)와 48 바이트의 페이로드(Payload)정보로 이루어진 53 바이트의 고정된 셀 포맷을 가지게 된다. 따라서 상기 IME 셀의 전송 인터페이스로 ATM 표준에 따른 유토피아 인터페이스를 사용하는 것이 가능하다.

도 2에서 상기 메모리(230)는 후술할 IME 셀 변환부(240)의 이더넷 프레임과 IME 셀 간의 데이터 변환 동작시 매체 접속 제어(MAC : Media Access Control) 처리와 AAL5(ATM Adaptation Layer 5)에 따른 분할 및 재조립(SAR : Segmentation And Reassembly) 처리시 이용되는 각종 파라메터(Parameter) 정보와, 그 데이터 변환 동작시 이더넷 프레임으로부터 분리되는 이더넷 패킷(Packet)과 이를 분할한 다수의 IME 셀 페이로드, 그리고 전송오류 체크정보 등을 일시 저장하기 위한 것이다.

도 2에서 상기 IME 셀 변환부(240)는 이더넷 인터페이스부(210)를 통해 수신된 이더넷 프레임을 상기 정렬정보를 가지는 다수의 IME 셀로 분할하여 유토피아 인터페이스부(220)로 전송하거나, 유토피아 인터페이스부(220)를 통해 수신된 다수의 IME 셀을 이더넷 프레임으로 재조립하여 이더넷 인터페이스부(210)로 전송하기 위한 것이다.

보다 상세하게 상기 IME 셀 변환부(240)는 프로세서(250)의 제어하에 이더넷 프레임과 다수의 IME 셀 간의 데이터 변환이 이루어지도록 이더넷 프레임의 프리엠블(Preamble), FCS(Frame Check Sequence), 이더넷 패킷(MAC 헤더+유저 데이터)의 분리/결합을 위한 MAC 처리와, 이더넷 프레임의 이더넷 패킷을 상기 정렬정보가 포함된 다수의 IME 셀로 분할하거나 다수의 IME 셀을 그 정렬정보에 따라 원래 이더넷 패킷로 재조립하는 SAR 처리 및, ATM 표준에 따라 IME 셀의 송수신 동작을 제어하는 유토피아 정합 처리를 수행하기 위한 것이다.

도 2에서 상기 프로세서(250)는 장치의 동작을 전반적으로 모니터링하여 그 동작상태를 관리자에게 통보하기 위한 것이고, 상기 롬(260)은 본 시스템의 온 구동시 IME 셀 변환부(240)의 로직(Logic)을 구성하기 위한 소정 동작프로그램을 저장하기 위한 것으로서, 상기 IME 셀 변환부(240)는 롬(260)의 동작프로그램에 따라 상기한 MAC 처리, SAR 처리 및, 유토피아 정합 처리를 수행하기 위한 FPGA(Field Programmable Gate Array) 로직을 구성하게 된다.

도 2에서 상기 xDSL 모뎀부(270)는 유토피아 인터페이스부(220)로부터 수신된 다수의 IME 셀을 각각 xDSL 신호로 변조하여 전송회선(L1)으로 전송하고, 전송회선(L1)으로부터 수신된 다수의 xDSL 신호를 각각 IME 셀로 복조하여 유토피아 인터페이스부(220)로 전송하기 위한 것으로서, 이는 해당 xDSL 표준에 따라 상기한 변복조 동작을 수행하도록 다수의 xDSL 모뎀(270₁~270_n)을 구비하여 구성된다.

상기 IME 셀을 xDSL 신호로 변조하는 변조방식과 전송 대역폭은 예컨대, 다음 표 1과 같다.

통신방식	변조방식	대역폭
SHDSL	TC-PAM	상향/하향 2.3Mbps
SDSL	2B1Q	상향/하향 192Kbps~2.3Mbps
ADSL	DMT	상향 1Mbps, 하향 10Mbps,
VDSL	DMT 또는 CAP	상향 26Mbps, 하향 52Mbps

따라서 상기 제1 및 제2 IME 장치(20, 30)는 제1 및 제2 이더넷을 통해 100Mbps 대역폭으로 데이터를 송수신하고, 다수의 트위스트 페어 케이블로 이루어진 전송회선(L1)을 통해 해당 xDSL 방식에 따라 (상향 대역폭+하향 대역폭)×포트수의 양방향 대역폭으로 데이터를 송수신하게 된다.

도 4는 도 2에 도시된 IME 셀 변환부(240)의 내부 구성을 기능적으로 나타낸 기능블록도로서, 이는 수신데이터 변환부(240a) 및 송신데이터 변환부(240b)를 구비하여 구성된다.

도 4에서 상기 수신데이터 변환부(240a)는 이더넷 인터페이스부(210)로부터 수신된 이더넷 프레임의 이더넷 패킷을 분리한 후, 분리된 이더넷 패킷을 53 바이트의 고정길이를 갖는 다수의 IME 셀로 분할하여 유토피아 인터페이스부(220)로 전송하기 위한 것이다.

도 4에서 상기 송신데이터 변환부(240b)는 유토피아 인터페이스부(220)로부터 수신된 다수의 IME 셀의 정렬정보를 해독하여 각 IME 셀의 페이로드를 순차로 정렬하고, 정렬된 다수의 IME 셀 페이로드를 이더넷 프레임으로 재조립하여 이더넷 인터페이스부(210)로 전송하기 위한 것이다.

이하 상기 수신데이터 변환부(240a)의 구성을 보다 상세히 설명하기로 한다.

도 4에서 상기 수신데이터 변환부(240a)는 데이터 전송방향에 따라 제1 MAC부(241), 제1 SAR부(242) 및, 제1 유토피아 접속부(243)가 순차로 접속되어 구성된다.

상기 제1 MAC부(241)는 이더넷 인터페이스부(210)로부터 전송된 이더넷 프레임을 프리엠블, FCS 및, 이더넷 패킷으로 분리하여 메모리(230)에 저장하고, 그 이더넷 패킷이 저장된 메모리(230)의 주소정보(이하, 포인터(PTR)라 칭함)를 제1 SAR부(242)로 전송하기 위한 것이다. 상기 포인터(PTR)는 메모리(230)에 저장된 데이터의 시작번지와 용량정보를 포함하여 구성된다.

상기 프리엠블은 이더넷 프레임의 동기를 찾는데 이용되고, 상기 FCS는 수신된 이더넷 패킷의 전송오류를 체크하는데 이용되며, 각각 해당 용도로 이용된 후, 메모리(230)에서 삭제된다.

상기 제1 SAR부(242)는 제1 MAC부(241)로부터 전송된 포인터(PTR)에 대응되는 이더넷 패킷을 메모리(230)로부터 독출한 후, 독출된 이더넷 패킷을 ATM 셀과 동일한 크기(53 바이트)를 갖고 정렬정보가 포함된 다수의 IME 셀로 분할하기 위한 것이다.

상기 제1 유토피아 접속부(243)는 제1 SAR부(242)로부터 수신되는 다수의 IME 셀을 유토피아 인터페이스부(220)로 전송하도록 유토피아 정합(Matching)을 수행하기 위한 것이다.

도 5는 상기 제1 SAR부(242)의 내부 구성을 기능적으로 나타낸 기능블록도로서, 이는 FIFO(First Input First Output) 버퍼(2421), 패킷분할부(2422), 헤더생성부(2423), 다중화부(MUX)(2424) 및, 셀버퍼(2425)를 구비하여 구성된다.

도 5에서 상기 FIFO 버퍼(2421)는 제1 MAC부(241)로부터 수신된 이더넷 패킷의 포인터(PTR)를 버퍼링하여 출력하기 위한 것이고, 상기 패킷분할부(2422)는 FIFO 버퍼(2421)로부터 수신된 포인터(PTR)에 따라 메모리(230)에 저장된 이더넷 패킷을 독출하고, 이를 48 바이트의 다수의 IME 셀 페이로드로 분할하기 위한 것이다.

도 5에서 상기 헤더생성부(2423)는 패킷분할부(2422)로부터 출력되는 IME 셀 페이로드에 부가되는 5 바이트의 헤더정보(도 3a의 H1)를 생성하기 위한 것이다. 상기 헤더정보(H1)는 다수의 IME 셀 페이로드를 원래 이더넷 패킷을 구성하는 순서대로 재조립하도록 소정 정렬정보를 포함하여 구성된다.

즉 도 3a에 도시된 것처럼 상기 정렬정보는 특정 이더넷 프레임의 이더넷 패킷을 구분하기 위한 패킷아이디(PID), 상기 패킷아이디(PID)가 동일한 다수의 IME 셀을 구분하기 위한 셀아이디(CID), 상기 패킷아이디(PID)가 동일한 IME 셀의 총갯수(TCN) 정보를 포함한다. 상기 패킷아이디(PID)와 셀아이디(CID)는 IME 셀 페이로드의 정렬이 용이하도록 예컨대, 순차적인 기호(번호)정보로 구성된다.

도 5에서 상기 다중화부(2424)는 패킷분할부(2422)로부터 출력되는 48 바이트의 IME 셀 페이로드와 이와 동시에 헤더생성부(2423)로부터 출력되는 5 바이트의 헤더정보(H1)를 다중화하여 IME 셀을 생성하기 위한 것이고, 상기 셀버퍼(2425)는 다중화부(2424)로부터 출력되는 IME 셀을 버퍼링하여 출력하기 위한 것이다.

이하 상기 송신데이터 변환부(240b)의 구성을 보다 상세히 설명하기로 한다.

도 4에서 상기 송신데이터 변환부(240b)는 데이터 전송방향에 따라 제2 유토피아 접속부(244), 제2 SAR부(245) 및, 제2 MAC부(246)가 순차로 접속되어 구성된다.

상기 제2 유토피아 접속부(244)는 도 2의 유토피아 인터페이스부(220)로부터 수신된 다수의 IME 셀이 제2 SAR부(245)로 전송되도록 유토피아 정합(Matching)을 수행하기 위한 것이다.

상기 제2 SAR부(245)는 제2 유토피아 접속부(244)로부터 수신된 각 IME 셀의 헤더정보(H1)에 포함된 정렬정보에 따라 패킷아이디(PID)가 동일한 IME 셀 페이로드를 순차로 정렬하여 원래 이더넷 패킷으로 복원하고, 그 이더넷 패킷이 저장된 포인터(PTR)를 제2 MAC부(246)로 출력하기 위한 것이다.

상기 제2 MAC부(246)는 제2 SAR부(245)로부터 수신된 포인터(PTR)에 따라 메모리(230)에 저장된 이더넷 패킷을 독출하고, 독출된 이더넷 패킷에 프리엠블, FCS 정보를 붙여 이더넷 프레임을 생성하고, 이를 이더넷 인터페이스부(210)로 전송하기 위한 것이다.

도 6은 상기 제2 SAR부(245)의 내부 구성을 기능적으로 나타낸 기능블록도로서, 이는 정렬정보추출부(2451), 입력테이블(2452), 전송오류검출부(2453), 출력테이블(2454), 입출력카운터(2455), 버퍼(2456) 및, 출력검출부(2457)를 구비하여 구성된다.

도 6에서 상기 정렬정보추출부(2451)는 제2 유토피아 접속부(244)로부터 수신된 각 IME 셀의 헤더정보(H1)와 페이로드를 분리하여 페이로드는 메모리(230)에 저장하고, 헤더정보(H1)로부터 상기한 패킷아이디(PID), 셀아이디(CID), IME 셀의 총갯수(TCN) 정보가 포함된 정렬정보를 추출한 후, 상기 셀아이디(CID)에 해당 IME 셀 페이로드가 저장된 포인터를 부가하여 입력테이블(2452)로 전송하기 위한 것이다.

도 6에서 상기 입력테이블(2452)은 정렬정보추출부(2451)로부터 수신된 정렬정보를 근거로 패킷아이디(PID)가 동일한 IME 셀의 셀아이디(CID)를 IME 셀의 총갯수(TCN) 만큼 수집하고, 그 셀아이디(CID)를 정해진 순번에 따라 정렬시킨 후, 정렬된 셀아이디(CID)의 포인터를 근거로 이더넷 패킷의 포인터를 출력하기 위한 것이다.

도 6에서 상기 전송오류검출부(2453)는 입력테이블(2452)로부터 수신된 포인터에 해당되는 이더넷 패킷을 메모리(230)로부터 순차로 독출하고, 독출된 이더넷 패킷에 대해 CRC(Cyclic Redundancy Check) 체크등 전송오류를 체크하여 전송오류가 없는 것으로 판정된 경우 그 이더넷 패킷의 포인터를 출력테이블(2454)로 전송하기 위한 것이다.

도 6에서 상기 출력테이블(2454)은 전송오류검출부(2453)를 통해 수신되는 이더넷 패킷의 포인터를 순차로 저장하고, 신규 포인터의 입력에 맞추어 선순위 포인터를 버퍼(2456)로 순차 출력하기 위한 것이다.

도 6에서 상기 입출력카운터(2455)는 출력테이블(2454)의 포인터 출력시간을 계수하여 포인터 출력이 소정 시간 이상 지연된 경우 현재 출력대상 포인터의 출력이 드롭(Drop)되도록 출력테이블(2454)로 소정 출력포기 제어신호를 인가하여 다음 순번 포인터의 출력을 준비시키기 위한 것이다.

또한 상기 입출력카운터(2455)는 출력테이블(2454)로의 포인터 입력 대기수(待機數)(C1)와 포인터 출력 대기수(C2)를 비교하여 포인터 입력 대기수(C1)가 포인터 출력 대기수(C2) 보다 소정 기준치 이상인 경우 출력테이블(2454)의 현재 출력대상 포인터의 출력이 드롭되도록 출력테이블(2454)로 상기 출력포기 제어신호를 인가하여 다음 순번 포인터의 출력을 준비시키게 된다.

도 6에서 상기 버퍼(2456)는 출력테이블(2454)로부터 수신된 각 이더넷 패킷의 포인터를 버퍼링한 후, 제2 MAC부(246)로 전송하기 위한 것이고, 상기 출력검출부(2457)는 출력테이블(2454)의 포인터 출력여부를 검출하여 포인터 출력이 검출되거나, 소정 시간 동안 포인터의 출력이 검출되지 않는 경우 입력테이블(2452)을 클리어시키도록 소정 업데이트신호를 인가하기 위한 것이다.

또한 상기 출력검출부(2457)는 출력테이블(2454)의 포인터 출력이 소정 시간 동안 검출되지 않는 경우 출력테이블(2454)로 상기 출력포기 제어신호를 인가하여 다음 순번 포인터의 출력을 준비시키게 된다.

따라서 도 6의 상기 출력테이블(2454)은 상기 입출력카운터(2455)와 상기 출력검출부(2457) 중 적어도 하나로부터 상기 출력포기 제어신호가 인가되면, 현재 문제가 되는 출력대상 포인터의 출력을 드롭시킴으로써 데이터 전송지연을 방지하게 된다.

이하 상기한 구성으로 된 본 발명의 동작을 설명하기로 한다.

도 7a 내지 도 7c는 본 발명의 일실시예에 따른 이더넷 기반의 역다중화 시스템의 동작을 설명하기 위한 플로우챠트로서, 이는 제1 이더넷으로부터 전송된 이더넷 프레임이 제1 IME 장치(20)와 전송회선(L1) 그리고, 제2 IME 장치(30)를 경유하여 제2 이더넷으로 전송되는 과정을 나타낸 것이다.

먼저 도 2에 도시된 제1 및 제2 IME 장치(20, 30)에 전원이 공급되는 경우 도 2의 IME 셀 변환부(240)는 롬(260)으로부터 소정 동작프로그램을 독출하여 도 4 내지 도 6에 도시된 기능블록이 형성되도록 FPGA 로직을 구성하게 된다.(ST701 단계) 이후 도 2의 제1 이더넷으로부터 제1 IME 장치(20)로 이더넷 프레임의 전송이 있는 경우 제1 IME 장치(20)의 이더넷 인터페이스부(210)는 수신된 이더넷 프레임의 흐름제어를 수행하게 된다.(ST702 단계)

그리고 도 4의 수신데이터 변환부(240a)내 제1 MAC부(241)는 이더넷 인터페이스부(210)로부터 수신되는 다수의 이더넷 프레임의 프리엠블, FCS, 이더넷 패킷을 각각 분리하여 도 2의 메모리(230)에 저장함과 아울러 각 이더넷 패킷이 저장된 메모리(230)의 포인터(PTR)를 제1 SAR부(242)로 전송하게 된다.(ST703 단계)

이후 도 5의 제1 SAR부(242)내 FIFO 버퍼(2421)는 제1 MAC부(241)로부터 수신된 이더넷 패킷의 포인터(PTR)를 버퍼링하여 패킷분할부(2422)로 순차 전송하고,패킷분할부(2422)는 수신된 포인터(PTR)를 근거로 메모리(230)에 저장된 이더넷 패킷의 페이로드를 독출 및 분할하여 48 바이트의 고정길이를 갖는 다수의 IME 셀 페이로드(도 3a)를 출력하게 된다.(ST704 단계)

이때 도 5의 헤더생성부(2423)는 도 3a와 같이 각 이더넷 프레임의 이더넷 패킷을 구분하기 위한 패킷아이디(PID), 패킷아이디(PID)가 동일한 다수의 IME 셀을 구분하기 위한 셀아이디(CID), 패킷아이디(PID)가 동일한 IME 셀의 총갯수(TCN) 정보가 포함된 5 바이트의 IME 셀 헤더정보(H1)을 생성출력하게 된다.(ST705 단계)

그리고 도 5의 다중화부(2424)는 패킷분할부(2422)로부터 출력되는 IME 셀 페이로드와 헤더생성부(2423)로부터 출력되는 IME 셀 헤더정보(H1)를 다중화하여 IME 셀 정보를 생성한 후, 이를 셀버퍼(2425)를 통해 제1 유토피아 접속부(243)로 전송하게 된다.(ST706 단계)

이후 도 4의 제1 유토피아 접속부(243)는 유토피아 정합을 수행하여 제1 SAR부(242)로부터 수신되는 다수의 IME 셀을 유토피아 인터페이스부(220)로 전송하고, 유토피아 인터페이스부(220)는 ATM 표준에 따라 다수의 IME 셀을 xDSL 모뎀부(270)로 전송하게 된다.(ST707 단계)

이때 도 2의 xDSL 모뎀(270₁~270_n)은 다수의 IME 셀을 라운드 로빈 방식으로 수신하고, 각 IME 셀을 해당 xDSL 신호로 변조하여 다수의 물리링크를 형성하는 전송회선(L1)으로 출력하게 된다.(ST708 단계)

이후 도 2의 제2 IME 장치(30)내 xDSL 모뎀부(270)는 전송회선(L1)을 통해 수신된 다수의 xDSL 신호를 IME 셀로 복조하게 된다. 이때 xDSL 모뎀부(270)에 도달되는 다수의 xDSL 신호는 전송회선(L1)의 트래픽 상태에 따라 도달 시간차가 생기게 된다. 따라서 복조된 다수의 IME 셀을 원래 이더넷 프레임으로 복원하기 위해서는 제2 SAR부(245)의 IME 셀 정렬동작이 요구된다.(ST709 단계)

한편 도 2의 제2 IME 장치(30)에서 유토피아 인터페이스부(220)는 xDSL 모뎀부(270)로부터 수신된 다수의 IME 셀을 ATM 표준에 따라 IME 셀 변환부(240)로 전송하고, 도 4의 송신데이터 변환부(240a)내 제2 유토피아 접속부(244)는 유포피아 정합을 수행하여 수신된 IME 셀을 제2 SAR부(245)로 전송하게 된다.(ST710 단계)

그리고 도 6의 정렬정보추출부(2451)는 제2 유토피아 접속부(244)로부터 수신된 IME 셀의 헤더정보(H1)와 페이로드를 분리하여 페이로드는 메모리(230)에 저장하고, 헤더정보(H1)로부터는 상기한 정렬정보를 추출한 후, 해당 IME 셀 페이로드가 저장된 포인터를 부가하여 입력테이블(2452)로 전송하게 된다.(ST711 단계)

그리고 도 6의 입력테이블(2452)은 정렬정보추출부(2451)로부터 전송된 정렬정보에 따라 패킷아이디(PID)가 동일한 셀아이디(CID)를 IME 셀의 총갯수(TCN) 만큼 저장한 후, 셀아이디(CID)와 해당 포인터를 정해진 순번에 따라 정렬하여 재조립된 이더넷 패킷의 포인터를 출력하게 된다.

따라서 입력테이블(2452)은 전송지연에 의해 셀아디디(CID) 순번이 앞서는 IME 셀의 페이로드가 이보다 셀아이디(CID) 순번이 늦은 IME 셀의 페이로드 보다 늦게 메모리(230)에 저장되더라도 각 IME 셀 페이로드의 재조립 위치를 바로 잡을 수 있게 된다.(ST712 단계)

그리고 도 6의 전송오류검출부(2453)는 입력테이블(2452)로부터 수신된 포인터에 따라 재조립된 이더넷 패킷을 메모리(230)로부터 순차로 독출하고, 그 이더넷 패킷에 대해 CRC 체크를 수행하여 전송오류가 있는지 여부를 판정하게 된다.(ST713 단계)

이때 상기 ST713 단계에서 전송오류검출부(2453)는 해당 이더넷 패킷에 전송오류가 있는 것으로 판정된 경우 출력테이블(2454)로의 포인터 전송을 드롭(Drop)시킴은 물론 해당 이더넷 패킷을 삭제시키고(ST714 단계), 전송오류가 없는 것으로 판정된 경우 해당 이더넷 패킷의 포인터를 도 6의 출력테이블(2454)로 전송하게 된다.(ST715 단계)

한편 도 6의 입출력카운터(2455)는 출력테이블(2454)로의 포인터 입력시간을 계수하여 소정 시간 동안 포인터 입력이 없거나, [포인터 입력 대기수(C1)-포인터출력 대기수(C2)]가 소정 기준치를 초과하였는지 확인하여 현재 출력테이블(2454)의 포인터 출력에 지연이 있는지를 판정하게 된다.(ST716 단계)

이때 입출력카운터(2455)는 출력테이블(2454)의 포인터 출력에 지연이 있는 겻으로 판정된 경우 현재 출력대상 포인터의 출력이 드롭되도록 출력테이블(2454)로 소정 출력포기 제어신호를 인가하고, 출력검출부(2457) 또한 출력테이블(2454)로부터 소정 시간 동안 포인터의 출력이 검출되지 않는 경우 출력테이블(2454)로 상기 출력포기 제어신호를 인가하게 된다.

따라서 출력테이블(2454)은 입출력카운터(2455) 또는 출력테이블(2454) 중 적어도 하나로부터 인가되는 상기 출력포기 제어신호를 근거로 전송지연의 원인이 되는 현재 출력대상 포인터의 출력을 드롭시킴으로써 이후 출력순번 포인터의 출력지연을 방지하게 된다.(ST717 단계)

그리고 상기 ST717 단계에서 현재 포인터 출력에 지연이 없는 것으로 판정된 경우 출력테이블(2454)은 전송오류검출부(2453)로부터 수신되는 신규 포인터의 입력에 맞추어 기저장된 선순위 포인터를 버퍼(2456)로 순차 출력하게 된다.(ST718 단계) 그리고 출력검출부(2457)는 다음 IME 셀 정렬을 위한 소정 업데이트신호를 입력테이블(2452)로 인가하여 입력테이블(2452)을 클리어시키게 된다.(ST719 단계)

한편 도 6의 버퍼(2456)는 출력테이블(2454)로부터 수신된 포인터를 버퍼링하여 도 4의 제2 MAC부(246)로 전송하고, 제2 MAC(246)는 수신된 포인터에 따라 메모리(230)에 저장된 이더넷 패킷을 순차로 독출한 후, 프리엠블, FCS를 붙여 이더넷 프레임으로 복원하며(ST720 단계), 이를 이더넷 인터페이스부(210)를 통해 제2이더넷로 전송하게 된다.(ST721 단계) 그리고 제2 IME 장치(30)로부터 제1 IME 장치(20)로의 데이터 전송동작은 상기한 과정의 역으로 수행되는 바, 그 상세한 설명은 생략하기로 한다.

따라서 상기한 실시예에 의하면, 제1 IME 장치는 제1 이더넷에서 유입되는 이더넷 프레임을 정렬정보가 포함된 다수의 IME 셀 신호로 신호 변환하여 트위스트 페어 케이블을 통해 xDSL 방식으로 역다중 전송하게 되고, 제2 IME 장치는 그 xDSL 신호를 수신하여 IME 셀로 복조하고 복조된 다수의 IME 셀을 상기 정렬정보에 따라 순차적으로 정렬한 후, 원래의 이더넷 프레임으로 재조립하여 제2 이더넷으로 전송하게 된다.

즉 상기한 실시예는 ATM 셀스트림을 단순히 다수의 서브 스트림으로 분할 전송하는 방식인 종래 역다중화 시스템을 본 발명에 따른 IME 셀을 이용한 정렬 방식으로 개량하고, IME 셀을 xDSL 방식으로 전송하도록 함으로써 광대역 데이터 전송이 가능한 이더넷 기반의 역다중화 시스템을 구현한 것이다.

이상 설명한 바와 같이 본 발명에 의하면, 광대역 이더넷을 통해 전송되는 이더넷 프레임을 소정 IME 셀신호로 분할하여 트위스트 페어 케이블을 이용하는 xDSL 신호로 전송한 후, 이를 정렬 및 재조립하여 다른 이더넷으로 전송하도록 함으로써 광대역 데이터 전송이 가능하면서도 망구성 비용을 절감할 수 있도록 된 이더넷 기반의 역다중화 시스템 및 그 방법을 제공할 수 있게 된다.

Claims

제1 이더넷에 접속하여 이더넷 프레임의 흐름제어를 수행하는 이더넷 인터페이스부, 상기 이더넷 인터페이스부로부터 수신된 이더넷 프레임을 고정길이를 가지며 헤더정보에 소정 정렬정보가 포함된 다수의 IME 셀로 분할하거나 다수의 IME 셀을 상기 정렬정보에 따라 원래 이더넷 프레임으로 재조립하는 IME 셀 변환부, 상기 IME 셀 변환부와 다수의 트위스트 페어 케이블의 일단 사이에 접속되어 IME 셀과 xDSL 신호 간의 변복조 동작을 수행하는 xDSL 모뎀부, 상기 IME 셀 변환부와 상기 xDSL 모뎀부 사이에 접속되어 ATM 표준에 따라 IME 셀 전송을 인터페이스하는 유토피아 인터페이스부, 상기 IME 셀 변환부의 이더넷 프레임과 IME 셀 간의 변환동작시 처리되는 각종 데이터를 일시 저장하기 위한 메모리 및, 상기 IME 셀 변환부의 동작을 전반적으로 제어하기 위한 제어수단이 구비된 제1 IME 장치와;

상기 트위스트 페어 케이블의 타단과 제2 이더넷 사이에 접속되어 상기 IME 셀을 이용한 데이터 송수신이 이루어지도록 상기 제1 IME 장치와 동일한 내부 구성을 갖는 제2 IME 장치를 포함하여 구성됨으로써 상기 제1 및 제2 이더넷 사이를 다수의 트위스트 페어 케이블을 이용하여 통신연결시키는 역다중화 시스템에 있어서,

상기 IME 셀의 데이터 포맷은, 상기 정렬정보가 포함된 헤더정보와 상기 이더넷 프레임의 이더넷 패킷이 분할된 페이로드로 이루어지고, 상기 정렬정보는 이더넷 프레임의 이더넷 패킷을 구분하도록 순차적인 번호/기호정보로 이루어진 패킷아이디와, 상기 패킷아이디가 동일한 다수의 IME 셀을 구분하도록 순차적인 번호/기호정보로 이루어진 셀아이디와, 상기 패킷아이디가 동일한 IME 셀의 총갯수 정보를 포함하여 구성되고;

상기 IME 셀 변환부는, 상기 제어수단의 제어하에 이더넷 프레임을 구성하는 프리엠블, FCS, 이더넷 패킷의 분리/결합을 수행하는 MAC 처리수단, 상기 이더넷 패킷을 상기 정렬정보가 포함된 다수의 IME 셀 페이로드로 분할하거나 다수의 IME 셀 페이로드를 상기 정렬정보에 따라 원래 이더넷 패킷으로 재조립하는 SAR 처리수단, ATM 표준에 따라 IME 셀을 송수신하도록 유토피아 정합을 수행하는 유토피아 정합수단과, 상기 이더넷 인터페이스부로부터 수신된 이더넷 프레임으로부터 이더넷 패킷을 분리한 후, 상기 이더넷 패킷을 53 바이트의 고정길이를 갖는 다수의 IME 셀로 분할하여 상기 유토피아 인터페이스부로 전송하기 위한 수신데이터 변환부, 상기 유토피아 인터페이스부로부터 수신된 다수의 IME 셀내 상기 정렬정보를 해독하여 상기 셀아이디가 동일한 IME 셀의 페이로드를 순차로 정렬하고, 정렬된 IME 셀 페이로드를 원래 이더넷 프레임으로 재조립하여 상기 이더넷 인터페이스부로 전송하기 위한 송신데이터 변환부를 포함하여 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
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제 1 항에 있어서,

상기 xDSL 모뎀부는 xDSL 표준에 따라 상기 트위스트 페어 케이블을 통해 다수의 xDSL 신호를 송수신하는 다수의 xDSL 모뎀을 포함하여 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
제 1 항에 있어서,

상기 수신데이터 변환부는

상기 이더넷 인터페이스부로부터 수신된 이더넷 프레임을 역다중하여 프리엠블, FCS, 이더넷 패킷으로 분리하고, 분리된 정보를 상기 메모리에 저장하며, 상기 이더넷 패킷이 저장된 포인터를 출력하는 제1 MAC부;

상기 제1 MAC부로부터 수신된 포인터에 따라 해당 이더넷 패킷을 상기 메모리로부터 독출하고, 독출된 이더넷 패킷을 분할하여 5 바이트의 정렬정보 및 48 바이트의 페이로드로 이루어진 다수의 IME 셀을 생성하는 제1 SAR부 및;

상기 제1 SAR부로부터 출력된 다수의 IME 셀이 상기 유토피아 인터페이스부를 통해 전송되도록 유토피아 정합을 수행하는 제1 유토피아 접속부를 포함하여 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
제 1 항에 있어서,

상기 송신데이터 변환부는

상기 유토피아 인터페이스부로부터 다수의 IME 셀을 수신하도록 유토피아 정합을 수행하는 제2 유토피아 접속부;

상기 제2 유토피아 접속부로부터 수신된 각 IME 셀의 정렬정보를 근거로 상기 셀아이디가 동일한 IME 셀 페이로드를 정렬하여 원래 이더넷 패킷을 복원하고, 그 이더넷 패킷이 저장된 포인터를 출력하는 제2 SAR부 및;

상기 제2 SAR부로부터 수신된 포인터에 따라 상기 메모리에 저장된 이더넷 패킷을 순차로 독출하고, 독출된 이더넷 패킷에 프리엠블, FCS를 다중화하여 이더넷 프레임을 복원하고 이를 상기 이더넷 인터페이스부로 전송하는 제2 MAC부를 포함하여 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
제 6 항에 있어서,

상기 제1 SAR부는

상기 제1 MAC부로부터 수신된 이더넷 패킷이 저장된 포인터를 순차로 버퍼링하여 출력하는 FIFO 버퍼;

상기 FIFO 버퍼로부터 수신된 포인터에 따라 상기 메모리에 저장된 이더넷 패킷을 독출하고, 이를 다수의 IME 셀 페이로드로 분할하는 패킷분할부;

상기 패킷분할부로부터 출력되는 IME 셀 페이로드에 부가되는 상기 헤더정보를 생성하는 헤더생성부;

상기 패킷분할부로부터 출력되는 48 바이트의 페이로드와 상기 헤더생성부로부터 출력되는 5 바이트의 헤더정보를 다중화하여 IME 셀을 생성하는 다중화부 및;

상기 다중화부로부터 출력되는 IME 셀을 버퍼링하여 출력하는 셀버퍼를 포함하여 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
제 7 항에 있어서,

상기 제2 SAR부는

상기 제2 유토피아 접속부로부터 수신된 각 IME 셀의 헤더정보와 페이로드를 분리하여 페이로드는 상기 메모리에 저장하고, 상기 IME 셀 헤더정보로부터 패킷아이디, 셀아이디, IME 셀의 총갯수 정보가 포함된 상기 정렬정보를 추출한 후, 상기 셀아이디에 해당 IME 셀 페이로드가 저장된 포인터를 부가하여 출력하는 정렬정보추출부;

상기 정렬정보추출부로부터 수신된 상기 정렬정보를 근거로 패킷아이디가 동일한 IME 셀의 셀아이디를 IME 셀의 총갯수 만큼 수집하고, 그 셀아이디를 정해진 순번에 따라 정렬시킨 후, 정렬된 이더넷 패킷의 포인터를 출력하는 입력테이블;

상기 입력테이블로부터 수신된 포인터에 따라 해당 이더넷 패킷을 상기 메모리로부터 순차로 독출하고, 독출된 이더넷 패킷에 대해 전송오류를 체크하여 전송오류가 없는 것으로 판정된 경우 그 포인터를 출력하는 전송오류검출부;

상기 전송오류검출부를 통해 전송되는 이더넷 패킷의 포인터를 순차로 저장하고, 신규 포인터의 입력에 맞추어 선순위 포인터를 출력하며 소정 출력포기 제어신호가 인가된 경우 현재 출력대상 포인터의 출력을 드롭하는 출력테이블;

상기 출력테이블의 포인터 출력시간을 계수하여 포인터 출력이 소정 시간 이상 지연된 경우 현재 출력대상 포인터의 출력이 드롭되도록 상기 출력테이블로 상기 출력포기 제어신호를 인가하는 입출력카운터;

상기 출력테이블로부터 수신된 이더넷 패킷의 포인터를 일시 버퍼링한 후, 상기 제2 MAC부로 전송하는 셀버퍼 및;

상기 출력테이블의 포인터 출력여부를 검출하여 포인터 출력이 검출되거나 소정 시간 동안 포인터의 출력이 검출되지 않는 경우 상기 입력테이블로 클리어를 위한 소정 업데이트신호를 인가하는 출력검출부를 포함하여 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
제 9 항에 있어서,

상기 입출력카운터는 상기 출력테이블의 포인터 입력 대기수와 포인터 출력 대기수를 비교하여 포인터 입력 대기수가 포인터 출력 대기수 보다 소정 기준치 이상인 경우 상기 출력테이블로 상기 출력포기 제어신호를 인가하도록 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
제 10 항에 있어서,

상기 출력검출부는 상기 출력테이블의 포인터 출력이 소정 시간 동안 검출되지 않는 경우 상기 출력테이블로 상기 출력포기 제어신호를 인가하도록 구성된 것을 특징으로 하는 이더넷 기반의 역다중화 시스템.
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