KR100458289B1 - NAT having unified memory - Google Patents
NAT having unified memory Download PDFInfo
- Publication number
- KR100458289B1 KR100458289B1 KR10-2002-0071489A KR20020071489A KR100458289B1 KR 100458289 B1 KR100458289 B1 KR 100458289B1 KR 20020071489 A KR20020071489 A KR 20020071489A KR 100458289 B1 KR100458289 B1 KR 100458289B1
- Authority
- KR
- South Korea
- Prior art keywords
- system bus
- switch
- network address
- memory
- host processor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40143—Bus networks involving priority mechanisms
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L61/00—Network arrangements, protocols or services for addressing or naming
- H04L61/50—Address allocation
- H04L61/5007—Internet protocol [IP] addresses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
본 발명은 네트워크 주소 변경기의 호스트 프로세서와 스위치에서 각각 별도로 사용되던 메모리를 통합할 수 있으며, 이에 따라 회로의 소형화를 이룰 수 있으며, 제조단가를 다운시킬 수 있도록 된 통합 메모리를 갖는 네트워크 주소 변경기에 관한 것이다.The present invention can integrate the memory used separately in the host processor and the switch of the network address changer, thereby achieving a miniaturization of the circuit, the network address changer having an integrated memory to reduce the manufacturing cost It is about.
본 발명에 따르면, LAN상의 사용자가 WAN을 거쳐 외부의 단말기나 서버에 접속할 때 네트워크 주소를 변경하여 외부 사용자에 의한 해킹 등을 방지하기 위한 네트워크 주소 변경기에 있어서,According to the present invention, a network address changer for preventing hacking by an external user by changing a network address when a user on a LAN accesses an external terminal or server via a WAN,
데이터가 전송되는 시스템 버스(10)와;A system bus 10 through which data is transmitted;
상기 시스템 버스(10)의 사용권을 갖는 마스터로서 시스템 버스(10)에 연결되어, 네트워크 주소를 변경하기 위한 소프트웨어를 실행시키는 호스트 프로세서(12), WAN 전송로를 공유하여 데이터를 전송하기 위한 WAN MAC(14), 및 여러개의 포트를 제공하여 이더넷 패킷을 스위칭하는 스위치(16)와;The host processor 12, which is connected to the system bus 10 as a master of use of the system bus 10, executes software for changing a network address, and a WAN MAC for sharing data over a WAN transmission path. 14, and a switch 16 for providing a plurality of ports to switch Ethernet packets;
상기 호스트 프로세서(12), WAN MAC(14), 및 스위치(16)에 연결되어 각 디바이스의 시스템 버스(10) 사용권 우선 순위를 결정하는 시스템 버스 아비터(18)와;A system bus arbiter (18) connected to the host processor (12), WAN MAC (14), and switch (16) to determine a system bus (10) usage priority of each device;
상기 시스템 버스(10)에 슬레이브로 연결되어, 상기 호스트 프로세서(12)의 소프트웨어와 관련된 데이터와 상기 스위치(16)를 통과하는 패킷을 통합하여 저장하는 시스템 메모리(20); 및A system memory (20) connected to the system bus (10) as a slave, integrating and storing data related to software of the host processor (12) and packets passing through the switch (16); And
상기 시스템 메모리(20)를 제어하는 메모리 컨트롤러(22)를 포함하여 이루어지는 것을 특징으로 하는 통합 메모리를 갖는 네트워크 주소 변경기가 제공된다.A network address changer having an integrated memory is provided, comprising a memory controller 22 for controlling the system memory 20.
Description
본 발명은 통합 메모리를 갖는 네트워크 주소 변경기에 관한 것으로서, 보다 상세하게는 네트워크 주소 변경기의 호스트 프로세서와 스위치에서 각각 별도로 사용되던 메모리를 통합하여, 회로의 소형화를 이룰 수 있으며, 제조단가를 다운시킬 수 있도록 된 통합 메모리를 갖는 네트워크 주소 변경기에 관한 것이다.The present invention relates to a network address changer having an integrated memory, and more particularly, to integrate the memory used separately in the host processor and the switch of the network address changer, thereby miniaturizing the circuit and reducing the manufacturing cost. A network address changer with integrated memory is made possible.
네트워크 주소 변경기(Network Address Translator)는 LAN(Local Area Network)상의 사용자가 WAN(Wide Area Network)을 거쳐 외부의 단말기나 서버에 접속하여, 패킷을 송수신 할 때, 사설 IP 주소를 공인 IP 주소로 상호 변환하여 공인 IP를 다수가 공유하여 사용할 수 있도록 하며, 사설 IP를 외부에 공개하지 않아 외부 사용자에 의한 해킹을 방지하는, 일종의 방화벽 역할까지 수행하는 장치이다. 도 1은 종래 네트워크 주소 변경기를 도시한 블록도로서, 이러한 네트워크 주소 변경기에는 데이터가 전송되는 시스템 버스(50)를 중심으로, 시스템 버스(50)의 사용권을 갖는 마스터로서, 네트워크 주소를 변경하기 위한 소프트웨어가 실행되는 호스트 프로세서(52)와, WAN 전송로를 공유하여 효율적으로 데이터를 전송하는 WAN MAC(Media Access Controller)(54)이 연결된다. 상기 호스트 프로세서(52)와 WAN MAC(54)에는 시스템 버스 아비터(56)가 연결되어 호스트 프로세서(52)와 WAN MAC(54)의 시스템 버스 사용권 우선 순위를 결정한다. 또한, 시스템 버스(50)의 사용권이 없는 슬레이브로서, 여러개의 포트(도면에서는 4포트 스위치가 도시됨)를 통해 랜 전송로를 따라 전송되는 이더넷 패킷을 스위칭하는 스위치(58)가 연결된다.The Network Address Translator is a private IP address that is assigned to a public IP address when a user on a local area network (LAN) connects to an external terminal or server through a wide area network (WAN) to send and receive packets. It is a device that acts as a kind of firewall that prevents hacking by external users by converting each other so that many public IPs can be shared and used. FIG. 1 is a block diagram illustrating a conventional network address changer. The network address changer is a master having a license of the system bus 50. The host processor 52 for executing the software for connection and the WAN MAC (Media Access Controller) 54 for efficiently transmitting data by sharing the WAN transmission path are connected. A system bus arbiter 56 is connected to the host processor 52 and the WAN MAC 54 to determine the system bus license priority of the host processor 52 and the WAN MAC 54. In addition, as an unlicensed slave of the system bus 50, a switch 58 for switching Ethernet packets transmitted along the LAN transmission path through a plurality of ports (four port switches are shown in the figure) is connected.
이때, 호스트 프로세서(52)에는 소프트웨어를 실행시키기 위한 데이터가 저장되는 시스템 메모리(60)가, 스위치(58)에는 패킷을 버퍼링하기 위한 스위치 메모리(62)가 각각 필요하다. 그러나, 상기와 같은 네트워크 주소 변경기에서는 호스트 프로세서(52)가 시스템 버스(50)의 마스터로 연결되어 있어, 시스템 메모리(60)는 시스템 버스(50)의 슬레이브로 연결되지만, 스위치(58)는 시스템 버스(50)의 슬레이브로 연결되어 있으므로, 스위치 메모리(62)는 시스템 버스(50)의 슬레이브가 아닌 스위치(58)에 종속되어 연결될 수밖에 없다. 다시 말해, 상기와 같은 구조의 네트워크 주소 변경기에서 두 메모리(60,62)는 반드시 별도로 구비되어야 하며, 이에 따라 두 메모리(60,62)를 제어하는 메모리 컨트롤러(64,66)도 각각 별도로 구비되어야 한다. 이와 같이 별도로 독립된 두 개의 메모리(60,62) 및 메모리 컨트롤러(64,66)를 구비하는 것은 회로의 소형 설계를 어렵게 하고, 제조 코스트를 상승시키는 원인이 된다.In this case, the host processor 52 requires a system memory 60 in which data for executing software is stored, and the switch 58 requires a switch memory 62 for buffering packets. However, in the network address changer as described above, the host processor 52 is connected to the master of the system bus 50 so that the system memory 60 is connected to the slave of the system bus 50, but the switch 58 Since it is connected to the slave of the system bus 50, the switch memory 62 is bound to be connected to the switch 58, not the slave of the system bus 50. In other words, in the network address changer having the above structure, the two memories 60 and 62 must be provided separately, and accordingly, the memory controllers 64 and 66 controlling the two memories 60 and 62 are separately provided. Should be. Having two separate memories 60 and 62 and memory controllers 64 and 66 in this manner makes it difficult to design a circuit compactly and increases the manufacturing cost.
한편, 도면 중 미설명 부호 67∼70은 스위치(58)의 각 포트에 연결된 LAN 전송로를 효율적으로 사용하기 위한 MAC0∼MAC3이다.In the drawings, reference numerals 67 to 70 denote MAC0 to MAC3 for efficiently using the LAN transmission paths connected to the respective ports of the switch 58.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 회로의 소형 설계와 제조 코스트의 절감을 위해, 호스트 프로세서와 스위치에 각각 별도로 구비되어 사용되던 메모리를 통합할 수 있는 구조로 이루어진 통합 메모리를 갖는 네트워크 주소 변경기를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to integrate a structure that can integrate a memory that is separately provided and used in the host processor and the switch, in order to reduce the circuit design and the manufacturing cost. To provide a network address changer with memory.
도 1은 종래 네트워크 주소 변경기를 도시한 블록도1 is a block diagram showing a conventional network address changer
도 2는 본 발명에 따른 통합 메모리를 갖는 네트워크 주소 변경기를 도시한 블록도2 is a block diagram illustrating a network address changer with integrated memory in accordance with the present invention.
도 3은 본 발명의 시스템 버스 아비터에서 시스템 버스 사용권의 우선 순위를 결정하는 일예를 도시한 타임차트3 is a time chart illustrating an example of determining a priority of a system bus right in a system bus arbiter of the present invention.
도 4는 본 발명의 스위치에서 시스템 메모리를 액세스하여 저장된 데이터를 읽는 과정을 보인 타임차트4 is a time chart illustrating a process of reading stored data by accessing a system memory in a switch of the present invention;
도 5는 본 발명의 스위치에서 시스템 메모리를 액세스하여 새 데이터를 저장하는 과정을 보인 타임차트5 is a time chart illustrating a process of storing new data by accessing a system memory in a switch of the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10. 시스템 버스 12. 호스트 프로세서10. System bus 12. Host processor
14. WAN MAC 16. 스위치14.WAN MAC 16.Switch
18. 시스템 버스 아비터 20. 시스템 메모리18. System bus arbiter 20. System memory
22. 시스템 메모리 컨트롤러22. System Memory Controller
본 발명에 따르면, LAN상의 사용자가 WAN을 거쳐 외부의 단말기나 서버에 접속할 때 네트워크 주소를 변경하여 외부 사용자에 의한 해킹 등을 방지하기 위한 네트워크 주소 변경기에 있어서,According to the present invention, a network address changer for preventing hacking by an external user by changing a network address when a user on a LAN accesses an external terminal or server via a WAN,
데이터가 전송되는 시스템 버스(10)와;A system bus 10 through which data is transmitted;
상기 시스템 버스(10)의 사용권을 갖는 마스터로서 시스템 버스(10)에 연결되어, 네트워크 주소를 변경하기 위한 소프트웨어를 실행시키는 호스트 프로세서(12), WAN 전송로를 공유하여 데이터를 전송하기 위한 WAN MAC(14), 및 여러개의 포트를 제공하여 이더넷 패킷을 스위칭하는 스위치(16)와;The host processor 12, which is connected to the system bus 10 as a master of use of the system bus 10, executes software for changing a network address, and a WAN MAC for sharing data over a WAN transmission path. 14, and a switch 16 for providing a plurality of ports to switch Ethernet packets;
상기 호스트 프로세서(12), WAN MAC(14), 및 스위치(16)에 연결되어 각 디바이스의 시스템 버스(10) 사용권 우선 순위를 결정하는 시스템 버스 아비터(18)와;A system bus arbiter (18) connected to the host processor (12), WAN MAC (14), and switch (16) to determine a system bus (10) usage priority of each device;
상기 시스템 버스(10)에 슬레이브로 연결되어, 상기 호스트 프로세서(12)의 소프트웨어와 관련된 데이터와 상기 스위치(16)를 통과하는 패킷을 통합하여 저장하는 시스템 메모리(20); 및A system memory (20) connected to the system bus (10) as a slave, integrating and storing data related to software of the host processor (12) and packets passing through the switch (16); And
상기 시스템 메모리(20)를 제어하는 메모리 컨트롤러(22)를 포함하여 이루어지는 것을 특징으로 하는 통합 메모리를 갖는 네트워크 주소 변경기가 제공된다.A network address changer having an integrated memory is provided, comprising a memory controller 22 for controlling the system memory 20.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 통합 메모리를 갖는 네트워크 주소 변경기를 도시한 블록도이며, 도 3은 본 발명의 시스템 버스 아비터에서 시스템 버스 사용권의 우선 순위를 결정하는 일예를 보인 타임차트이고, 도 4 및 도 5는 본 발명의 스위치에서 시스템 메모리를 액세스하여 저장된 데이터를 읽는 과정 및 새 데이터를 저장하는 과정을 보인 타임차트이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. 2 is a block diagram illustrating a network address changer having an integrated memory according to the present invention, FIG. 3 is a time chart illustrating an example of determining the priority of a system bus right in the system bus arbiter of the present invention. 5 is a time chart illustrating a process of accessing the system memory to read the stored data and storing the new data in the switch of the present invention.
이를 참조하면, 상기 통합 메모리를 갖는 네트워크 주소 변경기는 도 1에서와 같이, 시스템 버스(10)를 중심으로 이 시스템 버스(10)의 마스터로서, 호스트 프로세서(12)와, WAN MAC(14)과, 스위치(16)가 구비되고, 이 마스터들에는 시스템 버스(10) 사용권 우선 순위를 결정하는 시스템 버스 아비터(18)가 연결된다. 또한, 상기 호스트 프로세서(12)의 소프트웨어 실행을 위한 데이터와, 상기 스위치(16)에서 스위칭되는 패킷이 함께 저장되는 시스템 메모리(20) 및 이 시스템 메모리(20)를 제어하는 시스템 메모리 컨트롤러(22)가 시스템 버스(10)에 슬레이브로 연결된다.Referring to FIG. 1, the network address changer having the integrated memory, as shown in FIG. 1, is a master of the system bus 10 around the system bus 10, and includes a host processor 12 and a WAN MAC 14. A switch 16 is provided, and to these masters are connected a system bus arbiter 18 which determines the system bus 10 usage priority. In addition, the system memory 20 which stores data for executing the software of the host processor 12 and the packet switched by the switch 16 and the system memory controller 22 which controls the system memory 20 are stored. Is connected to the system bus 10 as a slave.
상기 시스템 버스 아비터(18)는 도 3의 타임차트에서와 같이, 각 마스터로부터 시스템 버스(10) 사용을 요청하는 reqProc, reqWAN, reqSWT 신호를 수신하여, 각 마스터의 우선 순위에 따라 시스템 버스(10) 사용을 허가하는 gntProc, gntWAN, gntSWT 신호를 송신한다. 우선 순위는 먼저 사용을 요구한 마스터에게 주어지며, 도 3에서와 같이, WAN MAC(14)과 스위치(16) 두 마스터의 요구신호가 동시에 수신되면, 미리 정해진 우선 순위가 높은 마스터(도면에서는 WAN MAC가 스위치보다 우선순위가 높은 것으로 가정)에게 허가신호가 송신된다. 일단, 특정 마스터의 요구신호를 수신한 시스템 버스 아비터(18)는 시스템 버스(10)를 사용하고 있는 다른 마스터가 없을 경우, 다음 클럭의 라이징 에지에서 해당 마스터의 시스템 버스(10) 사용을 허가한다.The system bus arbiter 18 receives the reqProc, reqWAN, reqSWT signals requesting the use of the system bus 10 from each master, as shown in the time chart of FIG. 3, and the system bus 10 according to the priority of each master. ) Sends gntProc, gntWAN, and gntSWT signals allowing use. Priority is given to the master requesting the use first. As shown in FIG. 3, when request signals of two masters of the WAN MAC 14 and the switch 16 are simultaneously received, the master having a predetermined high priority (the WAN in the drawing) A grant signal is sent to the MAC (assuming MAC has higher priority than switch). Once the request signal of a particular master has been received, the system bus arbiter 18 permits the use of the master's system bus 10 at the rising edge of the next clock when no other master is using the system bus 10. .
상기 스위치(16)는 시스템 버스(10)에 마스터로 연결되므로, 이전의 네트워크 주소 변경기에서와는 달리, 슬레이브인 시스템 메모리(20)를 액세스하여 저장된 데이터를 읽거나, 새로 데이터를 저장할 수 있다. 도 4 및 도 5는 스위치(16)에서 시스템 메모리(20)를 액세스하여 저장된 데이터를 읽는 과정 및 새로 데이터를 저장하는 과정을 도시한 타임차트이다. 이를 참조하면, 두 과정 모두에서 스위치(16)는 시스템 버스(10)를 사용하여 시스템 메모리(20)를 액세스하기 위해, 시스템 버스 아비터(18)로 reqSWT 신호를 송신한다. 시스템 버스 아비터(18)에서는 현재 시스템 버스(10)를 사용하는 다른 마스터가 없는 경우, gntSWT 신호를 송신하여 스위치(16)의 시스템 버스 사용을 허가한다. 그러면, 스위치(16)는 클럭의 다음 라이징 에지에서 어드레스(Addr) 신호와 Read/Write(R/nW) 신호를 액티브시킨다. 이때, 시스템 메모리(20)를 읽을 경우 R/nW 신호는 액티브 하이로, 시스템 메모리(20)에 기록할 경우 R/nW 신호는 액티브 로우로 구분된다. R/nW 신호가 액티브되면, 도시안된 어드레스 디코더에서 Addr 신호가 시스템 메모리(20)를 가리키는지를 확인하여, 시스템 메모리(20)를 선택하는 selSDRAM 신호를 액티브시킨다.Since the switch 16 is connected to the system bus 10 as a master, unlike the previous network address changer, the switch 16 may access the system memory 20 as a slave to read stored data or to store new data. 4 and 5 are time charts illustrating a process of accessing the system memory 20 from the switch 16 to read stored data and to store new data. Referring to this, in both processes, the switch 16 transmits a reqSWT signal to the system bus arbiter 18 to access the system memory 20 using the system bus 10. If there is no other master currently using the system bus 10, the system bus arbiter 18 transmits a gntSWT signal to permit the use of the system bus of the switch 16. The switch 16 then activates the Addr and Read / Write (R / nW) signals at the next rising edge of the clock. At this time, the R / nW signal is classified as active high when the system memory 20 is read, and the R / nW signal is classified as active low when the system memory 20 is read. When the R / nW signal is activated, the address decoder (not shown) checks whether the Addr signal points to the system memory 20, and activates the selSDRAM signal for selecting the system memory 20.
이후, 시스템 메모리 컨트롤러(22)는 Addr 신호와, R/nW 신호에 따라 칩 셀렉트 신호인 nCS(Chip Select) 신호, 행 어드레스를 받아들이는 nRAS(Row Address Strobe) 신호, 열 어드레스를 받아들이는 nCAS(Column Address Strobe) 신호, 쓰기 인에이블 신호인 nWE(Write Enable) 신호, 시스템 메모리(20)의 어드레스를 나타내는 SA(Sdram Address) 신호, 및 시스템 메모리(20)의 데이터인 SD(Sdram Data) 신호를 발생시킨다. 시스템 메모리 컨트롤러(22)는 이러한 각 신호들을 사용하여, R/nW가 하이 레벨로 액티브된 경우, 도 4에서와 같이, 시스템 메모리(20)의 데이터(SD)를 다음 클럭의 라이징 에지에 시스템 버스(10)의 데이터(Data)에 드라이브시키고, R/nW가 로우 레벨로 액티브된 경우, 도 5에서와 같이, 시스템 버스(10)의 데이터(Data)를 다음 클럭의 라이징 에지에 시스템 메모리(20)의 데이터(SD)에 드라이브시킨다. 이러한 방법으로, 스위치(16)에서 시스템 버스(10)를 사용하여 시스템 메모리(20)로부터 데이터를 읽을 수 있으며, 시스템 메모리(20)에 데이터를 저장할 수 있다.The system memory controller 22 then adds an Addr signal, an nCS (Chip Select) signal that is a chip select signal, a Row Address Strobe (nRAS) signal that accepts a row address, and an nCAS (accepted a column address) according to an R / nW signal. A column address strobe (nWE) signal, a write enable signal (nWE) signal, a sdram address (SA) signal representing an address of the system memory 20, and a sdram data (SD) signal, which is data of the system memory 20, Generate. The system memory controller 22 uses each of these signals and, when R / nW is active at a high level, as shown in FIG. 4, the data SD of the system memory 20 is transferred to the rising edge of the next clock. When the data is driven at (10) and R / nW is activated at a low level, as shown in FIG. 5, the data (Data) of the system bus 10 is stored at the rising edge of the next clock as shown in FIG. 5. Drive to the data (SD). In this way, data may be read from the system memory 20 using the system bus 10 at the switch 16, and the data may be stored in the system memory 20.
한편, 도면 중 미설명 부호 23∼26은 스위치(16)의 각 포트에서 LAN 전송로를 효율적으로 사용하기 위한 MAC0∼MAC3이다.In the drawings, reference numerals 23 to 26 denote MAC0 to MAC3 for efficiently using a LAN transmission path at each port of the switch 16.
전술한 바와 같이, 본 발명에 따른 통합 메모리를 갖는 네트워크 주소 변경기는 랜 전송로로부터의 이더넷 패킷을 스위칭 하는 스위치(16)를 시스템 버스(10)의 마스터로 연결하여 시스템 버스(10)의 사용권을 줌으로써, 시스템 버스(10)에 슬레이브로 연결되는 시스템 메모리(20)를 이용할 수 있게 하여, 종래의 네트워크 주소 변경기에서 스위치(16)를 위해 별도로 필요하던 스위치 메모리 및 이 스위치 메모리를 제어하는 스위치 메모리 컨트롤러를 제거할 수 있다. 즉, 호스트 프로세서(12)의 메모리와 스위치(16)의 메모리를 통합하여 사용함으로써, 회로의 소형 설계가 가능해지고, 제품의 제조단가를 다운시킬 수 있는 장점을 갖는다.As described above, the network address changer having the integrated memory according to the present invention connects the switch 16 for switching the Ethernet packet from the LAN transmission path to the master of the system bus 10, thereby granting the right to use the system bus 10. By using this function, the system memory 20 connected as a slave to the system bus 10 can be used, so that the switch memory used separately for the switch 16 in the conventional network address changer and the switch memory for controlling the switch memory. The controller can be removed. In other words, by integrating the memory of the host processor 12 and the memory of the switch 16, the circuit can be compactly designed and the manufacturing cost of the product can be reduced.
이상에서와 같이 본 발명에 의하면, 랜 전송로로부터의 이더넷 패킷을 스위칭하는 스위치를 시스템 버스의 마스터로 연결하여, 스위치에서 호스트 프로세서의 메모리로 사용되는 시스템 메모리를 사용할 수 있도록 함으로써, 메모리를 통합시키고, 이에 따라 회로의 소형 설계가 가능하며, 제조단가를 다운시킬 수 있도록 된 통합 메모리를 갖는 네트워크 주소 변경기를 제공할 수 있다.As described above, according to the present invention, by connecting the switch for switching the Ethernet packet from the LAN transmission path to the master of the system bus, by using the system memory used as the memory of the host processor in the switch, the memory is integrated Therefore, it is possible to provide a compact design of the circuit, and to provide a network address changer having an integrated memory which can reduce the manufacturing cost.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0071489A KR100458289B1 (en) | 2002-11-18 | 2002-11-18 | NAT having unified memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0071489A KR100458289B1 (en) | 2002-11-18 | 2002-11-18 | NAT having unified memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040043275A KR20040043275A (en) | 2004-05-24 |
| KR100458289B1 true KR100458289B1 (en) | 2004-11-26 |
Family
ID=37339762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0071489A KR100458289B1 (en) | 2002-11-18 | 2002-11-18 | NAT having unified memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100458289B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421843B1 (en) * | 1998-09-17 | 2004-06-24 | 엘지전자 주식회사 | VMS / IVR real-time information service providing system and real-time service providing method using the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111131547B (en) * | 2019-12-30 | 2022-04-19 | 浪潮云信息技术股份公司 | Method for avoiding TCP connection interruption during NAT gateway active/standby switching |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298527A (en) * | 1998-04-15 | 1999-10-29 | Nippon Telegr & Teleph Corp <Ntt> | Network address conversion method, its system and server |
| JP2000270004A (en) * | 1999-01-12 | 2000-09-29 | Yamaha Corp | Router |
| KR100393624B1 (en) * | 2001-02-20 | 2003-08-02 | 삼성전자주식회사 | Nat router for voice over internet protocol system |
-
2002
- 2002-11-18 KR KR10-2002-0071489A patent/KR100458289B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298527A (en) * | 1998-04-15 | 1999-10-29 | Nippon Telegr & Teleph Corp <Ntt> | Network address conversion method, its system and server |
| JP2000270004A (en) * | 1999-01-12 | 2000-09-29 | Yamaha Corp | Router |
| KR100393624B1 (en) * | 2001-02-20 | 2003-08-02 | 삼성전자주식회사 | Nat router for voice over internet protocol system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421843B1 (en) * | 1998-09-17 | 2004-06-24 | 엘지전자 주식회사 | VMS / IVR real-time information service providing system and real-time service providing method using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040043275A (en) | 2004-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7380045B2 (en) | Protocol conversion and arbitration circuit, system having the same, and method for converting and arbitrating signals | |
| KR100265263B1 (en) | Programmable shared memory system and method | |
| US6738845B1 (en) | Bus architecture and shared bus arbitration method for a communication device | |
| KR100843771B1 (en) | Memory with single and dual mode access | |
| CN1522415A (en) | Virtual PCI device apparatus and method | |
| US7721038B2 (en) | System on chip (SOC) system for a multimedia system enabling high-speed transfer of multimedia data and fast control of peripheral devices | |
| KR20070059859A (en) | On-chip communication architecture | |
| US5802333A (en) | Network inter-product stacking mechanism in which stacked products appear to the network as a single device | |
| WO2001035210A2 (en) | Bus architecture and shared bus arbitration method for a communication processor | |
| US20110276735A1 (en) | Interconnect, bus system with interconnect and bus system operating method | |
| KR20060134923A (en) | Memory interface for systems with multiple processors and one memory system | |
| US7162564B2 (en) | Configurable multi-port multi-protocol network interface to support packet processing | |
| US7711787B2 (en) | On-chip network interfacing apparatus and method | |
| KR100458289B1 (en) | NAT having unified memory | |
| KR100251712B1 (en) | X.25 network interfacing apparatus for x.25 protocol communication in electronic switching system | |
| KR20030083572A (en) | Microcomputer system having upper bus and lower bus and controlling data access in network | |
| KR20050100331A (en) | Matrix type bus connection system | |
| JPH09153009A (en) | Arbitration method for hierarchical constitution bus | |
| US20040034748A1 (en) | Memory device containing arbiter performing arbitration for bus access right | |
| JPH07271654A (en) | Controller | |
| KR20060123111A (en) | Communication steering for use in a multi-master shared resource system | |
| JP3868316B2 (en) | Multiprocessor and control method thereof | |
| WO2005010768A1 (en) | Integrated circuit with dynamic communication service selection | |
| JP4480678B2 (en) | Semiconductor integrated circuit device | |
| KR100284485B1 (en) | LAN card |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091201 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |