KR100455646B1 - The array substrate for In-Plane switching mode LCD and method for fabricating the same - Google Patents

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Abstract

본 발명은 횡전계방식 액정표시장치에 관한 것으로 특히, 개구율이 개선된 횡전계방식 액정표시장치용 어레이기판에 관한 것이다.The present invention relates to a transverse electric field liquid crystal display device, and more particularly, to an array substrate for a transverse electric field liquid crystal display device having an improved aperture ratio.

개구율을 개선하기 위해, 화소영역에 서로 엇갈려 구성되는 화소전극과 공통전극이 형성되는 화소영역에 사각 형상의 투명 유기막 패턴을 형성한다.In order to improve the aperture ratio, a rectangular transparent organic film pattern is formed in the pixel region where the pixel electrode and the common electrode which are alternately formed in the pixel region are formed.

본 발명의 특징은 상기 유기막 패턴의 좌측과 우측 측벽(단차)에 공통전극 또는 화소전극을 형성하는 것이다.A feature of the present invention is to form a common electrode or a pixel electrode on the left and right sidewalls (step) of the organic layer pattern.

이와 같이 하면, 개구율이 개선되는 효과가 있다.In this way, the aperture ratio is improved.

Description

횡전계방식 액정표시장치용 어레이기판과 그 제조방법{The array substrate for In-Plane switching mode LCD and method for fabricating the same}The array substrate for In-Plane switching mode LCD and method for fabricating the same

본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로 특히, 개구율(Aperture ratio)이 개선된 횡전계 방식(In-Plane Switching Mode) 액정표시장치용 어레이기판과 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for an in-plane switching mode liquid crystal display device having an improved aperture ratio and a method of manufacturing the same.

일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, an active matrix liquid crystal display device (AM-LCD: abbreviated as an active matrix LCD, abbreviated as a liquid crystal display device) in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner has the best resolution and video performance. It is attracting attention.

상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 이 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.The liquid crystal display device includes a color filter substrate (upper substrate) on which a common electrode is formed, an array substrate (lower substrate) on which a pixel electrode is formed, and a liquid crystal filled between the upper and lower substrates. And a method in which the liquid crystal is driven by an electric field applied up and down by the pixel electrode, and has excellent characteristics such as transmittance and aperture ratio.

그러나, 상-하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 갖고 있다. 따라서, 상기의 단점을 극복하기 위해 새로운 기술이 제안되고 있다. 하기 기술될 액정표시장치는 횡전계에 의한 액정 구동방법으로 시야각특성이 우수한 장점을 갖고 있다.However, the liquid crystal drive by the electric field applied up-down has a disadvantage that the viewing angle characteristics are not excellent. Therefore, new techniques have been proposed to overcome the above disadvantages. The liquid crystal display device to be described below has an advantage of excellent viewing angle characteristics by a liquid crystal driving method using a transverse electric field.

이하, 도 1을 참조하여 일반적인 횡전계형 액정표시장치에 관해 상세히 설명한다.Hereinafter, a general transverse electric field type liquid crystal display device will be described in detail with reference to FIG. 1.

도 1은 일반적인 횡전계방식 액정표시장치의 단면을 도시한 단면도이다.1 is a cross-sectional view showing a cross section of a general transverse electric field type liquid crystal display device.

도시한 바와 같이, 컬러필터 기판인 상부기판(10)과 어레이기판인 하부기판(20)이 서로 이격되어 대향하고 있으며, 이 상부 및 하부기판(10,20)사이에는 액정층(30)이 개재되어 있다.As shown, the upper substrate 10, which is a color filter substrate, and the lower substrate 20, which is an array substrate, are spaced apart from each other, and the liquid crystal layer 30 is interposed between the upper and lower substrates 10, 20. It is.

상기 하부기판(20)상에는 공통전극(22)과 화소전극(24)이 동일 평면상에 형성되어 있다.The common electrode 22 and the pixel electrode 24 are formed on the same plane on the lower substrate 20.

상기 액정층(30)은 상기 공통전극(22)과 화소전극(24)의 수평전계(26)에 의해 작동된다.The liquid crystal layer 30 is operated by the horizontal electric field 26 of the common electrode 22 and the pixel electrode 24.

도 2a, 2b는 일반적인 횡전계형 액정표시장치의 오프(off), 온(on)상태의 동작을 각각 도시한 단면도이다.2A and 2B are cross-sectional views showing operations in off and on states of a general transverse electric field type liquid crystal display device, respectively.

도 2a에서는, 오프상태로 수평전계가 인가되지 않으므로 액정(32)의 상변이가 일어나지 않은 상태이다.In FIG. 2A, since the horizontal electric field is not applied in the off state, the phase change of the liquid crystal 32 does not occur.

도 2b에서는, 전압이 인가된 온(on)상태에서의 액정의 상변이를 도시한 도면으로, 상기 공통전극(22) 및 화소전극(24)과 대응하는 위치의 액정(32a)의 상변이는 없지만 공통전극(22)과 화소전극(24)사이 구간에 위치한 액정(32b)은 이 공통전극(22)과 화소전극(24)사이에 전압이 인가됨으로서 형성되는 수평전계(26)에 의하여, 상기 수평전계(26)와 같은 방향으로 배열하게 된다. 즉, 상기 횡전계형 액정표시장치는 액정이 수평전계 의해 이동하므로, 시야각이 넓어지는 특성을 띠게 된다.2B is a diagram illustrating a phase change of the liquid crystal in an on state where a voltage is applied, and the phase change of the liquid crystal 32a at a position corresponding to the common electrode 22 and the pixel electrode 24 is shown in FIG. However, the liquid crystal 32b positioned in the section between the common electrode 22 and the pixel electrode 24 is formed by the horizontal electric field 26 formed by applying a voltage between the common electrode 22 and the pixel electrode 24. It is arranged in the same direction as the horizontal electric field 26. That is, in the transverse electric field type liquid crystal display device, since the liquid crystal moves by the horizontal electric field, the viewing angle is widened.

그러므로, 상기 횡전계형 액정표시장치를 정면에서 보았을 때, 상/하/좌/우방향으로 약 80∼85o방향에서 가시 할 수 있다.Therefore, when the transverse electric field type liquid crystal display device is viewed from the front, it can be seen from about 80 to 85 o direction in the up / down / left / right directions.

도 3은 일반적인 횡전계형 액정표시장치용 하부기판의 한 화소부에 대한 평면을 도시한 평면도로서, 설명의 편의상 어레이 공정을 거쳐 액정셀의 제조 공정 중 보호막 형성공정을 거친 상태의 하부기판에 대해 도시하며, 또한 게이트 및 데이터 패드부에 대한 도시는 생략한다FIG. 3 is a plan view showing a plane of one pixel portion of a lower substrate for a general transverse electric field type liquid crystal display device. FIG. 3 is a bottom substrate in a protective film forming process of a liquid crystal cell through an array process for convenience of description. Also, illustration of the gate and data pad portions is omitted.

도시한 바와 같이, 제 1 방향으로 게이트전극(32)을 포함하는 게이트배선(33)이 형성되어 있고, 제 2 방향으로 게이트배선(33)과 교차하며, 소스전극(42)을 포함하는 데이터배선(33)이 형성되어 있고, 이 소스전극(42)과 일정간격 이격되어 드레인전극(44)이 형성되어 있으며, 이 소스전극(42) 및 드레인전극(44)의 사이 구간에는 이 소스전극(42)및 드레인전극(44)과 각각 일정 간격 오버랩되어 아일랜드 형상의 반도체층(38)이 형성되어 있고, 이 게이트전극(32)과 반도체층(38)과 소스 및 드레인전극(42,44)을 포함하여 박막트랜지스터(T)라 한다.As shown in the drawing, a gate wiring 33 including a gate electrode 32 is formed in a first direction, intersects with the gate wiring 33 in a second direction, and includes a data wiring including a source electrode 42. A 33 is formed, and the drain electrode 44 is formed spaced apart from the source electrode 42 at a predetermined interval. The source electrode 42 is formed in the section between the source electrode 42 and the drain electrode 44. ) And the island electrode semiconductor layer 38 overlapping with the drain electrode 44 at predetermined intervals, the gate electrode 32 including the gate electrode 32, the semiconductor layer 38, and the source and drain electrodes 42 and 44. This is called a thin film transistor (T).

또한, 상기 제 1 방향으로는 공통배선(35)이 형성되어 있고, 이 공통배선(35)에서 상기 제 2 방향으로 다수개의 공통전극(34)이 분기되어 있다.In addition, a common wiring 35 is formed in the first direction, and a plurality of common electrodes 34 branch from the common wiring 35 in the second direction.

상기 드레인전극(44)에서 연장 형성된 인출배선(47)이 상기 제 1 방향으로 형성되어 있고, 이 인출배선(47)에서 상기 제 2 방향으로 다수개의 화소전극(46)이상기 공통전극(34)과 엇갈리게 분기되어 있다.A lead wire 47 extending from the drain electrode 44 is formed in the first direction, and a plurality of pixel electrodes 46 in the second direction in the lead wire 47 are connected to the common electrode 34. It is staggered.

이하, 도 4a 내지 도 4d는 도 3의 절단선 A-A, B-B에 따라 절단된 단면을 공정단계별로 도시한 단면도로서, 이 절단선 A-A, B-B는 각각 박막트랜지스터부 및 공통전극과 화소전극의 형성단계에 대한 단면도이다.4A to 4D are cross-sectional views illustrating the cross sections cut along the cutting lines AA and BB of FIG. 3 according to the process steps, and the cutting lines AA and BB respectively form a thin film transistor unit, a common electrode and a pixel electrode. The cross section for

도 4a는 투명기판(30)상에 게이트전극(32) 및 공통전극(34)을 형성하는 단계이다.4A illustrates a step of forming the gate electrode 32 and the common electrode 34 on the transparent substrate 30.

이때, 상기 게이트전극(32) 및 공통전극(34)은 동일한 금속층을 이용하여 사진식각 공정에 따른 제 1 마스크 공정에 의해 형성된다.In this case, the gate electrode 32 and the common electrode 34 are formed by a first mask process according to a photolithography process using the same metal layer.

상기 게이트전극(32) 및 공통전극(34)은 비교적 비저항이 낮은 순수 알루미늄(Al) 또는 알루미늄을 포함하는 금속층으로 이루어 질 수 있다.The gate electrode 32 and the common electrode 34 may be formed of a metal layer including pure aluminum (Al) or aluminum having a relatively low resistivity.

도 4b에서는, 상기 게이트전극(32) 및 공통전극(34)이 형성된 기판(30) 상에 게이트 절연막(36) 및 비정질 실리콘층(38a), 불순물 비정질 실리콘층(38b)을 패터닝하여, 반도체층(38)을 형성하는 단계이다.In FIG. 4B, the gate insulating layer 36, the amorphous silicon layer 38a, and the impurity amorphous silicon layer 38b are patterned on the substrate 30 on which the gate electrode 32 and the common electrode 34 are formed. (38).

상기 게이트 절연막(36)은 산화 실리콘(SiO2), 질화 실리콘(SiNx), 벤조사이클로부텐(BCB), 아크릴계 수지(Acrylic resin)등의 절연물질을 이용하여 형성할 수 있다.The gate insulating layer 36 may be formed using an insulating material such as silicon oxide (SiO 2 ), silicon nitride (SiN x ), benzocyclobutene (BCB), acrylic resin, or the like.

그리고, 이 반도체층은 비정질 실리콘층으로 이루어진 액티브층(38a)과, 액티브층(38a)과 추후 형성될 금속층과의 접촉저항을 낮추기 위해 전자이동도를 높인 불순물 비정질 실리콘으로 이루어진 오믹 콘택층(ohmic contact layer)(38b)을 포함하여 이루어진다.The semiconductor layer is an ohmic contact layer made of an impurity amorphous silicon having an increased electron mobility to reduce contact resistance between the active layer 38a made of an amorphous silicon layer and the metal layer to be formed later. contact layer 38b).

도 4c에서는, 상기 반도체층(38) 상에 제 3 마스크 공정에 의해 소스 및 드레인전극(42, 44)과 화소전극(46)을 형성하는 단계이다.In FIG. 4C, the source and drain electrodes 42 and 44 and the pixel electrode 46 are formed on the semiconductor layer 38 by a third mask process.

도시한 바와 같이, 상기 반도체층(38) 상에는 서로 일정간격 이격되어 소스 및 드레인전극(42,44)이 형성되어 있고, 상기 게이트 절연막(36) 상에는 화소전극(46)이 공통전극(34)과 일정간격 이격되어 형성되어 있다.As illustrated, source and drain electrodes 42 and 44 are formed on the semiconductor layer 38 by a predetermined distance from each other, and on the gate insulating layer 36, the pixel electrode 46 is connected to the common electrode 34. It is formed at regular intervals.

이때, 상기 화소전극(46)과 미도시한 데이터배선은 동일한 평면 상에 형성되기 때문에, 두 금속물질 간의 전기적 간섭으로 화질저하 현상을 방지하기 위해, 이 화소전극은 화소영역에서 공통전극 보다 내부에 위치하도록 형성한다.In this case, since the pixel electrode 46 and the data line (not shown) are formed on the same plane, in order to prevent image degradation due to electrical interference between the two metal materials, the pixel electrode is disposed inside the common electrode in the pixel area. To be located.

상기 소스 및 드레인전극(42,44)과 화소전극(46)을 이루는 금속물질로는 화학적 내식성이 강하고, 기계적인 강도가 높은 몰리브덴(Mo), 텅스텐(W),크롬(Cr)과 같은 금속으로 이루어진다.The metal material forming the source and drain electrodes 42 and 44 and the pixel electrode 46 may be formed of metals such as molybdenum (Mo), tungsten (W), and chromium (Cr) having high chemical corrosion resistance and high mechanical strength. Is done.

또한, 알루미늄(Al), 탄탈(Ta), 안티몬(Sb), 티탄(Ti) 또는 이들의 이중 층으로도 형성할 수 있다.It may also be formed of aluminum (Al), tantalum (Ta), antimony (Sb), titanium (Ti), or a double layer thereof.

그리고, 상기 소스 및 드레인전극(42,44)의 패턴을 형성한 후에는 이 소스 및 드레인전극(42,44)사이 구간의 오믹콘택층(38b)을 식각하여 채널(CH)을 형성한다.After the patterns of the source and drain electrodes 42 and 44 are formed, the ohmic contact layer 38b between the source and drain electrodes 42 and 44 is etched to form a channel CH.

이때, 상기 채널부(CH)에서는 오믹 콘택층(38b)을 완전히 제거하여 전압의 온/오프(on.off)를 조정하는 기능을 할 수 있으므로, 상기 오믹콘택층(38b)과 식각 선택비가 없이 그 하부층을 이루는 액티브층(38a)까지 일정 깊이 과식각 처리를 하게 된다.In this case, the channel portion CH may have a function of adjusting the on / off of the voltage by completely removing the ohmic contact layer 38b, so that there is no etching selectivity with the ohmic contact layer 38b. Over-etching is performed to the active layer 38a constituting the lower layer by a predetermined depth.

상기 게이트 전극(32)및 반도체층(38)과 소스 및 드레인전극(42,44)을 포함하여 박막트랜지스터(T)라 한다.The gate electrode 32, the semiconductor layer 38, and the source and drain electrodes 42 and 44 may be referred to as a thin film transistor T.

다음으로, 도 4d는 상기 박막트랜지스터 상에 보호막(48)을 형성하는 단계이다.Next, FIG. 4D is a step of forming a protective film 48 on the thin film transistor.

상기 데이터배선(미도시)및 화소전극(46)이 형성된 기판의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 투명한 유기 절연막을 도포하여 보호막(48)을 형성한다.A protective film 48 is formed by coating a transparent organic insulating film including benzocyclobutene (BCB) and an acrylic resin (resin) on the entire surface of the substrate on which the data line (not shown) and the pixel electrode 46 are formed. do.

전술한 바와 같은 공정을 통해 종래에 따른 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, a conventional array substrate for a liquid crystal display device can be manufactured.

그러나, 전술한 구성에 따른 횡전계용 어레이기판은 상기 공통전극과 화소전극이 불투명 금속으로 제작되므로 많은 부분이 빛으로 가려져 개구율이 낮아지는 문제가 발생한다.However, in the transverse electric field array substrate according to the above-described configuration, since the common electrode and the pixel electrode are made of an opaque metal, a large portion of the transverse electric field array substrate is covered with light, resulting in a low aperture ratio.

전술한 바와 같은 문제를 해결하기 위한 본 발명은 상기 공통전극과 화소전극이 형성되는 영역에 투명한 사각 형상의 유기막 패턴을 형성한 후, 상기 유기막 패턴의 측벽부(단차부)에 화소전극 또는 공통전극을 형성함으로써, 상기 각 불투명 전극이 차지하는 영역을 줄여 액정패널의 개구율을 개선하는 것을 목적으로 한다.According to an embodiment of the present invention, a transparent rectangular organic film pattern is formed in a region where the common electrode and a pixel electrode are formed, and then a pixel electrode or a second electrode is formed on a sidewall of the organic film pattern. By forming a common electrode, it is intended to reduce the area occupied by each of the opaque electrodes to improve the aperture ratio of the liquid crystal panel.

도 1은 일반적인 횡전계방식 액정표시장치의 일부를 개략적으로 도시한 단면도이고,1 is a cross-sectional view schematically showing a part of a general transverse electric field type liquid crystal display device;

도 2a, 2b는 일반적인 횡전계방식 액정표시장치의 오프(off), 온(on)상태의 동작을 각각 도시한 단면도이고,2A and 2B are cross-sectional views illustrating operations of off and on states of a general transverse electric field type liquid crystal display device, respectively.

도 3은 종래에 따른 횡전계방식 액정표시장치용 어레이기판의 한 화소부에 대한 평면을 도시한 평면도이고,3 is a plan view showing a plane of one pixel portion of a conventional array substrate for a transverse electric field type liquid crystal display device;

도 4a 내지 도 4d는 도 5의 A-A와 B-B에 따라 각각 절단된 단면을 공정 단계별로 도시한 공정 단면도이고,4A to 4D are process cross-sectional views showing cross-sectional views cut along the lines A-A and B-B of FIG.

도 5는 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치용 어레이기판의 한 화소부에 대한 평면도이고,5 is a plan view of one pixel portion of an array substrate for a transverse electric field type liquid crystal display device according to a first embodiment of the present invention;

도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치용 어레이기판의 제조공정을 순서대로 도시한 공정 평면도이고,6A to 6C are process plan views sequentially illustrating a manufacturing process of an array substrate for a transverse electric field type liquid crystal display device according to a first embodiment of the present invention;

도 7a 내지 도 7c는 도 6a 내지 도 6c를 각각 Ⅸ-Ⅸ를 따라 절단한 단면도이고,7A to 7C are cross-sectional views taken along the line VII-VII of FIGS. 6A to 6C, respectively;

도 8a 내지 도 8c는 도 7c의 C를 확대한 단면의 공정도이고,8A to 8C are process diagrams of an enlarged cross section of FIG. 7C,

도 9는 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 한 화소부에 대한 평면도이고,9 is a plan view of one pixel portion of an array substrate for a transverse electric field type liquid crystal display device according to a second embodiment of the present invention;

도 10a 내지 도 10c는 본 발명의 제 2 실시예에 따른 횡전계방식 액정표시장치용 어레이기판의 제조공정을 순서대로 도시한 공정 평면도이고,10A to 10C are process plan views sequentially illustrating a manufacturing process of an array substrate for a transverse electric field type liquid crystal display device according to a second embodiment of the present invention;

도 11a 내지 도 11c는 도 10a 내지 도 10c를 각각 Ⅹ-Ⅹ를 따라 절단한 단면도이다.11A to 11C are cross-sectional views taken along the line VII-VII of FIGS. 10A to 10C, respectively.

<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

100 : 어레이기판 102 : 게이트배선100: array substrate 102: gate wiring

104 : 공통배선 106 : 게이트전극104: common wiring 106: gate electrode

108a : 공통전극의 수직성분 108b : 공통전극의 수평성분108a: vertical component of the common electrode 108b: horizontal component of the common electrode

112 : 오믹 콘택층 114 : 액티브층112: ohmic contact layer 114: active layer

116 : 유기막 패턴 120a: 화소전극의 제 1 수평성분116: organic film pattern 120a: first horizontal component of pixel electrode

120b: 화소전극의 제 2 수평성분 120c : 화소전극의 수직성분120b: second horizontal component of the pixel electrode 120c: vertical component of the pixel electrode

124 : 소스전극 126 : 드레인전극124: source electrode 126: drain electrode

전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 기판과; 상기 기판 상에 서로 수직하게 교차하여 화소영역을 정의하는 게이트배선과 데이터배선과; 상기 게이트배선과 평행하게 소정간격 이격하여 일 방향으로 구성된 공통배선과; 상기 게이트배선과 데이터배선이 교차하는 지점에 구성되고, 게이트전극과 반도체층과 소스전극 및 드레인전극으로 구성된 박막트랜지스터와; 상기 화소영역 상에 구성된 사각형상의 유기 절연막 패턴과; 상기 공통배선에서 수직하게 분기하여 구성된 수직성분과, 수직성분을 하나로 연결한 수평성분으로 구성된 공통전극과; 상기 드레인전극에서 연장된 제 1 수평부와, 상기 제 1 수평부에서 상기 공통전극의 수직부 사이로 분기된 수직부와, 상기 수직부를 하나로 연결하는 제 2 수평부로 구성된 화소전극을 포함한다.An array substrate for a liquid crystal display device according to the present invention for achieving the above object is a substrate; A gate wiring and a data wiring crossing the substrate perpendicularly to each other to define a pixel region; A common wiring configured in one direction spaced apart from the predetermined wiring in parallel with the gate wiring; A thin film transistor configured at a point where the gate wiring and the data wiring cross each other, the thin film transistor comprising a gate electrode, a semiconductor layer, a source electrode, and a drain electrode; A rectangular organic insulating pattern formed on the pixel region; A common electrode composed of a vertical component formed by vertically branching the common wiring and a horizontal component connecting the vertical components into one; And a pixel electrode including a first horizontal part extending from the drain electrode, a vertical part branched from the first horizontal part to a vertical part of the common electrode, and a second horizontal part connecting the vertical part to one.

본 발명의 특징은 상기 공통전극 또는 화소전극의 수직부를 상기 사각형상의 유기막 패턴의 측벽을 따라 연장 형성하는 것이다.A feature of the present invention is to extend the vertical portion of the common electrode or pixel electrode along the sidewalls of the rectangular organic film pattern.

상기 유기 절연막 패턴은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함한 투명한 유기절연 물질 그룹 중 선택된 하나로 형성한다.The organic insulating layer pattern is formed of one selected from a group of transparent organic insulating materials including benzocyclobutene (BCB) and an acrylic resin.

본 발명의 제 1 특징에 따른 횡전계 방식 액정표시장치용 어레이기판은 기판을 준비하는 단계와; 상기 기판 상에 게이트배선과 게이트전극과, 상기 게이트배선과 소정간격 이격하여 일 방향으로 평행하게 구성된 공통배선과, 상기 공통배선에서 수직하게 분기된 수직성분과, 상기 수직성분을 하나로 연결하는 수평성분으로 구성된 공통전극을 형성하는 단계와; 상기 게이트배선 및 공통배선 등이 형성된 기판의 전면에 제 1 절연막인 게이트 절연막을 형성하는 단계와; 상기 게이트 전극 상부의 게이트 절연막 상에 액티브층과 오믹콘택층으로 구성된 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판에 투명한 유기절연물질로 상기 화소영역 상에 사각형상의 유기막 패턴을 형성하는 단계와; 상기 사각형상의 유기막 패턴이 형성된 기판의 전면에 도전성 금속을 증착하고 패턴하여, 상기 게이트배선과 수직하게 교차하여 화소영역을 정의하는 데이터배선과, 상기 데이터배선에서 상기 게이트 전극 상부로 돌출 형성된 소스전극과 이와는 소정간격 이격된 드레인전극과, 상기 드레인전극에서 연장된 제 1 수평부와, 상기 제 1 수평부에서 수직하게 분기하여 상기 사각형상의 투명 유기막 패턴의 좌측과 우측의 측벽을 따라 연장 형성된 수직부와 상기 공통배선의 상부에서 상기 수직부를 하나로 연결하는 제 2 수평부로 구성된 화소전극을 형성하는 단계와; 상기 화소전극 상에 제 2 절연막인 보호막을 형성하는 단계를 포함한다.An array substrate for a transverse electric field type liquid crystal display device according to a first aspect of the present invention comprises the steps of preparing a substrate; A gate wiring and a gate electrode on the substrate, a common wiring configured to be parallel to one direction at a predetermined distance from the gate wiring, a vertical component vertically branched from the common wiring, and a horizontal component connecting the vertical components to one Forming a common electrode consisting of; Forming a gate insulating film, which is a first insulating film, on an entire surface of the substrate on which the gate wiring and the common wiring are formed; Forming a semiconductor layer including an active layer and an ohmic contact layer on the gate insulating layer on the gate electrode; Forming a rectangular organic film pattern on the pixel region using a transparent organic insulating material on the substrate on which the semiconductor layer is formed; Depositing and patterning a conductive metal on the entire surface of the substrate on which the rectangular organic film pattern is formed, and forming a pixel line by crossing the gate line to define a pixel region, and a source electrode protruding from the data line above the gate electrode. And a drain electrode spaced apart from each other by a predetermined distance, a first horizontal portion extending from the drain electrode, and vertically branched from the first horizontal portion to extend along the left and right sidewalls of the rectangular transparent organic film pattern. A second horizontal portion connecting the vertical portion to the upper portion of the upper portion and the common wiring Forming a constructed pixel electrode; Forming a protective film, which is a second insulating film, on the pixel electrode.

본 발명의 제 2 특징에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조방법은 기판을 준비하는 단계와; 상기 기판 상에 화소영역을 정의하고, 상기 정의된 화소영역 상에 유기절연막을 패턴하여 사각형상의 유기막 패턴을 형성하는 단계와; 상기 사각형상의 유기막 패턴이 형성된 기판의 전면에 도전성 금속을 증착하고 패턴하여, 상기 화소영역을 따라 일 방향으로 게이트배선과, 게이트배선과 소정간격 이격되어 일 방향으로 평행하게 구성된 공통배선과, 상기 공통배선에서 수직하게 분기되어 상기 사각형상 유기막 패턴의 좌측과 우측 측벽을 따라 연장 형성된 수직성분과 상기 수직성분을 하나로 연결하는 수평성분으로 구성된 공통전극을 형성하는 단계와; 상기 게이트배선과 공통배선과 공통전극이 형성된 기판의 전면에 액티브층과 오믹콘택층으로 형성된 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판의 전면에 도전성 금속을 증착하고 패턴하여, 상기 화소영역을 따라 상기 게이트배선과 수직하게 교차하여 형성된 데이터배선과, 상기 데이터배선에서 상기 게이트전극의 일측 상부로 돌출 연장된 소스전극과, 이와는 소정간격 이격된 드레인전극과, 상기 드레인전극에서 일 방향으로 연장된 제 1 수평부와 상기 제 1 수평부에서 상기 공통전극의 수직성분 사이로 수직하게 분기한 수직부와 상기 수직부를 하나로 연결하면서 상기 공통배선의 일부 상에 구성된 제 2 수평부로 화소전극을 형성하는 단계를 포함한다.A method of manufacturing an array substrate for a transverse electric field type liquid crystal display device according to a second aspect of the present invention includes the steps of preparing a substrate; Defining a pixel region on the substrate and forming a rectangular organic layer pattern by patterning an organic insulating layer on the defined pixel region; Depositing and patterning a conductive metal on the entire surface of the substrate on which the rectangular organic layer pattern is formed, and forming a common wiring parallel to one direction spaced apart from the gate wiring in one direction and a predetermined distance along the pixel region; Forming a common electrode formed of a vertical component branched vertically from the common wiring and extending along the left and right sidewalls of the rectangular organic film pattern and a horizontal component connecting the vertical components into one; Forming a semiconductor layer formed of an active layer and an ohmic contact layer on an entire surface of the substrate on which the gate wiring, the common wiring, and the common electrode are formed; A data line formed by depositing and patterning a conductive metal on the entire surface of the substrate on which the semiconductor layer is formed; An electrode, a drain electrode spaced apart from the predetermined interval, a first horizontal portion extending in one direction from the drain electrode, a vertical portion vertically branched between the vertical component of the common electrode in the first horizontal portion, and the vertical portion as one Forming a pixel electrode with a second horizontal portion formed on a part of the common wiring while being connected.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

-- 제 1 실시예 --First Embodiment

본 발명의 제 1 실시예의 특징은 화소영역에 사각형상의 유기막 패턴을 구성하고, 상기 화소영역에 구성되는 화소전극을 상기 유기막 패턴의 측벽(단차)에 구성하여 액정패널의 개구율을 개선하는 것을 특징으로 한다.A feature of the first embodiment of the present invention is to form a rectangular organic film pattern in the pixel region, and to configure the pixel electrode formed in the pixel region on the sidewall (step) of the organic film pattern to improve the aperture ratio of the liquid crystal panel. It features.

도 5는 본 발명의 제 1 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 도시한 평면도이다.5 is a plan view showing a part of an array substrate for a transverse electric field type liquid crystal display device according to a first embodiment of the present invention.

도시한 바와 같이, 어레이기판(100) 상에 화소영역(P)을 정의하는 게이트배선(102)과 데이터배선(122)이 수직으로 교차하여 구성하고, 상기 두 배선이 교차되는 지점에 박막트랜지스터(T)를 구성한다.As shown in the drawing, the gate wiring 102 and the data wiring 122 defining the pixel region P are vertically intersected on the array substrate 100, and a thin film transistor (A) is formed at a point where the two wirings intersect. Constitute T).

상기 박막트랜지스터(T)는 게이트전극(106)과 액티브층(114)과 소스전극(124)및 드레인전극(126)으로 구성된다.The thin film transistor T includes a gate electrode 106, an active layer 114, a source electrode 124, and a drain electrode 126.

이때, 상기 소스전극 및 드레인전극(124,126)과 상기 액티브층(114)의 사이에는 불순물 반도체층인 오믹 콘택층(112)을 개재한다.In this case, an ohmic contact layer 112, which is an impurity semiconductor layer, is interposed between the source and drain electrodes 124 and 126 and the active layer 114.

상기 게이트배선(102)과 소정간격 이격하여 평행하게 공통배선(104)을 구성한다.The common wiring 104 is formed in parallel with the gate wiring 102 at predetermined intervals.

상기 화소영역(P)에는 상기 공통배선(104)에서 수직하게 연장된 수직성분(108a)과, 상기 수직성분(108a)을 하나로 연결하는 수평성분(108b)으로 공통전극(108)을 구성한다.The common electrode 108 is formed in the pixel region P by a vertical component 108a extending vertically from the common wiring 104 and a horizontal component 108b connecting the vertical component 108a into one.

또한, 상기 공통전극(108)과 엇갈려 화소전극(120)을 구성하며, 상기 화소전극(120) 또한, 수직성분(120c)과 상기 수직성분을 하부와 상부에서 각각 하나로 연결하는 제 1 수평성분(120a)과 제 2 수평성분(120b)으로 구성한다.In addition, the pixel electrode 120 is alternately formed with the common electrode 108, and the pixel electrode 120 also includes a first horizontal component (c) which connects the vertical component 120c and the vertical component to each other from the bottom and the top. 120a) and the second horizontal component 120b.

상기 화소전극(120)의 수직성분(120c)은 상기 공통전극(108)의 수직성분(108a)과 엇갈려 구성하며, 이때 상기 화소전극(120)의 수직성분(120c)은 사각형상의 유기막패턴(116)을 화소영역(P)에 구성하고, 상기 유기막 패턴(116)의 측벽에 전극을 형성하는 방식으로 구성한다.The vertical component 120c of the pixel electrode 120 is staggered from the vertical component 108a of the common electrode 108. In this case, the vertical component 120c of the pixel electrode 120 has a rectangular organic film pattern ( 116 is formed in the pixel region P, and an electrode is formed on the sidewall of the organic layer pattern 116.

이와 같은 측면전극(120c)을 구성한 어레이기판 구조는, 상기 화소영역(P)을 차지하는 불투명 금속의 영역이 기존에 비해 적어지기 때문에 액정패널의 개구율(aperture ratio)을 개선하는 효과가 있다.The array substrate structure of the side electrode 120c has an effect of improving the aperture ratio of the liquid crystal panel since the area of the opaque metal occupying the pixel area P is smaller than that of the conventional structure.

이하, 도 6a 내지 도 6c 및 도 7a 내지 7c를 참조하여, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to a first embodiment of the present invention will be described with reference to FIGS. 6A to 6C and 7A to 7C.

도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이기판을 공정순서에 따라 도시한 공정 평면도이고, 도 7a 내지 도 7c는 도 6a 내지 도 6c를 각각 Ⅸ-Ⅸ(데이터배선, 화소전극 및 공통전극부)를 따라 절단한 공정 단면도이다.6A through 6C are process plan views illustrating an array substrate for a liquid crystal display device according to a first embodiment of the present invention, in a process sequence, and FIGS. 7A through 7C illustrate FIGS. 6A through 6C respectively. The process cross-sectional view cut along the wiring, the pixel electrode, and the common electrode part.

먼저, 도 6a와 도 7a에 도시한 바와 같이, 기판(100)상에 게이트배선(102)과, 이와는 소정간격 이격되어 평행하게 일 방향으로 구성된 공통배선(104)을 형성한다.First, as shown in FIGS. 6A and 7A, the gate wiring 102 and the common wiring 104 formed in one direction in parallel with a predetermined interval therebetween are formed on the substrate 100.

동시에, 상기 게이트배선(102)에서 소정면적 돌출 형성된 게이트전극(106)과, 상기 공통배선(102)에서 수직하게 연장된 다수의 수직성분(108a)과, 상기 수직성분을 하나로 연결하는 수평성분(108b)으로 구성된 공통전극(108)을 형성한다.At the same time, a gate electrode 106 protruding a predetermined area from the gate wiring 102, a plurality of vertical components 108a extending vertically from the common wiring 102, and a horizontal component connecting the vertical components into one ( A common electrode 108 composed of 108b is formed.

상기 게이트배선(102)및 공통전극(108)이 형성된 기판(100)의 전면에 질화 실리콘(SiNx), 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 제 1 절연막인 게이트 절연막(110)을 형성한다.A first insulating film is formed by depositing one selected from the group of inorganic insulating materials including silicon nitride (SiN x ) and silicon oxide (SiO 2 ) on the entire surface of the substrate 100 on which the gate wiring 102 and the common electrode 108 are formed. An in-gate insulating film 110 is formed.

다음으로, 상기 게이트 절연막(110)상에 비정질 실리콘(a-Si:H)과 불순물이 포함된 비정질 실리콘(n+a-Si:H)을 증착한 후 패턴하여, 상기 게이트전극(106)상부에 평면적으로 아일랜드(island)형상으로 겹쳐 형성된 액티브층(112)과 오믹콘택층(114)을 형성한다.Next, amorphous silicon (a-Si: H) and amorphous silicon (n + a-Si: H) containing impurities are deposited on the gate insulating layer 110 and then patterned to form an upper portion of the gate electrode 106. An active layer 112 and an ohmic contact layer 114 formed in a planar shape with an island shape on the substrate are formed.

도 6b와 도 7b에 도시한 바와 같이, 상기 게이트배선(102)과 공통배선(104)과 액티브층(112)및 오믹콘택층(114)이 형성된 기판(100)의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 투명 유기절연물질 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 화소영역(P)에 사각형상의 유기막 패턴(116)을 구성한다.6B and 7B, benzocyclobutene (BCB) is formed on the entire surface of the substrate 100 on which the gate wiring 102, the common wiring 104, the active layer 112, and the ohmic contact layer 114 are formed. ) And a selected one of a group of transparent organic insulating materials including acrylic resin and a resin is deposited to form a rectangular organic film pattern 116 in the pixel region (P).

상기 사각형상의 유기막 패턴(116)의 상하좌우(A,B,C,D)측은 소정 높이로 단차지게 구성한다.The top, bottom, left, and right (A, B, C, D) sides of the rectangular organic film pattern 116 are configured to be stepped at a predetermined height.

이때, 상기 유기막 패턴(116)의 좌측과 우측 단차(이하 "측벽"이라 칭함)(C,D)는 상기 각 공통전극(108)의 각 수직성분(108a)사이의 중간지점에 위치하도록 형성한다.In this case, the left and right steps (hereinafter, referred to as "side walls") C and D of the organic layer pattern 116 are formed to be located at an intermediate point between the vertical components 108a of the common electrodes 108. do.

다음으로, 도 6c와 도 7c에 도시한 바와 같이, 상기 사각형상의 유기막 패턴(116)이 형성된 기판(100)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 알루미늄 합금 등을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하여 도전성 금속층(118)을 형성한다.Next, as illustrated in FIGS. 6C and 7C, chromium (Cr), molybdenum (Mo), tungsten (W), and aluminum (Al) are formed on the entire surface of the substrate 100 on which the rectangular organic film pattern 116 is formed. A conductive metal layer 118 is formed by depositing one selected from the group of conductive metals including aluminum alloy, aluminum alloy, and the like.

다음으로, 상기 금속층(118)상에 포토레지스트(photo-resist)를 증착한 후, 데이터배선(120)과 소스전극(124)및 드레인전극(126)과, 상기 화소영역(P)에 구성되는 화소전극(120)의 성분 중 제 1 수평부(120a)와 제 2 수평부(120b)가 될 부분을 제외한 전면을 노광한 후 현상한다.Next, after the photoresist is deposited on the metal layer 118, the data line 120, the source electrode 124, the drain electrode 126, and the pixel region P are formed. It develops after exposing the whole surface except the part which becomes the 1st horizontal part 120a and the 2nd horizontal part 120b among the components of the pixel electrode 120. FIG.

상기 일부가 현상되어 제거된 포토레지스트(photo-resist)층(122) 사이로 노출된 불투명 금속을 건식식각(dry etching)을 통해 제거한다.The opaque metal exposed between the partially removed photo-resist layer 122 is removed by dry etching.

이때, 상기 화소영역(P)상에 증착된 금속층(118)중 상기 유기막 패턴의 측벽에 증착된 금속은 건식식각 후에도 남아 있게 된다. 이하, 도 8a 내지 도 8b를 참조하여 설명한다.In this case, the metal deposited on the sidewall of the organic layer pattern among the metal layer 118 deposited on the pixel region P remains after dry etching. A description with reference to FIGS. 8A to 8B is as follows.

도 8a 내지 도 8b는 도 7c의 C를 확대한 확대 단면도이다.8A to 8B are enlarged cross-sectional views enlarging C of FIG. 7C.

도 8a에 도시한 바와 같이, 건식식각을 하게 되면 수직방향(E)의 식각 속도와 수평방향(F)의 식각 속도가 다르게 된다.As shown in FIG. 8A, when the dry etching is performed, the etching speed in the vertical direction E and the etching speed in the horizontal direction F are different.

따라서, 도 8b에 도시한 바와 같이, 건식식각 후 잔류한 금속전극(120)의 측면 너비(W)는 약 0.7㎛정도이고, 상기 측면에 대한 높이(H)는 0.3㎛정도의 값이다.Therefore, as shown in FIG. 8B, the side surface width W of the metal electrode 120 remaining after the dry etching is about 0.7 μm, and the height H of the side surface is about 0.3 μm.

다시 도 6c와 도 7c를 주목하면, 상기 불투명 금속층(118)을 패턴하여, 게이트배선(102)과 수직하게 교차하여 화소영역(P)을 정의하는 데이터배선(122)과, 상기 데이터배선(122)에서 상기 게이트전극(106)의 상부로 연장된 소스전극(124) 및 이와는 소정간격 이격된 드레인전극(126)을 형성한다.Referring back to FIGS. 6C and 7C, the opaque metal layer 118 is patterned to intersect the gate wiring 102 to be perpendicular to the data wiring 122 defining the pixel region P, and the data wiring 122. The source electrode 124 extending above the gate electrode 106 and the drain electrode 126 spaced apart from each other are formed.

동시에, 상기 드레인전극(126)에서 일 방향으로 연장하여 화소전극(120)의 제 1 수평부(120a)와 상기 공통배선(104)의 상부에 제 2 수평부(120b)를 형성한다.At the same time, the second horizontal portion 120b is formed on the first horizontal portion 120a of the pixel electrode 120 and the common wiring 104 by extending in one direction from the drain electrode 126.

상기 제 1 수평부(120a)는 상기 사각형상 유기막 패턴(116)의 하측 측벽(B)에 걸쳐 패턴된다. 이와 동시에 상기 사각형상 유기막 패턴(116)의 좌. 우측 측벽부(C,D)에는 상기 제 1 수평부(120a)에서 연장된 잔류 금속전극(120c)이 남게 된다.The first horizontal portion 120a is patterned over the lower sidewall B of the rectangular organic layer pattern 116. At the same time, the left side of the rectangular organic film pattern 116. Residual metal electrodes 120c extending from the first horizontal portion 120a are left in the right sidewall portions C and D. FIG.

상기 잔류 금속전극(120c)은 화소전극(120)의 수직성분이 된다.The residual metal electrode 120c becomes a vertical component of the pixel electrode 120.

다음으로, 상기 박막트랜지스터(B)와 상기 화소전극(120)이 형성된기판(100)의 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연 물질 그룹 또는 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 증착 또는 도포하여 보호막(passivation layer)(128)을 형성한다.Next, an inorganic insulating material group or benzocyclobutene including silicon nitride (SiN x ) and silicon oxide (SiO 2 ) on the entire surface of the substrate 100 on which the thin film transistor B and the pixel electrode 120 are formed. A passivation layer 128 is formed by depositing or applying one selected from a group of organic insulating materials including BCB) and an acrylic resin.

전술한 바와 같은 공정으로 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판을 제작할 수 있다.According to the above process, an array substrate for a transverse electric field type liquid crystal display device according to the present invention can be manufactured.

전술한 제 1 실시예는 상기 화소전극을 유기막 패턴(116)의 측면전극 구조로 하여 개구율을 개선하는 방법을 제안하였으나, 이후 제 2 실시예는 상기 공통전극을 측벽전극 구조로 하여 개구율을 개선한 방법을 제안한다.The above-described first embodiment proposes a method of improving the aperture ratio by using the pixel electrode as the side electrode structure of the organic layer pattern 116, but the second embodiment improves the aperture ratio by using the common electrode as a sidewall electrode structure. I suggest one way.

-- 제 2 실시예 --Second Embodiment

본 발명에 따른 제 2 실시예의 특징은 어레이기판의 개구율을 개선하기 위해, 화소영역에 구성하는 공통전극을 측면 전극구조로 형성하는 구조와 방법을 제안한다.A feature of the second embodiment according to the present invention proposes a structure and method for forming a common electrode constituting a pixel region in a side electrode structure in order to improve the aperture ratio of an array substrate.

도 9는 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 개략적으로 도시한 평면도이다.9 is a plan view schematically illustrating a part of an array substrate for a transverse electric field type liquid crystal display device according to a second exemplary embodiment of the present invention.

도시한 바와 같이, 게이트배선(204)과 데이터배선(216)이 교차하여 화소영역(P)을 정의하며, 상기 두 배선(204,216)의 교차지점에는 박막트랜지스터(T)를 구성한다.As illustrated, the gate line 204 and the data line 216 cross each other to define the pixel area P, and the thin film transistor T is formed at the intersection of the two lines 204 and 216.

상기 게이트배선(204)과는 소정간격 이격하여 일 방향으로 평행하게 구성한 공통배선(208)을 형성한다.The common wiring 208 is formed to be parallel to the gate wiring 204 in one direction with a predetermined distance therebetween.

상기 박막트랜지스터(T)는 상기 게이트배선(204)에서 돌출 형성된 게이트전극(206)과, 상기 게이트전극(206)의 일부 상부에 구성된 액티브층(212)과, 상기 액티브층(212)상부에 구성된 소스전극 및 드레인전극(218,220)을 형성한다.The thin film transistor T includes a gate electrode 206 protruding from the gate wiring 204, an active layer 212 formed on a portion of the gate electrode 206, and an upper portion of the active layer 212. Source and drain electrodes 218 and 220 are formed.

상기 화소영역(P)에는 사각형상의 제 1 유기막 패턴(202a)과 제 2 유기막 패턴(202b)을 형성하며, 상기 공통배선(208)은 상기 유기막 패턴(202a,202b)의 상측에 걸쳐 형성한다.A rectangular first organic film pattern 202a and a second organic film pattern 202b are formed in the pixel region P, and the common wiring 208 extends over the organic film patterns 202a and 202b. Form.

상기 화소영역(P)상에 구성되는 공통전극(210)은 공통배선(208)에서 연장하여 상기 사각형상 유기막 패턴의 좌측과 우측의 단차(측벽)(C,D)를 따라 형성된 수직성분(210a)과, 상기 수직성분(210a)을 하나로 연결하는 수평성분(210b)으로 구성한다.The common electrode 210 formed on the pixel area P extends from the common wiring 208 and forms vertical components formed along the steps (side walls) C and D on the left and right sides of the rectangular organic film pattern. 210a) and a horizontal component 210b connecting the vertical components 210a to one.

상기 공통전극(210)의 수평성분(210b)은 상기 제 1 , 제 2 유기막의 하측(B)에 걸쳐 형성된다.The horizontal component 210b of the common electrode 210 is formed over the lower side B of the first and second organic layers.

상기 화소영역(P)에는 상기 공통전극(210)과 함께 화소전극(222)을 형성하며, 상기 화소전극(222)은 상기 공통전극(210)의 수직성분(210a)과 소정간격 이격하여 엇갈려 형성한 수직성분(222c)과 상기 수직성분을 하부와 상부에서 하나로 연결하는 제 1 수평부(222a)와 제 2 수평부(222b)로 구성한다.The pixel electrode 222 is formed in the pixel region P together with the common electrode 210, and the pixel electrode 222 is alternately spaced apart from the vertical component 210a of the common electrode 210 by a predetermined distance. One vertical component 222c and a first horizontal portion 222a and a second horizontal portion 222b which connect the vertical component to the lower and upper portions as one.

이때, 전술한 구성에서 상기 화소전극(222)의 제 2 수평부(222b)와 그 하부의 공통배선(208)은 스토리지 캐패시터(S)를 구성하며, 각각 제 1 스토리지 전극과제 2 스토리지 전극을 기능을 하게 된다.At this time, in the above-described configuration, the second horizontal portion 222b of the pixel electrode 222 and the common wiring 208 under the same constitute a storage capacitor S, and function as a first storage electrode and a second storage electrode, respectively. Will be

전술한 바와 같은 본 발명의 제 2 실시예에 따른 구성 또한 상기 공통배선(208)이 화소영역(P)에서 차지하는 영역을 기존에 비해 줄인 구조이기 때문에 개구율을 개선할 수 있는 효과가 있다.The structure according to the second embodiment of the present invention as described above also has an effect of improving the aperture ratio because the common wiring 208 has a structure that reduces the area occupied in the pixel region P as compared with the conventional one.

이하, 도 10a 내지 도 10c와 도 11a 내지 도 11c를 참조하여 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to a second embodiment of the present invention will be described with reference to FIGS. 10A to 10C and 11A to 11C.

도 10a 내지 도 10c는 본 발명의 제 2 실시예에 따른 공정 평면도이고, 도 11a 내지 도 11c는 상기 도 10a 내지 도 10c의 Ⅹ-Ⅹ를 따라 절단한 단면도이다.10A to 10C are plan views illustrating processes according to the second exemplary embodiment of the present invention, and FIGS. 11A to 11C are cross-sectional views taken along the line VIII-V of FIGS. 10A to 10C.

먼저, 도 10a와 도 11a에 도시한 바와 같이, 다수의 화소영역을 정의한 기판(200)상에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 화소영역(P)상부에 사각형상의 제 1 유기막 패턴(202a)과 이와는 소정간격 이격하여 제 2 유기막 패턴(202b)을 형성한다.First, as shown in FIGS. 10A and 11A, a group of organic insulating materials including benzocyclobutene (BCB) and acrylic resin (resin) is selected on a substrate 200 in which a plurality of pixel regions are defined. One is deposited and patterned to form a second organic film pattern 202b on the pixel region P, spaced apart from the first organic film pattern 202a by a predetermined distance therefrom.

다음으로, 도 10b와 도 11b에 도시한 바와 같이, 상기 유기막 패턴(202a,202b)이 형성된 기판(200)의 전면에 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 크롬(Cr)등을 포함하는 도전성 금속 그룹 중 건식식각 이 가능한 물질을 증착하고 패턴하여, 게이트배선(204)과 게이트전극(206)과, 상기 게이트배선(204)과 평행하게 소정간격 이격하여 공통배선(208)을 형성한다.Next, as illustrated in FIGS. 10B and 11B, aluminum (Al), aluminum alloy, molybdenum (Mo), chromium (Cr), and the like are formed on the entire surface of the substrate 200 on which the organic layer patterns 202a and 202b are formed. Depositing and patterning a dry-etchable material among the conductive metal groups including the gate wiring 204, the gate electrode 206, and the common wiring 208 by spaced apart from each other in parallel with the gate wiring 204. Form.

상기 공통배선(208)은 상기 사각형상의 제 1 , 2유기막 패턴(202a, 202b)의 상측(A)에 걸쳐 형성한다.The common wiring 208 is formed over the upper side A of the rectangular first and second organic film patterns 202a and 202b.

이때, 상기 공통배선(208)에서 상기 유기막 패턴(202a,202b)의 좌측(C)과 우측의 측벽(D)을 따라 공통전극(210)의 수직성분인 측면전극(210a)이 수직하게 연장되어 구성된다.In this case, the side electrode 210a which is a vertical component of the common electrode 210 extends vertically along the left side C and the right side wall D of the organic layer patterns 202a and 202b in the common wiring 208. It is configured.

연속하여, 하부에서 상기 측면전극(210a)을 하나로 연결하는 공통전극(210)의 수평성분(210b)을 구성한다.Subsequently, a horizontal component 210b of the common electrode 210 connecting the side electrodes 210a to one below is configured.

상기 게이트배선(204)과 공통배선(208)및 공통전극(210)을 형성한 기판(200)의 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기 절연물질 그룹 중 선택된 하나를 증착하여 제 1 절연막인 게이트 절연막(212)을 형성한다.A group of inorganic insulating materials including silicon nitride (SiN x ) and silicon oxide (SiO 2 ) on the entire surface of the substrate 200 on which the gate wiring 204, the common wiring 208, and the common electrode 210 are formed. One is deposited to form a gate insulating film 212 that is a first insulating film.

다음으로, 도 10c와 도 11c에 도시한 바와 같이, 상기 게이트 절연막(212)이 형성된 기판(200)의 전면에 비정질 실리콘(a-Si:H)과 불순물을 포함한 비정질 실리콘(n+a-Si:H)을 증착하고 패턴하여, 아일랜드(island)형상으로 평면적으로 겹쳐 형성된 액티브층(active layer)(212)과 오믹콘택층(ohmic contact layer)(214)을 형성한다.Next, as shown in FIGS. 10C and 11C, amorphous silicon (a-Si: H) and amorphous silicon (n + a-Si) including impurities are formed on the entire surface of the substrate 200 on which the gate insulating film 212 is formed. : H) is deposited and patterned to form an active layer 212 and an ohmic contact layer 214 that are planarly superimposed in an island shape.

다음으로, 상기 오믹 콘택층을 형성한 기판(200)의 전면에 전술한 바와 같은 도전성 금속을 증착하고 패턴하여, 상기 게이트배선(204)과 수직하게 교차하여 상기 제 1 유기막 패턴(202a)과 제 2 유기막 패턴(202b)을 포함하는 화소영역(P)을 정의하는 데이터배선(216)과, 상기 데이터배선(216)에서 상기 게이트전극(206)의 일 측 상부로 돌출 형성한 소스전극(218)과, 상기 소스전극(218)에서 소정간격 이격한 드레인전극(220)을 형성한다.Next, the conductive metal as described above is deposited and patterned on the entire surface of the substrate 200 on which the ohmic contact layer is formed, and perpendicularly intersects the gate wiring 204 to form the first organic layer pattern 202a. A data line 216 defining a pixel region P including a second organic layer pattern 202b and a source electrode protruding from one side of the gate electrode 206 in the data line 216. 218 and the drain electrode 220 spaced apart from the source electrode 218 by a predetermined interval.

동시에, 상기 공통전극(210)의 수직성분(210a)과 엇갈리는 구성으로 화소전극(222)의 수직성분(222c)을 구성하고, 상기 수직성분(222c)을 하부와 상부에서 각각 하나로 연결하는 제 1 수평부(222a)와 제 2 수평부(222b)를 형성한다.At the same time, a first component constituting the vertical component 222c of the pixel electrode 222 in a configuration that is staggered from the vertical component 210a of the common electrode 210, and connecting the vertical component 222c to the lower and upper portions, respectively. The horizontal part 222a and the second horizontal part 222b are formed.

이때, 상기 화소전극(222)의 제 2 수평부(222b)는 상기 공통배선(208)의 일부 상부에 구성되어, 상기 공통배선(208)과 함께 스토리지 캐패시터(C)를 구성한다.In this case, the second horizontal portion 222b of the pixel electrode 222 is formed on a part of the common wiring 208 to form a storage capacitor C together with the common wiring 208.

상기 데이터배선(216)과 소스전극 및 드레인전극(218, 220)이 형성된 기판(100)의 전면에 질화 실리콘(SiO2)과 산화 실리콘(SiNX)을 포함하는 무기절연물질 그룹 또는 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)등을 포함하는 유기절연물질 그룹 중 선택된 하나를 증착 또는 도포하여 제 2 절연막인 보호막(224)을 형성한다.Inorganic insulating material group or benzocyclobutene containing silicon nitride (SiO 2 ) and silicon oxide (SiN X ) on the entire surface of the substrate 100 on which the data line 216 and the source and drain electrodes 218 and 220 are formed. A protective film 224, which is a second insulating film, is formed by depositing or applying one selected from a group of organic insulating materials including (BCB), acrylic resin, and the like.

전술한 공정을 통해 본 발명의 제 2 실시예에 따른 횡전계방식 액정표시장치용 어레이기판을 제작할 수 있다.Through the above-described process, an array substrate for a transverse electric field type liquid crystal display device according to a second embodiment of the present invention can be manufactured.

전술한 바와 같은 본 발명에 따라 화소영역 상에 구성하는 공통전극과 화소전극을 측면적극으로 구성하게 되면, 기존에 비해 화소영역을 차단하는 영역이 작아지므로 개구율이 개선된 횡전계 방식 액정표시장치용 어레이기판을 제작할 수 있는 효과가 있다.According to the present invention as described above, when the common electrode and the pixel electrode constituting the pixel region is configured as a side electrode, the area for blocking the pixel region is smaller than the conventional one for the transverse electric field type liquid crystal display device with improved aperture ratio It is effective to manufacture an array substrate.

Claims (11)

기판과;A substrate; 상기 기판 상에 서로 수직하게 교차하여 화소영역을 정의하는 게이트배선과 데이터배선과;A gate wiring and a data wiring crossing the substrate perpendicularly to each other to define a pixel region; 상기 게이트배선과 평행하게 소정간격 이격하여 일 방향으로 구성된 공통배선과;A common wiring configured in one direction spaced apart from the predetermined wiring in parallel with the gate wiring; 상기 게이트배선과 데이터배선이 교차하는 지점에 구성되고, 게이트전극과 반도체층과 소스전극 및 드레인전극으로 구성된 박막트랜지스터와;A thin film transistor configured at a point where the gate wiring and the data wiring cross each other, the thin film transistor comprising a gate electrode, a semiconductor layer, a source electrode, and a drain electrode; 상기 화소영역 상에 구성된 사각형상의 유기 절연막 패턴과;A rectangular organic insulating pattern formed on the pixel region; 상기 공통배선에서 수직하게 분기하여 상기 유기 절연막의 측면을 따라 구성된 수직성분과, 수직성분을 하나로 연결한 수평성분으로 구성된 공통전극과;A common electrode composed of a vertical component branched vertically from the common wiring and formed along a side of the organic insulating layer, and a horizontal component connecting the vertical components into one; 상기 드레인전극에서 연장된 제 1 수평부와, 상기 제 1 수평부에서 상기 공통전극의 수직부 사이로 분기된 수직부와, 상기 수직부를 하나로 연결하는 제 2 수평부로 구성된 화소전극A pixel electrode comprising a first horizontal portion extending from the drain electrode, a vertical portion branched between the vertical portion of the common electrode from the first horizontal portion, and a second horizontal portion connecting the vertical portions to one; 을 포함하는 횡전계 방식 액정표시장치용 어레이기판.Array substrate for a transverse electric field type liquid crystal display device comprising a. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 액티브층과 오믹콘택층은 순수비정질 실리콘과 불순물을 포함하는 비정질 실리콘으로 형성된 횡전계 방식 액정표시장치용 어레이기판.And the active layer and the ohmic contact layer are formed of pure amorphous silicon and amorphous silicon containing impurities. 제 1 항에 있어서,The method of claim 1, 상기 유기 절연막 패턴은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함한 투명한 유기절연 물질 그룹 중 선택된 하나로 형성한 횡전계 방식 액정표시장치용 어레이기판.And the organic insulating layer pattern is one selected from the group of transparent organic insulating materials including benzocyclobutene (BCB) and acrylic resin. 기판을 준비하는 단계와;Preparing a substrate; 상기 기판 상에 게이트배선과 게이트전극과, 상기 게이트배선과 소정간격 이격하여 일 방향으로 평행하게 구성된 공통배선과, 상기 공통배선에서 수직하게 분기된 수직성분과, 상기 수직성분을 하나로 연결하는 수평성분으로 구성된 공통전극을 형성하는 단계와;A gate wiring and a gate electrode on the substrate, a common wiring configured to be parallel to one direction at a predetermined distance from the gate wiring, a vertical component vertically branched from the common wiring, and a horizontal component connecting the vertical components to one Forming a common electrode consisting of; 상기 게이트배선 및 공통배선 등이 형성된 기판의 전면에 제 1 절연막인 게이트 절연막을 형성하는 단계와;Forming a gate insulating film, which is a first insulating film, on an entire surface of the substrate on which the gate wiring and the common wiring are formed; 상기 게이트 전극 상부의 게이트 절연막 상에 액티브층과 오믹콘택층으로 구성된 반도체층을 형성하는 단계와;Forming a semiconductor layer including an active layer and an ohmic contact layer on the gate insulating layer on the gate electrode; 상기 반도체층이 형성된 기판에 투명한 유기절연물질로 상기 화소영역 상에 사각형상의 유기막 패턴을 형성하는 단계와;Forming a rectangular organic film pattern on the pixel region using a transparent organic insulating material on the substrate on which the semiconductor layer is formed; 상기 사각형상의 유기막 패턴이 형성된 기판의 전면에 도전성 금속을 증착하고 패턴하여, 상기 게이트배선과 수직하게 교차하여 화소영역을 정의하는 데이터배선과, 상기 데이터배선에서 상기 게이트 전극 상부로 돌출 형성된 소스전극과 이와는 소정간격 이격된 드레인전극과, 상기 드레인전극에서 연장된 제 1 수평부와, 상기 제 1 수평부에서 수직하게 분기하여 상기 사각형상의 투명 유기막 패턴의 좌측과 우측의 측벽을 따라 연장 형성된 수직부와 상기 공통배선의 상부에서 상기 수직부를 하나로 연결하는 제 2 수평부로 구성된 화소전극을 형성하는 단계와;Depositing and patterning a conductive metal on the entire surface of the substrate on which the rectangular organic film pattern is formed, and forming a pixel line by crossing the gate line to define a pixel region, and a source electrode protruding from the data line above the gate electrode. And a drain electrode spaced apart from each other by a predetermined distance, a first horizontal portion extending from the drain electrode, and vertically branched from the first horizontal portion to extend along the left and right sidewalls of the rectangular transparent organic film pattern. Forming a pixel electrode including a second horizontal portion connecting the vertical portion to a single portion at an upper portion of the common wiring; 상기 화소전극 상에 제 2 절연막인 보호막을 형성하는Forming a protective film, which is a second insulating film, on the pixel electrode 단계를 포함하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.An array substrate manufacturing method for a transverse electric field type liquid crystal display device comprising the step. 제 6 항에 있어서,The method of claim 6, 상기 반도체층은 순수 비정질 실리콘층과 불순물을 포함한 비정질 실리콘층이 평면적으로 겹쳐 형성된 횡전계 방식 액정표시장치용 어레이기판 제조방법.The semiconductor layer is a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device in which a pure amorphous silicon layer and an amorphous silicon layer containing impurities are planarly overlapped. 제 6 항에 있어서,The method of claim 6, 상기 사각형상의 투명 유기막 패턴은 벤조사이클로부텐(BCB)과 아크릴계 수지(resin)를 포함하는 유기절연 물질 그룹 중 선택된 하나로 형성한 액정표시장치용 어레이기판 제조방법.And wherein the rectangular transparent organic film pattern is formed of one selected from the group of organic insulating materials including benzocyclobutene (BCB) and acrylic resin (resin). 기판을 준비하는 단계와;Preparing a substrate; 상기 기판 상에 화소영역을 정의하고, 상기 정의된 화소영역 상에 유기절연막을 패턴하여, 사각형상의 유기막 절연막 패턴을 형성하는 단계와;Defining a pixel region on the substrate and patterning an organic insulating layer on the defined pixel region to form a rectangular organic film insulating pattern; 상기 사각형상의 유기막 패턴이 형성된 기판의 전면에 도전성 금속을 증착하고 패턴하여, 상기 화소영역을 따라 일 방향으로 게이트배선과, 게이트배선과 소정간격 이격되어 일 방향으로 평행하게 구성된 공통배선과, 상기 공통배선에서 수직하게 분기되어 상기 사각형상 유기막 패턴의 좌측과 우측 측벽을 따라 연장 형성된 수직성분과 상기 수직성분을 하나로 연결하는 수평성분으로 구성된 공통전극을 형성하는 단계와;Depositing and patterning a conductive metal on the entire surface of the substrate on which the rectangular organic layer pattern is formed, and forming a common wiring parallel to one direction spaced apart from the gate wiring in one direction and a predetermined distance along the pixel region; Forming a common electrode formed of a vertical component branched vertically from the common wiring and extending along the left and right sidewalls of the rectangular organic film pattern and a horizontal component connecting the vertical components into one; 상기 게이트배선과 공통배선과 공통전극이 형성된 기판의 전면에 액티브층과 오믹콘택층으로 형성된 반도체층을 형성하는 단계와;Forming a semiconductor layer formed of an active layer and an ohmic contact layer on an entire surface of the substrate on which the gate wiring, the common wiring, and the common electrode are formed; 상기 반도체층이 형성된 기판의 전면에 도전성 금속을 증착하고 패턴하여, 상기 화소영역을 따라 상기 게이트배선과 수직하게 교차하여 형성된 데이터배선과, 상기A data line formed by depositing and patterning a conductive metal on the entire surface of the substrate on which the semiconductor layer is formed, and vertically crossing the gate line along the pixel area; 데이터배선에서 상기 게이트전극의 일측 상부로 돌출 연장된 소스전극과, 이와는 소정간격 이격된 드레인전극과, 상기 드레인전극에서 일 방향으로 연장된 제 1 수평부와 상기 제 1 수평부에서 상기 공통전극의 수직성분 사이로 수직하게 분기한 수직부와 상기 수직부를 하나로 연결하면서 상기 공통배선의 일부 상에 구성된 제 2 수평부로 화소전극을 형성하는 단계A source electrode protruding upward from one side of the gate electrode in the data line, a drain electrode spaced apart from the predetermined distance, a first horizontal portion extending in one direction from the drain electrode, and the common electrode in the first horizontal portion; Forming a pixel electrode with a vertical portion vertically branched between vertical components and a second horizontal portion formed on a part of the common wiring while connecting the vertical portion into one; 를 포함하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.Array substrate manufacturing method for a transverse electric field type liquid crystal display device comprising a. 기판과;A substrate; 상기 기판 상에 서로 수직하게 교차하여 화소영역을 정의하는 게이트배선과 데이터배선과;A gate wiring and a data wiring crossing the substrate perpendicularly to each other to define a pixel region; 상기 게이트배선과 평행하게 소정간격 이격하여 일 방향으로 구성된 공통배선과;A common wiring configured in one direction spaced apart from the predetermined wiring in parallel with the gate wiring; 상기 게이트배선과 데이터배선이 교차하는 지점에 구성되고, 게이트전극과 반도체층과 소스전극 및 드레인 전극으로 구성된 박막트랜지스터와;A thin film transistor configured at a point where the gate wiring and the data wiring cross each other, the thin film transistor comprising a gate electrode, a semiconductor layer, a source electrode, and a drain electrode; 상기 화소영역 상에 구성된 사각형상의 유기 절연막 패턴과;A rectangular organic insulating pattern formed on the pixel region; 상기 공통배선에서 수직하게 분기한 수직성분과, 수직성분을 하나로 연결한 수평성분으로 구성된 공통전극과;A common electrode comprising a vertical component vertically branched from the common wiring and a horizontal component connecting vertical components to one; 상기 드레인전극에서 연장된 제 1 수평부와, 상기 제 1 수평부에서 상기 공통전극의 수직부 사이인 상기 유기 절연막 패턴의 측면을 따라 분기된 수직부와, 상기 수직부를 하나로 연결하는 제 2 수평부로 구성된 화소전극A first horizontal portion extending from the drain electrode, a vertical portion branching along a side of the organic insulating layer pattern between the first horizontal portion and a vertical portion of the common electrode, and a second horizontal portion connecting the vertical portion to one; Composed pixel electrode 을 포함하는 횡전계 방식 액정표시장치용 어레이기판.Array substrate for a transverse electric field type liquid crystal display device comprising a. 기판과;A substrate; 상기 기판 상에 서로 수직하게 교차하여 화소영역을 정의하는 게이트배선과 데이터배선과;A gate wiring and a data wiring crossing the substrate perpendicularly to each other to define a pixel region; 상기 게이트배선과 평행하게 소정간격 이격하여 일 방향으로 구성된 공통배선과;A common wiring configured in one direction spaced apart from the predetermined wiring in parallel with the gate wiring; 상기 게이트배선과 데이터배선이 교차하는 지점에 구성되고, 게이트전극과 반도체층과 소스전극 및 드레인 전극으로 구성된 박막트랜지스터와;A thin film transistor configured at a point where the gate wiring and the data wiring cross each other, the thin film transistor comprising a gate electrode, a semiconductor layer, a source electrode, and a drain electrode; 상기 화소영역 상에 구성된 다수의 유기 절연막 패턴과;A plurality of organic insulating pattern formed on the pixel region; 상기 공통배선에서 상기 유기 절연막의 측면으로 수직하게 분기한 수직성분과, 수직성분을 하나로 연결한 수평성분으로 구성된 공통전극과;A common electrode comprising a vertical component vertically branched from the common wiring to the side of the organic insulating layer and a horizontal component connecting the vertical components into one; 상기 드레인전극에서 연장된 제 1 수평부와, 상기 제 1 수평부에서 상기 공통전극의 수직부 사이의 유기 절연막 패턴의 측면을 따라 분기한 수직부와, 상기 수직부를 하나로 연결하는 제 2 수평부로 구성된 화소전극A first horizontal portion extending from the drain electrode, a vertical portion branching along the side of the organic insulating layer pattern between the vertical portion of the common electrode in the first horizontal portion, and a second horizontal portion connecting the vertical portion into one Pixel electrode 을 포함하는 횡전계 방식 액정표시장치용 어레이기판.Array substrate for a transverse electric field type liquid crystal display device comprising a.
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