KR100454917B1 - Apparatus and method for automatical expiration of virtual channel connection in atm switch - Google Patents
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Abstract
에이티엠(ATM : Asynchronous Transfer Mode) 스위치에서 가상채널연결(VCC: Virtual Channel Connection)을 자동으로 소멸시키기 위한 장치 및 방법에 관한 것이다. 상기 장치는, 복수의 가상채널연결들 각각에 대한 카운터값을 저장하고 있는 타이머 메모리와, 정해진 시간마다 순차억세스 요구신호를 발생하는 순차억세스 제어부와, 첫번째 혹은 마지막 패킷이 입력될 때 랜덤억세스 요구신호를 발생하는 랜덤억세스 제어부와, 상기 각 가상채널연결들에 대한 유, 무효를 나타내는 정보를 저장하는 영역들을 가지는 연결상태 레지스터와, 상기 순차억세스 요구신호 혹은 랜덤억세스 요구신호가 발생될 때마다 상기 타이머 메모리를 억세스하여 상기 카운터값을 증가시켜 기록하거나 클리어 하는 억세스중재부와, 상기 타이머 메모리에 저장되어 있는 카운터값들을 리드하여 미리 결정된 값과 비교하고, 상기 카운터값이 미리 결정된 값에 도달된 가상채널연결들에 대해 연결소멸 신호를 출력하는 소멸 검사부를 포함하는 것을 특징으로 한다.An apparatus and method for automatically destroying a virtual channel connection (VCC) in an Asynchronous Transfer Mode (ATM) switch. The apparatus includes a timer memory for storing counter values for each of the plurality of virtual channel connections, a sequential access control unit for generating a sequential access request signal at predetermined times, and a random access request signal when a first or last packet is input. A random access control unit generating a random access control unit; An access mediation unit for accessing a memory to increment or record the counter value, and writing or clearing the data; and a virtual channel in which the counter values stored in the timer memory are read and compared with a predetermined value, and the counter value reaches a predetermined value. Includes an extinction checker that outputs a connection destruction signal for the connections. And it characterized in that.
Description
본 발명은 비동기전송모드(ATM : Asynchronous transfer Mode) 스위치에 관한 것으로, 특히 가상채널연결(VCC : Virtual Channel Connection)을 자동으로 소멸시키기 위한 장치 및 방법에 관한 것이다.The present invention relates to an asynchronous transfer mode (ATM) switch, and more particularly, to an apparatus and a method for automatically extinguishing a virtual channel connection (VCC).
일반적으로, 복수개의 패킷(packet)들이 입력되어 동일한 하나의 가상채널연결(VCC : Virtual Channel Connection)을 갖는 ATM 셀(cell)로 재조립(Reassembly)되어 출력되는 ATM 스위치(예 : AAL2 스위치)에서, 타이머큐(Timer_cu, 또는 combined use timer)는 첫 번째 패킷이 해당 ATM 셀로 매핑(mapping)된후, 일정시간이 경과하면 셀의 재조립 완성과는 무관하게 출력되도록 하는 기능을 의미한다. 다시말해, 상기 타이머큐는 일정시간이 경과하면 해당 가상채널연결을 자동으로 소멸시키는 기능이다. 이때, 재조립 전에 일정시간이 경과되어 강제 출력되어지는 것을 소멸(expire)되었다고 한다. 이렇게 강제로 출력시키는 이유는 ATM 셀이 지연없이 전달될수 있도록 하기 위해서이다. 즉, ATM 스위치는 첫 번째 패킷이 입력된후 얼마의 시간이 경과했을 때 자동으로 해당 가상채널연결을 소멸시키기 위한 기능이 필요하다.In general, in an ATM switch (eg, an AAL2 switch) in which a plurality of packets are input and reassembled into an ATM cell having the same single virtual channel connection (VCC), and output. The timer queue (Timer_cu or combined use timer) refers to a function of outputting the first packet after being mapped to a corresponding ATM cell and irrespective of completion of reassembly of the cell after a predetermined time elapses. In other words, the timer queue is a function that automatically terminates the virtual channel connection after a predetermined time elapses. At this time, it is said that extinguishment of a forced output after a certain time has elapsed before reassembly. The reason for this forcing is to allow ATM cells to be delivered without delay. That is, the ATM switch needs a function for automatically destroying the virtual channel connection when some time has passed since the first packet was input.
도 1은 종래기술에 따른 ATM 스위치에서 가상채널연결(VCC)을 자동으로 소멸시키기 위한 구성의 일 예를 도시하는 도면이다.1 is a diagram illustrating an example of a configuration for automatically extinguishing a virtual channel connection (VCC) in an ATM switch according to the prior art.
도시된 바와 같이, 복수개의 VCC 연결들의 각각에 대응하여 복수개의 타이머들(타이머 #0 ∼ 타이머 #N) 120 내지 12N이 존재한다. 먼저, VCC검사 및 타이머 제어부(100)는 패킷 입력시 상기 패킷에 해당하는 VCC를 검사하여 상기 VCC에 대응하는 타이머를 구동시킨다. 그러면, 상기 타이머는 일정시간마다 카운터를 증가시킨다. 한편, 타이머 소멸 검사부(Timer expiration check block, 110)는 상기 복수의 타이머들 각각의 카운터 값들을 검사하여 미리 결정된 카운터값에 도달되었는지를 검사한다. 그리고, 상기 미리 결정된 카운터값에 도달된 타이머가 있을 시, 상기 타이머에 대응하는 VCC를 소멸시키기 위한 신호(상기 VCC에 해당하는 ATM 셀을 재조립 완성과는 무관하게 출력하도록 하는 신호)를 출력한다. 한편, 상기 VCC 소멸신호는 상기 VCC검사 및 타이머제어부(100)로 제공되며, 상기 타이머제어부(100)은 상기 소멸신호가 입력될시 해당되는 타이머를 클리어(clear)시킨다.As shown, there are a plurality of timers (Timer # 0 to Timer #N) 120 to 12N corresponding to each of the plurality of VCC connections. First, the VCC check and timer control unit 100 checks the VCC corresponding to the packet when the packet is input and drives a timer corresponding to the VCC. Then, the timer increments the counter every predetermined time. Meanwhile, the timer expiration check block 110 checks counter values of each of the plurality of timers and checks whether a predetermined counter value has been reached. When the timer reaches the predetermined counter value, a signal for extinguishing the VCC corresponding to the timer (a signal for outputting an ATM cell corresponding to the VCC regardless of reassembly completion) is output. . On the other hand, the VCC disappearance signal is provided to the VCC check and timer control unit 100, the timer control unit 100 clears the corresponding timer when the extinction signal is input.
즉, 상기와 같은 구조는, 타이머에 해당하는 블록을 로직 카운터(logic counter)를 사용하여 구현하는 단순한 구조이다. 각각의 가상채널연결(VCC) 별로 타이머가 일대일로 할당되고, 해당 VCC의 패킷 입력이 있으면 상기 카운터는 일정시간마다 카운터 증가(counter up)를 수행한다. 그 사이에 동일 ,VCC 패킷이 다시 입력되면 카운터는 클리어(clear)된다. 즉, 카운터의 값을 참조하여 첫 번째 패킷이 입력된후 어느 정도 시간이 경과했는지를 알수 있다.That is, the above structure is a simple structure that implements a block corresponding to a timer using a logic counter. A timer is allocated one-to-one for each virtual channel connection (VCC), and if there is a packet input of the corresponding VCC, the counter performs a counter up every predetermined time. In the meantime, if the same VCC packet is input again, the counter is cleared. In other words, it is possible to know how much time has passed since the first packet was input by referring to the counter value.
도 2는 종래기술에 따른 ATM 스위치에서 가상채널연결(VCC)을 자동으로 소멸시키기 위한 구성의 다른 예를 도시하는 도면이다.2 is a diagram illustrating another example of a configuration for automatically extinguishing a virtual channel connection (VCC) in an ATM switch according to the prior art.
도시된 바와 같이, 상기 도 1과 다르게, 하나의 기준타이머(220)만 존재한다. VCC검사부(200)는 입력되는 패킷들중 최초의 것을 기본 연결(base connection)로 설정하고, 상기 기본 연결에 대응하여 상기 기준타이머(220)을 구동시킨다. 한편, 시간차이계산부(221)는 상기 기준타이머(200)의 시간을 참조하여 이후 입력되는 패킷(또는 연결)들에 대해 입력되는 순간의 시간과 바로 이전에 입력된 연결과의 차이를 계산하여 타이머테이블(230)에 기록한다. 이때, 상기 시간차이계산부(221)는 임의 연결에 대응하여 이전 입력된 연결, 상기 이전 입력된 연결과의 시간차이, 다음에 입력되는 연결을 모두 기록한다. 한편, 타이머소멸 검사부(210)는 기준타이머(220)의 시간에 근거하여 최초 연결후 미리 정해진 시간 경과후 상기 연결을 소멸시킨다. 그리고, 이후 연결들에 대해서는, 상기 타이머테이블에 저장되어 있는 이전연결과의 입력시간 차이에 근거하여 순차로 소멸시킨다.As shown, unlike FIG. 1, only one reference timer 220 exists. The VCC inspection unit 200 sets the first of the incoming packets as a base connection and drives the reference timer 220 in response to the base connection. On the other hand, the time difference calculator 221 calculates the difference between the time input for the next input packet (or connection) and the immediately preceding connection by referring to the time of the reference timer 200 Write to timer table 230. In this case, the time difference calculator 221 records all of the previously input connection, the time difference from the previously input connection, and the next input connection corresponding to any connection. On the other hand, the timer disappearance inspection unit 210 destroys the connection after a predetermined time after the initial connection based on the time of the reference timer 220. Subsequent connections are subsequently destroyed based on the input time difference from the previous connection stored in the timer table.
즉, 상기 도 2와 같은 구조는, 각기 다른 연결(VCC)를 갖는 패킷들에 대해 개별적으로 경과시간을 계산하는 것이 아니라, 전후로 입력되는 패킷간의 시간 차이를 가지고 경과시간을 알수 있다. 즉, 입력되는 패킷들중 최초의 것이 기본 연결(base connection)이 되고, 이것에 의해 기준 타이머(reference timer)가 구동되며, 이후 입력되는 패킷들은 입력되는 순간의 기준 타이머의 값과 바로 이전에 입력된 연결의 값과의 입력시간 차이를 타이머 테이블(timer table)에 기록한다. 이후, 상기 입력시간 차이에 근거하여 연결들을 순차로 소멸해 나간다.That is, the structure as shown in FIG. 2 does not calculate the elapsed time for packets having different connections (VCCs) individually, but the elapsed time can be known with the time difference between the packets inputted back and forth. In other words, the first of the incoming packets is the base connection, by which the reference timer is started, and the incoming packets are entered just before the value of the reference timer at the moment of input. The input time difference from the value of the established connection is recorded in a timer table. The connections are subsequently destroyed based on the input time difference.
상술한 종래기술에 따른 문제점을 요약하면 다음과 같다.The problems according to the above-mentioned prior art are summarized as follows.
우선, 도 1의 구조를 살펴보면, 각각의 가상채널연결(VCC)마다 로직 카운터를 하나씩 할당해야 하므로, 그 연결(VCC)이 증가할 경우, 그에 따른 로직 카운터도 대응시켜 증가시켜야 하기 때문에 시스템의 부피 및 부하 측면에서 사실상 구현이 불가능한 문제점이 있다.First, referring to the structure of FIG. 1, a logical counter must be allocated to each virtual channel connection (VCC). Therefore, when the connection (VCC) increases, the corresponding logic counter must also increase accordingly, thereby increasing the volume of the system. And there is a problem that can not be practically implemented in terms of load.
상기 도 2의 구조를 살펴보면, 상기 도 1의 구조에 비하여 카운터가 하나 밖에 없어 연결의 개수를 제약받지는 않는다. 하지만, 각각의 패킷들에 대응하여 전후의 입력되는 VCC 연결과의 시간적인 링크 관계 및 입력 시간차이를 계산하여 항상 타이머 테이블에 기록해야 하는 부담이 있다. 이러한 링크관계 및 시간차이를 계산하는 로직을 하드웨어(H/W)로 구현하면 너무 복잡한 문제점이 있다. 또한, 그 구조상 만일 하나의 링크 관계가 어긋날 경우 연쇄적인 에러(error)를 발생시킬 수 있는 문제점이 있다.Referring to the structure of FIG. 2, compared to the structure of FIG. 1, since there is only one counter, the number of connections is not limited. However, there is a burden of calculating the time link relationship and the input time difference with the VCC connection before and after corresponding to each packet, and always recording them in the timer table. If the logic for calculating the link relationship and time difference is implemented in hardware (H / W), there is a problem that is too complicated. In addition, there is a problem in that a chain error may occur if one link relationship is misaligned due to its structure.
따라서, 상기한 문제점들을 해결하기 위해, 본 발명의 목적은 ATM 스위치에서 첫 번째 입력 패킷이 ATM 셀로 매핑된후 소정시간이 경과하면 자동으로 해당 가상채널연결을 소멸시키기 위한 장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus and method for automatically destroying a virtual channel connection after a predetermined time has elapsed after the first input packet is mapped to an ATM cell in an ATM switch. .
상기 목적들을 달성하기 위한 본 발명의 실시 예에 따른, ATM 스위치에서 가상채널연결을 자동으로 소멸시키기 위한 장치가, 복수의 가상채널연결들 각각에 대한 카운터값을 저장하고 있는 타이머 메모리와, 정해진 시간마다 순차억세스 요구신호를 발생하는 순차억세스 제어부와, 첫번째 혹은 마지막 패킷이 입력될 때 랜덤억세스 요구신호를 발생하는 랜덤억세스 제어부와, 상기 각 가상채널연결들에 대한 유, 무효를 나타내는 정보를 저장하는 영역들을 가지는 연결상태 레지스터와, 상기 순차억세스 요구신호 혹은 랜덤억세스 요구신호가 발생될 때마다 상기 타이머 메모리를 억세스하여 상기 카운터값을 증가시켜 기록하거나 클리어 하는 억세스중재부와, 상기 타이머 메모리에 저장되어 있는 카운터값들을 리드하여 미리 결정된 값과 비교하고, 상기 카운터값이 미리 결정된 값에 도달된 가상채널연결들에 대해 연결소멸 신호를 출력하는 소멸 검사부를 포함하는 것을 특징으로 한다.According to an embodiment of the present invention, an apparatus for automatically destroying a virtual channel connection in an ATM switch includes: a timer memory storing a counter value for each of a plurality of virtual channel connections, and a predetermined time; A sequential access control unit for generating a sequential access request signal each time, a random access control unit for generating a random access request signal when the first or last packet is input, and storing information indicating whether the virtual channel connections are valid or invalid; A connection status register having areas, an access arbitration unit for accessing the timer memory each time the sequential access request signal or the random access request signal is generated, incrementing the counter value, and writing or clearing the counter, and stored in the timer memory. Read counter values and compare them with a predetermined value, Characterized in that it comprises a checking unit for outputting the extinction connection extinction signal for the group of the virtual channel connected to the counter value reached a predetermined value.
상기 목적들 달성하기 위한 본 발명의 실시 예에 따른, 복수의 가상채널연결들에 대한 첫 번째 패킷 입력 후 경과시간을 나타내는 카운터값들을 저장하는 타이머 메모리와, 상기 각 가상채널연결들에 대한 유, 무효 를 나타내는 정보를 저장하는 영역들을 가지는 연결상태 레지스터를 구비하는 ATM 스위치에서, 상기 가상채널연결을 강제로 소멸시키기 위한 방법에 있어서, 상기 가상채널연결에 대하여 액세스 요구가 발생되는지 체크하는 제1과정과, 상기 제1과정에서 감지된 액세스 요구가 첫 번째 패킷 입력에 따른 랜덤 액세스 요구이면 상기 타이머 메모리의 해당 카운터값을 클리어시키고 상기 연결상태 레지스터의 해당 영역에 유효로 기록하는 제2과정과, 상기 제1과정에서 감지된 액세스 요구가 마지막 패킷 입력에 따른 랜덤 액세스 요구이면 상기 가상채널연결을 소멸시키기 위한 연결소멸신호를 발생하고 상기 연결상태 레지스터의 해당 영역에 무효로 기록하는 제3과정과, 상기 제1과정에서 감지된 액세스 요구가 순차 액세스 요구이면 상기 타이머 메모리를 억세스하여 해당 카운터값을 리드하고, 상기 리드한 카운터값과 미리 결정된 값을 비교하여 두 값이 같으면 해당 가상채널연결을 소멸시키기 위한 연결소멸신호를 발생하며, 같지 않으면 상기 타이머 메모리를 억세스하여 해당 카운트값을 증가시켜 기록하는 제4과정과, 상기 제4과정 수행 후, 전체 가상채널연결에 대한 억세스 종료 여부를 체크하여 종료되었으면 상기 제1과정으로 되돌아가고, 종료되지 않았으면 다음 가상채널연결에 대한 억세스를 위해 상기 제4과정으로 되돌아가는 제5과정을 포함하는 것을 특징으로 한다.According to an embodiment of the present invention for achieving the above object, a timer memory for storing a counter value indicating the elapsed time after the first packet input for a plurality of virtual channel connections, and, for each of the virtual channel connections, A method for forcibly destroying a virtual channel connection in an ATM switch having a connection status register having areas indicating information indicating invalidity, the method comprising: checking whether an access request is generated for the virtual channel connection; And a second process of clearing a corresponding counter value of the timer memory and validly writing to a corresponding area of the connection status register if the access request detected in the first process is a random access request according to a first packet input. If the access request detected in step 1 is a random access request according to the last packet input, A third process of generating a connection destruction signal for destroying the virtual channel connection and invalidating it in a corresponding region of the connection status register; and accessing the timer memory if the access request detected in the first process is a sequential access request. The counter value is read and the read counter value is compared with a predetermined value. If the two values are the same, a connection destruction signal for destroying the virtual channel connection is generated. Otherwise, the timer memory is accessed to access the count value. After the fourth process of increasing and recording, and after performing the fourth process, it is checked whether or not the access to the entire virtual channel connection is terminated, and returns to the first process if it is terminated, and if not, access to the next virtual channel connection is finished. And a fifth process of returning to the fourth process.
도 1은 종래기술에 따른 ATM 스위치에서 가상채널연결(VCC)을 자동으로 소멸시키기 위한 구성의 일 예를 도시하는 도면.1 is a diagram illustrating an example of a configuration for automatically extinguishing a virtual channel connection (VCC) in an ATM switch according to the prior art.
도 2는 종래기술에 따른 ATM 스위치에서 가상채널연결(VCC)을 자동으로 소멸시키기 위한 구성의 다른 예를 도시하는 도면.2 illustrates another example of a configuration for automatically extinguishing a virtual channel connection (VCC) in an ATM switch according to the prior art.
도 3은 본 발명의 실시 예에 따른 ATM 스위치에서 가상채널연결(VCC)을 자동으로 소멸시키기 위한 구성을 도시하는 도면.3 is a diagram illustrating a configuration for automatically extinguishing a virtual channel connection (VCC) in an ATM switch according to an embodiment of the present invention.
도 4는 상기 도 3의 타이머 메모리의 구성을 보여주는 도면.4 is a diagram illustrating a configuration of the timer memory of FIG. 3.
도 5는 상기 도 3의 연결상태 레지스터의 구성을 보여주는 도면.5 is a diagram illustrating a configuration of a connection state register of FIG. 3.
도 6은 N번째 VCC에 해댕하는 ATM 셀과 입력되는 패킷들과의 대응관계를 보여주는 도면.FIG. 6 is a diagram showing a correspondence relationship between ATM cells destined for an Nth VCC and incoming packets; FIG.
도 7은 본 발명의 실시 예에 따른 타이머 메모리의 억세스 상태 천이를 보여주는 도면.7 is a diagram illustrating access state transition of a timer memory according to an exemplary embodiment of the present invention.
도 8은 본 발명의 실시 예에 따른 ATM 스위치에서 가상채널연결을 자동으로소멸시키기 위한 제어절차를 도시하는 도면.8 is a diagram illustrating a control procedure for automatically destroying a virtual channel connection in an ATM switch according to an embodiment of the present invention.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, if it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
이하 본 발명은 앞서 종래기술에서 설명한 타이머에 해당하는 부분을 로직카운터(logic counter)가 아닌 메모리를 이용하여 구현하는 것에 대해 설명할 것이다. 상기 메모리를 이용하여 구현할 경우, 종래기술에서 언급한 로직크기에 대한 제한을 제거할수 있고, 매우 큰 개수의 연결(connection)을 설정할수 있다.Hereinafter, the present invention will be described for implementing the portion corresponding to the timer described in the prior art by using a memory rather than a logic counter. When implemented using the memory, it is possible to remove the limitation on the logic size mentioned in the prior art, and to establish a very large number of connections.
도 3은 본 발명의 실시 예에 따른 ATM 스위치에서 가상채널연결(VCC)을 자동으로 소멸(EXPIRATION)시키기 위한 구성을 도시하는 도면이다. 즉, 도 3은 ATM 스위치에서의 타이머큐(timer_cu)의 구현 예를 도시하고 있다. 상기 ATM스위치는 ALL2(ATM Adaption Layer 2) 스위치가 될 수 있다.3 is a diagram illustrating a configuration for automatically extinguishing a virtual channel connection (VCC) in an ATM switch according to an embodiment of the present invention. That is, FIG. 3 shows an example of the implementation of a timer queue (timer_cu) in an ATM switch. The ATM switch may be an ATM allocation layer 2 (ALL2) switch.
상기 도 3을 참조하면, 타이머 메모리(timer memory, 360)는 복수의 연결(VCC)들의 각각에 대한 첫 번째 패킷 입력후 경과시간을 나타내는 카운터값들을 저장한다. 상기 카운터값들은 억세스 중재부(320)의 주기적 억세스에 의해 카운터 업(counter up)된다. 상기 타이머 메모리(360)는 8bit를 하나의 연결에 대한 타임 카운터로 할당한다. 상기 타이머 메모리(360)의 각각의 영역(8bit)이 기존의 로직 카운터를 일대 일로 대체하는 역할을 한다. 상기 타이머 메모리(360)의 일 예는 첨부된 도면 도 4와 같다. 도시된 바와 같이, 상기 타이머 메모리(360)는 N개의 엔트리(entry)들을 가지며, 각각의 엔트리는 4개의 연결들에 대한 카운터값들을 저장한다. 한편, 하나의 카운터 값을 위해 8bit 데이터 영역을 할당하고 있다.Referring to FIG. 3, a timer memory 360 stores counter values indicating elapsed time after the first packet input for each of the plurality of connections VCC. The counter values are countered up by the periodic access of the access arbitration unit 320. The timer memory 360 allocates 8 bits as a time counter for one connection. Each region (8 bits) of the timer memory 360 replaces the existing logic counter one-to-one. An example of the timer memory 360 is illustrated in FIG. 4. As shown, the timer memory 360 has N entries, each entry storing counter values for four connections. Meanwhile, an 8-bit data area is allocated for one counter value.
연결상태레지스터(connection valid register, 350)는 로직 내부의 레지스터로서 기본 구성은 상기 타이머 메모리(360)와 동일하고, 데이터 영역은 1비트(bit)로서 복수의 연결들의 각각에 대해 해당 연결이 유효한(valid) 연결인지 혹은 무효한(invalid) 연결인지를 나타내는 정보들을 저장한다. 여기서, 해당 연결이 유효하다는 의미는 해당 연결을 갖는 패킷이 입력된후의 상태를 나타내는 것으로, 상기 유효하게 되는 시점은 해당 연결의 패킷이 입력되는 시점이다. 한편, 무효하게 되는 시점은 해당 연결에 대한 ATM 셀의 재조립이 완성되는 시점 혹은 해당 연결이 소멸되는 순간이다. 상기 연결상태레지스터(350)의 일 예는 첨부된 도면 도 5와 같다. 도시된 바와 같이, 상기 연결상태레지스터(350)는 N개의 엔트리들을 가지며, 각각의 엔트리는 4개의 연결들에 대한 상태값을 저장한다. 한편, 하나의 상태값을 위해 1비트의 데이터 영역을 할당하고 있다.The connection valid register 350 is a register in logic. The basic configuration is the same as that of the timer memory 360, and the data area is 1 bit, and the connection is valid for each of the plurality of connections. Stores information indicating whether a connection is valid or invalid. Here, the meaning of the connection is valid indicates a state after the packet having the connection is input, and the time point when the connection is valid is a time point when the packet of the connection is input. On the other hand, the point of invalidity is the time when the reassembly of the ATM cell for the connection is completed or when the connection is destroyed. An example of the connection state register 350 is shown in FIG. 5. As shown, the connection state register 350 has N entries, each entry storing state values for four connections. Meanwhile, one bit data area is allocated for one state value.
입력버퍼(Input FIFO, 300)는 입력되는 패킷을 피포(FIFO, first input first output) 방식으로 저장 및 출력한다. 상기 랜덤억세스 제어부(Random Access Controller, 310)는 상기 입력버퍼(300)를 통해 패킷 입력이 감지될시 상기 억세스 중재부(320)로 랜덤억세스 요구(RA Request) 신호를 발생한다. 순차억세스 제어부(330)은 정해진 시간(time resolution)마다 상기 억세스 중재부(320)로 순차억세스 요구(SA Request) 신호를 발생한다. 상기 정해진 시간(time resolution)은 상기 타이머 메모리(360)를 억세스하여 전체 연결의 카운터값들을 하나 증가하는 데 소요되는 최소 시간을 의미한다.The input buffer 300 stores and outputs an input packet in a first input first output (FIFO) manner. The random access controller 310 generates a random access request (RA Request) signal to the access arbitration unit 320 when a packet input is detected through the input buffer 300. The sequential access control unit 330 generates a sequential access request signal to the access arbitration unit 320 at a predetermined time resolution. The predetermined time resolution means the minimum time required to access the timer memory 360 and increment the counter values of the entire connection by one.
억세스 중재부(SA/RA Arbitration, 320)는 랜덤억세스 제어부(310)와 순차억세스 제어부(330) 사이의 상기 타이머 메모리(360)의 억세스(read/write) 권한을 조정하는 역할을 수행한다. 즉, 상기 억세스 중재부(320)는 상기 랜덤억세스 요구 및 순차억세스 요구 신호를 수신하여 상기 타이머 메모리(360) 및 연결상태레지스터(350)를 억세스한다. 여기서, 상기 랜덤억세스 요구 신호에 발생하는 일련의 억세스 동작을 "랜덤억세스(Random Access)"라 칭하고, 상기 순차억세스 요구 신호에 발생하는 일련의 억세스 동작을 "순차억세스(Sequential Access)"라 칭한다. 여기서, 상기 순차억세스인 경우 상기 정해진 시간(time resolution) 내에 상기 타이머 메모리(360)의 전체 영역을 억세스(read and write)하고, 랜덤억세스인 경우 패킷 입력과 거의 실시간적으로 상기 순차억세스에 우선하여 처리하도록 한다.The access arbitration unit (SA / RA Arbitration) 320 adjusts the access (read / write) authority of the timer memory 360 between the random access control unit 310 and the sequential access control unit 330. That is, the access arbitration unit 320 receives the random access request and sequential access request signals to access the timer memory 360 and the connection state register 350. Here, the series of access operations generated in the random access request signal is called "random access", and the series of access operations generated in the sequential access request signal is called "sequential access". Here, in the case of the sequential access, the entire area of the timer memory 360 is read and written within the predetermined time resolution, and in the case of random access, the sequential access is prioritized in almost real time with the packet input. Do it.
소멸검사부(expire check, 340)는 상기 타이머 메모리(360)의 억세스에 의해 출력되는 카운터값들이 미리 결정된 값(연결 소멸값)에 도달했는지 검사하고, 소멸값에 도달한 연결들에 대하여 소멸 신호(expired VCC)를 출력한다.An expiration check unit 340 checks whether counter values output by the access of the timer memory 360 have reached a predetermined value (connection extinction value), and extinguish signal ( expired VCC).
상기 도 3의 구성에 근거한 동작을 살펴보면 다음과 같다.An operation based on the configuration of FIG. 3 is as follows.
먼저 순차억세스에 대해 살펴보면, 상기 순차억세스 제어부(330)로부터 순차억세스 요구가 발생하면, 상기 억세스중재부(320)는 한 번에 2회 규칙적으로 상기 타이머 메모리(360) 및 상기 연결상태레지스터(350)를 억세스(read and write)한다. 먼저 연결상태 레지스터(350)를 리드하여 해당 연결이 유효한지 검사한다. 만일 유효하지 않은 상태이면 해당 연결의 카운터값(타이머 메모리의 해당 데이터)을 클리어(clear)시킨다. 만일 해당 연결이 유효한 상태이면, 소멸검사부(340)에서 해당 연결의 카운터값이 미리 결정된 소멸값에 도달했는지를 검사한다. 상기 미리 결정된 소멸값에 도달되었을 경우 상기 소멸검사부(340)는 해당 연결에 대해 소멸신호를 출력하고, 상기 타이머 메모리(360)의 해당 연결에 대응하는 영역을 클리어하며, 연결상태레지스터(350)의 해당 연결에 대응하는 영역에 무효한(invalid) 상태를 기록한다. 상기 미리 결정된 소멸값에 도달하지 않았을 시 상기 해당 연결의 카운터값을 "1"만큼 증가시켜 해당 영역에 오버라이트(overwrite)한다. 한 예로, 상기 정해진 시간(time resolution)은 125㎲로 정하며, 125㎲동안 전 연결에 대한 억세스를 완료한다. 즉, 각각의 연결에 대한 카운터값은 125㎲마다 1씩 증가한다.Referring to the sequential access, when the sequential access request is generated from the sequential access control unit 330, the access arbitration unit 320 regularly performs the timer memory 360 and the connection state register 350 twice at a time. Read and write). First, the connection status register 350 is read to check whether the connection is valid. If it is not valid, the counter value (corresponding data in timer memory) of the connection is cleared. If the connection is valid, the extinction checker 340 checks whether the counter value of the connection reaches a predetermined extinction value. When the predetermined extinction value is reached, the extinction test unit 340 outputs an extinction signal for the corresponding connection, clears an area corresponding to the connection of the timer memory 360, and checks the connection state register 350. Record the invalid status in the area corresponding to the connection. When the predetermined extinction value is not reached, the counter value of the corresponding connection is increased by "1" to overwrite the corresponding area. As an example, the time resolution is set at 125 ms and completes access for all connections for 125 ms. That is, the counter value for each connection increments by 1 every 125 ms.
다음으로, 랜덤억세스에 대해 살펴보면, 재조립 ATM 셀의 패킷들이 입력되는 경우, 상기 랜덤억세스 제어부(310)는 상기 입력된 재조립 ATM 셀의 패킷이 첫번째 패킷(Start Packet) 혹은 마지막 패킷(End Packet)인지 판단한다. 상기 입력된 재조립 ATM 셀의 패킷이 첫번째 패킷 혹은 마지막 패킷인 경우, 상기 랜덤억세스 제어부(310)는 상기 억세스 중재부(320)로 랜덤억세스 요구 신호를 출력한다. 여기서, 상기 첫 번째 패킷 및 마지막 패킷의 의미는 첨부된 도면 도 6과 같다. 도시된 바와 같이, 첫 번째 패킷은 ATM 셀로 재조립되는 패킷들중 첫 번째 입력된 패킷을 의미하고, 마지막 패킷은 마지막으로 입력된 패킷을 의미한다. 그러면, 상기 첫 번째 패킷 입력에 따른 랜덤억세스 요구 신호를 입력 받은 상기 억세스 중재부(320)는 상기 타이머 메모리(360)의 해당 연결의 카운터값을 클리어하고, 연결상태레지스터(350)의 해당 영역을 유효한 (valid)상태로 기록한다. 그리고 마지막 패킷 입력에 따른 랜덤억세스 요구 신호가 상기 억세스 중재부(320)에 입력될때 까지는 연결상태레지스터(350)의 해당 영역은 계속해서 유효한 상태를 유지한다. 한편, 마지막 패킷 입력에 따른 랜덤억세스 요구 신호를 입력 받은 상기 억세스 중재부(320)는 상기 타이머 메모리(360)의 해당 연결의 카운터값을 클리어하고, 연결상태레지스터(350)의 해당 영역을 무효한 (invalid)상태로 기록한다.Next, referring to random access, when packets of a reassembled ATM cell are input, the random access controller 310 determines that a packet of the inputted reassembled ATM cell is a first packet or a last packet. Determine if When the packet of the reassembled ATM cell is the first packet or the last packet, the random access controller 310 outputs a random access request signal to the access arbitration unit 320. Here, the meanings of the first packet and the last packet are as shown in FIG. 6. As shown, the first packet refers to the first input packet among the packets reassembled into the ATM cell, and the last packet refers to the last input packet. Then, the access arbitration unit 320 receiving the random access request signal according to the first packet input clears the counter value of the connection of the timer memory 360 and clears the corresponding area of the connection state register 350. Record valid. Until the random access request signal according to the last packet input is input to the access arbitration unit 320, the corresponding area of the connection state register 350 continues to be valid. Meanwhile, the access arbitration unit 320 receiving the random access request signal according to the last packet input clears the counter value of the connection of the timer memory 360 and invalidates the corresponding area of the connection state register 350. Record as (invalid).
도 7은 본 발명의 실시 예에 따른 상기 타이머 메모리(360)의 억세스 상태 천이를 보여주는 도면이다.7 is a diagram illustrating an access state transition of the timer memory 360 according to an exemplary embodiment of the present invention.
도시된 바와 같이, 참조부호 711 내지 729는 본 발명의 실시 예에 따라 발생할수 있는 각종 상태(stats)들을 나타낸다. 대기 상태(RDY, 711)에서 랜덤억세스(RA) 요구가 발생하지 않고, 순차억세스(SA)만 발생하면, 순차억세스0 상태(SR0, 713)로 천이한다. 이후, 상기 순차억세스0 상태(713) 및 순차억세스1 상태(715)에서 각각 타이머 메모리(340)의 N번째 어드레스 및 N+1번째 어드레스를 리드(read)한다. 이때 동시에 동일한 어드레스의 연결상태레지스터(350)를 리드하여 연결의 유효(valid)여부를 확인한다. 그리고 SX상태(717)로 천이한다. 여기서, 상기 SX상태(717)는 상기 리드한 타이머 메모리의 값을 래치(latch) 및 다시 갱신(update)될 데이터를 결정하기 위한 여유시간을 제공하기 위해 정의된 상태이다.As shown, reference numerals 711 to 729 represent various states that may occur in accordance with an embodiment of the present invention. If the random access RA does not occur in the standby states RDY and 711, and only the sequential access SA occurs, the process transitions to the sequential access 0 states SR0 and 713. Thereafter, the Nth address and the N + 1th address of the timer memory 340 are read in the sequential access 0 state 713 and the sequential access 1 state 715, respectively. At this time, the connection status register 350 of the same address is read to check whether the connection is valid. Then, the state transitions to SX state 717. Here, the SX state 717 is a state defined to provide a spare time for determining data to latch and update again the value of the read timer memory.
상기 SX상태(717)에 의한 소정시간 경과후, 순차기록0 상태(SW0, 719) 및 순차기록1 상태(SW1, 721)로 천이한다. 상기 순차기록0 및 순차기록1 상태에서 각각 상기 리드한 타이머 메모리 및 연결상태레지스터 값에 근거하여 결정된 갱신값을 다시 상기 타이머 메모리 및 연결상태레지스터에 오버라이트(overwrite)한다. 또한, 상기 순차기록1 상태는 N번째에 해당하는 어드레스에 포함된 4개의 연결 및 N+1번째에 해당하는 어드레스에 포함된 연결의 소멸 여부를 결정하여 그 결과를 출력한다. 여기서, 상기 소멸 신호를 출력함에 있어 다음 사이클(cycle)에서 출력될 소멸 신호와 겹치지 않게 하기 위해서 순차억세스종료(SAEND)신호를 발생한다. 한편, 상기 순차억세스1상태(721)에서 아무런 요구신호가 발생하지 않으면 상기 대기상태(711)로 천이하고, 랜덤억세스 요구가 발생하면 랜덤억세스 상태(723)로 천이한다. 상기한 바와 같이, 순차억세스(SA)는 모두 5클럭에 걸쳐 수행된다.After the predetermined time elapses by the SX state 717, the state transitions to the sequential write 0 states (SW0 and 719) and the sequential write 1 states (SW1 and 721). In the sequential write 0 and sequential write 1 states, an update value determined based on the read timer memory and connection state register values, respectively, is overwritten to the timer memory and the connection state register. In addition, the sequential write 1 state determines whether or not the four connections included in the Nth address and the connections included in the N + 1th address are destroyed and outputs the result. Here, in outputting the disappearance signal, a sequential access end signal (SAEND) is generated so as not to overlap with the extinction signal to be output in the next cycle. On the other hand, if no request signal is generated in the sequential access 1 state 721, the state transitions to the standby state 711, and if a random access request occurs, the state transitions to the random access state 723. As described above, the sequential access SA is performed over five clocks.
랜덤억세스(RA)는 4클럭(clock)에 의해 수행된다. 상기 대기상태(711)에서 패킷 입력이 감지되어 랜덤억세스 요구(RA Req)가 발생하면 랜덤억세스 상태(RR, 723)로 천이한다. 상기 랜덤억세스 상태는 입력된 패킷의 vcc를 가지고 해당 타이머 메모리 및 연결상태레지스터의 어드레스를 리드한다. 그리고, RX상태(725) 및 RXX상태(727)에서 지연을 고려하여 리드된 데이터를 래치하고, 갱신할 데이터를 결정한다. 이후, 랜덤기록상태(RW, 729)에서 상기 결정된 갱신 데이터를 상기 타이머메모리 및 연결상태레지스터에 기록한다.Random access (RA) is performed by four clocks. When a packet input is detected in the standby state 711 and a random access request (RA Req) occurs, a transition to the random access state (RR, 723) occurs. The random access state reads the address of the timer memory and the connection state register with the vcc of the input packet. In the RX state 725 and the RXX state 727, the read data is latched in consideration of the delay, and the data to be updated is determined. Thereafter, in the random write state (RW) 729, the determined update data is written to the timer memory and the connection state register.
도 8은 본 발명의 실시 예에 따른 ATM 스위치에서 가상채널연결을 자동으로 소멸시키기 위한 제어절차를 도시하는 도면이다.8 is a diagram illustrating a control procedure for automatically destroying a virtual channel connection in an ATM switch according to an embodiment of the present invention.
상기 도 8을 참조하면, 상기 억세스중재부(320)는 811단계에서 상기 랜덤억세스 요구 신호가 수신되는지 검사한다. 여기서, 랜덤억세스 요구 신호는 재조립 ATM 셀의 첫 번째 패킷이 수신되거나 혹은 마지막 패킷이 수신되었을 때 발생된다. 만일, 상기 랜덤억세스 요구 신호가 수신되면 831단계로 진행하고, 그렇지 않으면 813단계로 진행하여 순차억세스 요구(SA Request) 신호가 수신되는지 검사한다. 여기서, 상기 순차억세스 요구 신호가 수신되면 815단계로 진행하고, 그렇지 않으면 상기 811단계로 되돌아가 랜덤억세스 요구 신호가 수신되는지 검사한다.Referring to FIG. 8, the access mediation unit 320 checks whether the random access request signal is received in step 811. Here, the random access request signal is generated when the first packet or the last packet of the reassembled ATM cell is received. If the random access request signal is received, the process proceeds to step 831. Otherwise, the process proceeds to step 813 to determine whether a sequential access request signal is received. In this case, when the sequential access request signal is received, the process proceeds to step 815, and if not, the process returns to step 811 to check whether the random access request signal is received.
상기 순차억세스 요구 신호를 수신하면, 상기 억세스중재부(320)는 상기 815단계에서 타이머 메모리(360) 및 연결상태레지스터(350)을 억세스하기 위한 엔트리 값(N)을 초기화시킨다. 그리고, 상기 억세스중재부(320)는 817단계에서 도 4 및 도 5에 도시된 상기 타이머 메모리(360) 및 상기 연결상태레지스터(350)의 N번째, N+1번째 영역의 데이터를 리드한다. 즉, 모두 8개의 연결들에 대한 카운터값들 및 연결유효여부들을 리드한다. 한편, 소멸검사부(340)는 819단계에서 상기 리드된 데이터를 분석하여 연결소멸(expire connection) 조건을 만족하는지 검사한다. 즉, 상기 리드된 카운터값들의 각각을 미리 결정된 소멸값과 비교하여 상기 소멸값에 도달한 카운터값이 있는지 검사한다.Upon receiving the sequential access request signal, the access mediation unit 320 initializes an entry value N for accessing the timer memory 360 and the connection state register 350 in step 815. In operation 817, the access mediation unit 320 reads data of the Nth and N + 1th regions of the timer memory 360 and the connection state register 350 shown in FIGS. 4 and 5. That is, it reads counter values and connection validity for all eight connections. On the other hand, the extinction test unit 340 analyzes the read data in step 819 and checks whether the connection connection condition is satisfied. That is, each of the read counter values is compared with a predetermined extinction value to check whether there is a counter value that has reached the extinction value.
상기 연결소멸 조건을 만족하는 데이터가 있으면, 상기 소멸검사부(340)는 821단계로 진행하여 순차억세스종료(SAEND) 신호를 상기 억세스중재부(320)로 출력하고, 동시에 823단계에서 해당 연결에 대응하여 연결소멸 신호를 셀재조립부(Cell Reassembly, 도시하지 않음) 및 억세스중재부(320)로 출력한다. 그러면, 상기 셀조립부는 해당 연결의 ATM 셀을 재조립 완성과 상관없이 바로 출력하게 된다. 그리고, 상기 억세스중재부(320)는 상기 연결에 대응하는 상기 메모리의 영역을 클리어하고, 상기 연결에 대응하는 연결상태레지스터의 영역을 무효한 상태로 기록한후 825단계로 진행한다.If there is data that satisfies the connection extinction condition, the extinction test unit 340 proceeds to step 821 and outputs a sequential access termination signal (SAEND) to the access arbitration unit 320, and simultaneously corresponds to the connection in step 823. The connection destruction signal is output to the cell reassembly unit (not shown) and the access arbitration unit 320. Then, the cell assembly unit immediately outputs the ATM cell of the connection regardless of completion of reassembly. The access mediation unit 320 clears the region of the memory corresponding to the connection, records the region of the connection state register corresponding to the connection in an invalid state, and proceeds to step 825.
한편, 연결소멸신호가 인에이블되지 않는 연결들에 대해서, 상기 억세스중재부(320)는 829단계로 진행하여 해당 연결에 대응하는 상기 타이머 메모리(360)의 카운터값들을 1만큼 증가시켜 갱신한후 상기 825단계로 진행한다. 그러면, 상기 억세스중재부(320)는 825단계에서 전체 엔트리에 대한 억세스가 완료되었는지를 검사한다. 즉, 상기 엔트리는 미리 정해진 개수를 가지므로, 상기 변수 N 값이 상기 미리 정해진 개수에 도달되었는지를 검사한다. 만일, 상기 전체 엔트리에 대한 억세스를 완료했으면 다시 상기 811단계로 되돌아가 이하 단계를 수행하고, 그렇지 않으면 827단계로 진행한다. 그리고, 상기 억세스중재부(320)는 상기 827단계에서 상기 엔트리 값(N)을 2만큼 증가시킨 후 순차억세스를 계속 진행하기 위해서 상기 817단계로 되돌아가 이하 단계를 재수행한다.On the other hand, for connections where the connection destruction signal is not enabled, the access arbitration unit 320 proceeds to step 829 and increments and updates the counter values of the timer memory 360 corresponding to the corresponding connection by one. The flow proceeds to step 825. In step 825, the access arbitration unit 320 checks whether access to all entries is completed. That is, since the entry has a predetermined number, it is checked whether the variable N value has reached the predetermined number. If the access to the entire entry is completed, the process returns to step 811 again to perform the following steps, otherwise proceeds to step 827. In step 827, the access arbitration unit 320 increases the entry value N by 2 and returns to step 817 to continue the sequential access, and then performs the following steps again.
한편, 랜덤억세스 요구가 수신되면, 상기 억세스중재부(320)는 상기 831단계에서 해당 연결(VCC)를 가지고 타이머 메모리(360) 및 연결상태레지스터(350)의 해당 영역을 리드하고, 833단계에서 갱신 정보를 결정한다. 그리고, 상기 억세스중재부(320)는 835단계에서 상기 갱신정보를 상기 타이머메모리(360) 및 연결상태레지스터(350)의 해당 영역에 오버라이트한다. 만일, 첫 번째 패킷 입력에 의해 상기 랜덤억세스 요구가 발생하였다면, 상기 억세스중재부(320)는 상기 타이머 메모리(360)의 해당 카운터값을 클리어하고, 연결상태레지스터(350)의 해당 영역을 유효한 상태로 기록한다. 그리고 마지막 패킷 입력에 의해 상기 랜덤억세스 요구 가 발생할때 까지는 연결상태레지스터(350)의 해당 영역은 계속해서 유효한 상태를 유지한다. 한편, 마지막 패킷 입력에 의해 상기 랜덤억세스 요구가 발생하였다면, 상기 타이머 메모리(360)의 해당 카운터값을 클리어하고, 상기 연결상태레지스터(350)의 해당 영역을 무효한 상태로 기록한다.On the other hand, when a random access request is received, the access arbitration unit 320 reads the corresponding regions of the timer memory 360 and the connection state register 350 with the corresponding VCC in step 831, and in step 833. Determine update information. In operation 835, the access arbitration unit 320 overwrites the update information to the corresponding regions of the timer memory 360 and the connection state register 350. If the random access request is generated by the first packet input, the access arbitration unit 320 clears the counter value of the timer memory 360, and activates the corresponding area of the connection state register 350 in a valid state. Record as. Until the random access request is generated by the last packet input, the corresponding region of the connection state register 350 remains valid. On the other hand, if the random access request is generated by the last packet input, the counter value of the timer memory 360 is cleared, and the corresponding area of the connection state register 350 is recorded as an invalid state.
상술한 바와 같이, 본 발명에 따른 ATM 스위치는, 하나의 패킷이 입력되면 랜덤억세스 제어부(310)에서 랜덤억세스 요구 신호를 발생하고, 그에 따라 억세스중재부(340)는 해당 연결에 대응하는 상기 타이머 메모리(360) 및 상기 연결상태레지스터(350)의 영역만 리드하여 수정한후 다시 오버라이트한다. 상기 억세스중재부(340)는 상기 랜덤억세스 작업을 완료한후 다시 랜덤억세스 요구가 발생하지 않으면, 순차억세스 작업을 수행한다. 상기 순차억세스 제어부(330)는 125㎲ (time resolution)주기로 순차억세스 요구 신호를 발생한다. 상기 주기(time resolution) 값은 랜덤 억세스의 최대 발생 가능 횟수와 순차 억세스 처리 완료 시간의 합으로 정의될수 있다. 다시말해, 상기 주기내에 타이머 메모리의 전 영역에 대한 순차억세스를 완료해야 하고, 최다 패킷 입력들에 대한 랜덤억세스 처리로 가능해야 한다. 본 발명의 실시 예에서는 상기 순차억세스 처리에 있어서 보다 효율적인 메모리 억세스를 위해 한번에 두 개의 어드레스 영역을 갱신한다. 하지만, 구조에 따라서 N개를 한번에 억세스할수 있도록 구성할수도 있다. 상기 억세스중재부(320)는 상기 순차억세스 요구 신호에 응답하여 상기 타이머 메모리의 전체 영역을 리드하고, 소멸검사부(340)는 리드된 카운터값들을 분석하여 소멸조건을 만족하는 연결들에 대해 연결소멸(expire connection)신호를 발생한다.As described above, the ATM switch according to the present invention, when one packet is input, generates a random access request signal from the random access control unit 310, accordingly, the access arbitration unit 340 is the timer corresponding to the connection; Only the regions of the memory 360 and the connection state register 350 are read, corrected, and overwritten again. If the random access request does not occur again after completing the random access operation, the access arbitration unit 340 performs the sequential access operation. The sequential access control unit 330 generates a sequential access request signal at a time interval of 125 ms. The time resolution value may be defined as the sum of the maximum possible number of random accesses and the completion time of sequential access processing. In other words, sequential access to all areas of the timer memory must be completed within the period, and should be possible with random access processing for the largest packet inputs. In an embodiment of the present invention, two address areas are updated at a time for more efficient memory access in the sequential access process. However, depending on the structure, it can be configured to access N at a time. The access mediation unit 320 reads the entire area of the timer memory in response to the sequential access request signal, and the extinction test unit 340 analyzes the read counter values to disconnect connections for connections that satisfy the extinction condition. Generates an (expire connection) signal.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정 해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.
상술한 바와 같이, 본 발명은 ATM셀 조립장치에서 메모리를 이용하여 타이머를 구성함으로써, 로직 크기에 제한을 받지 않고 복수의 연결들에 대하여 개별적으로 타이머를 구동하는 것과 동일한 효과를 가질수 있다. 또한 메모리 억세스 방법을 시스템 성능에 맞게 효율적으로 조정함으로써 로직 카운터를 사용하는 것과 유사하게 정확도를 갖출수 있다. 이러한 타이머의 구현은 ATM 셀 분해 및 조립을 하는 AAL2 스위치에서 타이머큐(timer_cu)로서 적용될 수 있고 그와 유사한 다른 시스템의 타이머큐로도 적용이 가능하다.As described above, according to the present invention, by configuring a timer using a memory in the ATM cell assembling apparatus, the present invention can have the same effect as driving the timer individually for a plurality of connections without being limited in logic size. In addition, by efficiently adjusting the memory access method to match system performance, the accuracy is similar to using a logic counter. The implementation of such a timer can be applied as a timer queue (timer_cu) in an AAL2 switch that performs ATM cell disassembly and assembly, and can be applied to a timer queue of other similar systems.
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