KR100451217B1 - Lcd driver circuit of lcd projector, especially calculating and compensating delay of a color signal - Google Patents
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Description
본 발명은 엘씨디 구동에 관한 것으로 특히, 엘씨디 프로젝터에서 엘씨디 판넬을 구동하는 색신호의 지연량을 검출하여 보정함으로써 색신호의 지연을 줄여 화질의 선명도를 향상시키도록 한 엘씨디 프로젝터의 엘씨디 구동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LCD drive, and more particularly, to an LCD drive circuit of an LCD projector for reducing the delay of a color signal to improve the image quality by detecting and correcting a delay amount of a color signal for driving an LCD panel in an LCD projector.
일반적인 액정 프로젝터는 제1도에 도시된 바와 같이, 색신호(R,G,B)를 출력하는 색신호 출력회로(101)와, 수평 동기 신호(Hsync)를 기준으로 클럭을 생성하는 타이밍 생성기(103)와, 이 타이밍 생성기(103)의 출력을 기준으로 상기 색신호 출력회로(101)의 출력(R,G,B)을 입력받아 엘씨디 판넬(105)을 구동하는 엘씨디 구동회로(102)와, 상기 엘씨디 판넬(105)에 광을 투사하여 스크린(106)에 영상을 표시하는 램프(104)로 구성된다.A general liquid crystal projector includes a color signal output circuit 101 for outputting color signals R, G, and B, and a timing generator 103 for generating a clock based on a horizontal synchronization signal Hsync, as shown in FIG. And an LCD driving circuit 102 for driving the LCD panel 105 by receiving the outputs R, G, and B of the color signal output circuit 101 based on the output of the timing generator 103. It consists of a lamp 104 for projecting light onto the panel 105 to display an image on the screen 106.
이와같은 일반적인 액정 프로젝터의 동작을 설명하면 다음과 같다.The operation of such a general liquid crystal projector is described as follows.
색신호 출력회로(101)의 출력(R,G,B)을 입력받은 엘씨디 구동회로(102)는 타이밍 생성기(103)의 출력을 기준으로 엘씨디 판넬(102)에 필요한 신호를 발생시킨다.The LCD driving circuit 102 receiving the outputs R, G, and B of the color signal output circuit 101 generates a signal necessary for the LCD panel 102 based on the output of the timing generator 103.
이때, 타이밍 생성기(103)는 수평 동기신호(Hsync)를 기준으로 클럭을 생성하여 엘씨디 구동회로(102)에 입력시키게 된다.At this time, the timing generator 103 generates a clock based on the horizontal synchronization signal Hsync and inputs the clock to the LCD driving circuit 102.
이에 따라, 일씨디 구동회로(102)에 의해 색신호(R,G,B)가 입력된 엘씨디 판넬(105)에 램프(104)의 광이 투사되면 스크린(106)에 영상이 표시되어진다.Accordingly, when the light of the lamp 104 is projected on the LCD panel 105 to which the color signals R, G, and B are input by the one CD drive circuit 102, an image is displayed on the screen 106.
종래의 엘씨디 구동회로(102)는 제2도에 도시된 바와 같이, 색신호 출력회로(101)의 출력 신호(R,G,B)를 클램핑하는 클램퍼(111)와, 타이밍 생성기(103)의 출력 클럭을 기준으로 상기 클램퍼(111)의 출력 신호를 샘플, 홀드하는 샘플/홀더(112)와, 이 샘플/홀더(112)의 출력 신호를 엘씨디 판넬(105)에 출력하는 버퍼(113)로 구성된다.In the conventional LCD driving circuit 102, as shown in FIG. 2, the clamper 111 for clamping the output signals R, G and B of the color signal output circuit 101 and the output of the timing generator 103 are shown. A sample / holder 112 for sampling and holding the output signal of the clamper 111 based on a clock, and a buffer 113 for outputting the output signal of the sample / holder 112 to the LCD panel 105. do.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the prior art as follows.
색신호 출력회로(101)의 출력(R,G,B)이 엘씨디 구동회로(102)에 입력되면 클램퍼(111)가 소정 레벨로 클램핑하게 된다.When the outputs R, G, and B of the color signal output circuit 101 are input to the LCD driving circuit 102, the clamper 111 is clamped to a predetermined level.
이때, 샘플/홀더(112)는 타이밍 생성기(103)의 출력 클럭을 기준으로 클램퍼(111)의 출력 신호를 샘플링하여 소정 시간동안 홀딩하게 된다.In this case, the sample / holder 112 samples the output signal of the clamper 111 based on the output clock of the timing generator 103 to hold the sample for a predetermined time.
여기서, 샘플/홀더(112)는 제3도(가)와 같은 한 프레임의 영상 신호를 제3도(나)와 같은 펄스에 따라 샘플/홀딩하게 된다.Here, the sample / holder 112 samples / holds an image signal of one frame as shown in FIG. 3A according to a pulse as shown in FIG.
이 후, 버퍼(113)를 통해 샘플/홀더(112)의 출력 신호가 엘씨디 판넬(105)에 출력되어진다.Thereafter, the output signal of the sample / holder 112 is output to the LCD panel 105 through the buffer 113.
상기 엘씨디 판넬(105)은 R,G,B 화소가 제4도와 같이 델타배열방식으로 배열되어 있으며, 이는 수평방향으로 스캔하는 경우 각각의 색신호(R,G,B)가 동일한 일직선상에 있지 않음을 보여주는 것이다.In the LCD panel 105, R, G, and B pixels are arranged in a delta array method as shown in FIG. 4. When scanning in the horizontal direction, the color signals R, G, and B are not in the same straight line. To show.
그러나, 종래에는 제4도와 같은 델타배열방식의 구조에 적합하지 않게 색신호(R,G,B)를 샘플/홀드함으로 하나의 흰색 수직 라인의 경우 또는 경계 부위의 경우델타배열구조의 특성상 색신호(R,G,B)가 중첩되거나 지연이 발생하게 된다.However, conventionally, the color signal (R, G, B) is sampled and held so as not to be suitable for the delta array type structure as shown in FIG. , G, B) overlap or delay occurs.
따라서, 종래에는 경계 부분에서 색의 뭉침 또는 지연 및 찌글거림이 발생하여 화질을 저하시키는 문제점이 있다.Therefore, in the related art, there is a problem of deterioration of image quality due to aggregation or delay of color and dent in the boundary portion.
본 발명은 종래의 문제점을 개선하기 위하여 엘씨디 판넬을 구동하기 위한 색신호의 지연량을 산출하고 그 지연량을 엘씨디 판넬의 델타배열화소를 스캐닝함에 의해 발생하는 지연을 보정하기 위한 값으로 보정함으로써 인접 화소에 대한 지연량을 줄일 수 있도록 창안한 엘씨디 프로젝터의 엘씨디 구동 회로를 제공함에 목적이 있다.In order to solve the conventional problems, the present invention calculates a delay amount of a color signal for driving an LCD panel and corrects the delay amount to a value for correcting a delay caused by scanning a delta array pixel of the LCD panel. It is an object of the present invention to provide an LCD driving circuit of an LCD projector, which is designed to reduce the amount of delay.
본 발명은 상기의 목적을 달성하기 위하여 색신호를 입력으로 소정 레벨 클램핑하는 클램핑 수단과, 수평 동기 신호에 동기된 클럭을 기준으로 상기 클램핑 수단의 출력을 샘플/홀드하는 제1 샘플/홀더 수단과, 이 제1 샘플/홀더 수단의 출력을 샘플/홀드하는 제2 샘플/홀더 수단과, 이 제2 샘플/홀더 수단의 출력을 엘씨디 판넬에 출력하는 버퍼 수단과, 수평시작펄스를 입력된 색신호의 지연량을 산출하고 그 지연량과 델타배열보정값의 오차만큼 상기 제2 샘플/홀더 수단의 샘플/홀드 값을 보정하는 지연량 보정 수단으로 구성한다.The present invention provides clamping means for clamping a predetermined level of a color signal to an input for achieving the above object, first sample / holder means for sample / holding the output of the clamping means based on a clock synchronized with a horizontal synchronizing signal; Second sample / holder means for sampling / holding the output of the first sample / holder means, buffer means for outputting the output of the second sample / holder means to the LCD panel, and delay of the color signal inputted with the horizontal start pulse. Delay amount correction means for calculating the amount and correcting the sample / hold value of the second sample / holder means by an error between the delay amount and the delta array correction value.
상기 샘플/홀더 보정 수단은 수평 시작 펄스를 기준으로 입력된 색신호를 보정기준신호와 비교하여 지연량을 산출하는 지연량 비교기와, 이 지연량 비교기의 지연량과 델타배열보정값의 오차만큼 제1 샘플/홀더 수단의 샘플/홀드 펄스를 보정하여 제2 샘플/홀더 수단의 샘플/홀드 펄스로 출력하는 마이크로 컴퓨터로 구성한다.The sample / holder correcting means may include a delay amount comparator for calculating a delay amount by comparing a color signal input based on a horizontal start pulse with a correction reference signal, and a first amount equal to an error between the delay amount and a delta array correction value of the delay amount comparator The microcomputer outputs the sample / hold pulse of the sample / holder means and outputs the sample / hold pulse of the second sample / holder means.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.
본 발명에서의 엘씨디 프로젝터는 제1도의 블럭도와 동일하다.The LCD projector in the present invention is the same as the block diagram of FIG.
제5도는 본 발명의 실시예를 보인 블럭도로서 이에 도시한 바와 같이, 색신호(R,G,B)를 입력으로 소정 레벨 클램핑하는 클램퍼(201)와, 수평동기신호(Hsync)에 동기된 클럭을 기준으로 상기 클램퍼(201)의 출력을 순차적으로 샘플/홀드하는샘풀/홀더(202)와, 이 샘플/홀더(202)의 출력을 샘플/홀드하는 샘플/홀더(204)와, 이 제2 샘플/홀더(204)의 출력을 엘씨디 판넬(105)에 출력하는 버퍼(205)와, 수평시작펄스(HSP)를 기준으로 입력된 색신호(R,G,B)를 보정기준신호(G)와 비교하여 지연량(△ HG-R)(△ HG-B)(△ HR-B)을 산출하고 그 지연량(△ HG-R)(△ HR-B)(△ HR-B)와 델타배열보정값(△ H'G-R)(△ H'G-B)(△ H'R-B)의 오차만큼 상기 제2 샘플/홀더(204)의 샘플/홀드값을 보정하는 지연량 보정부(203)로 구성한다.5 is a block diagram showing an embodiment of the present invention, as shown here, a clamper 201 for clamping a predetermined level of color signals R, G, and B as an input, and a clock synchronized with a horizontal synchronous signal Hsync. A sample / holder 202 for sequentially sample / holding the output of the clamper 201, a sample / holder 204 for sample / holding the output of the sample / holder 202, and the second The buffer 205 outputting the output of the sample / holder 204 to the LCD panel 105, and the color signals R, G, and B input on the basis of the horizontal start pulse HSP are converted to the correction reference signal G. Comparing the delay amount (△ H GR ) (△ H GB ) (△ H RB ) to calculate the delay amount (△ H GR ) (△ H RB ) (△ H RB ) and the delta array correction value (△ H ' GR And a delay amount correction unit 203 for correcting the sample / hold value of the second sample / holder 204 by an error of (ΔH ′ GB ) (ΔH ′ RB ).
상기 샘플/홀더 보정부(203)는 수평시작펄스(HSP)를 기준으로 입력된 색신호(R,G,B)를 보정기준신호(G)와 비교하여 지연량(△ HG-R)(△ HG-B)(△ HR-B)를 산출하는 지연량 비교기(211)와, 이 지연량 비교기(211)의 지연량(△ HG-R)(△ HG-B)(△ HR-B)과 델타 배열보정값(△ H'G-R)(△ H'G-B)(△ H'R-B)의 오차만큼 제1 샘플/홀더(202)의 샘플/홀드 펄스를 보정하여 제2 샘플/홀더(204)의 샘플/홀드 펄스로 출력하는 마이크로 컴퓨터(212)로 구성한다.The sample / holder correction unit 203 compares the color signals R, G, and B input based on the horizontal start pulse HSP with the correction reference signal G, and delays Δ H GR Δ H GB. ) (△ H RB), the delay amount of the delay amount comparator 211 and the delay amount comparator 211, which calculates (△ H GR) (△ H GB) (△ H RB), and delta arrangement correction value (△ H Correcting the sample / hold pulse of the first sample / holder 202 by the error of ' GR ) (Δ H' GB ) (△ H ' RB ) and outputting the sample / hold pulse of the second sample / holder 204. It consists of a microcomputer 212.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effect of the embodiment of the present invention configured as described above are as follows.
먼저, 색신호 출력부(101)의 출력 신호(R,G,B)가 엘씨디 구동부(102)에 입력되면 클램퍼(201)가 소정 레벨로 클램핑하고 이 클램핑된 신호는 타이밍 생성기(103)의 출력 클럭을 기준으로 샘플/홀더(202)에서 샘플링되어 홀딩되어진다.First, when the output signals R, G, and B of the color signal output unit 101 are input to the LCD driver 102, the clamper 201 is clamped to a predetermined level, and the clamped signal is output to the output clock of the timing generator 103. The sample / holder 202 is sampled and held on the basis of.
이때, 샘플/홀더(202)에서 출력된 신호가 제7도(나)(다)와 같다면 제7도(가)와 같은 수평 시작 펄스(HSP)에 대하여 조금씩 상이한 지연량을 갖게 된다.In this case, if the signal output from the sample / holder 202 is equal to FIG. 7 (b) or (c), the delay amount is slightly different with respect to the horizontal start pulse HSP as shown in FIG.
만일, 지연량을 ??△ H??라 한다면 그 지연량(△ H)만큼 동일하게 스캐닝하기 때문에 제4도와 같은 델타 배열 구조에 있어서는 지연의 원인이 됨으로 제7도(라)와 같은 보정값(△ H')을 필요로 한다.If the delay amount is ?? ΔH ??, the scanning amount is the same as the delay amount (ΔH), which causes a delay in the delta array structure as shown in FIG. 4. Thus, the correction value as shown in FIG. (ΔH ') is required.
여기서, 델타 배열의 화소를 스캐닝함에 의한 지연을 보정하기 위한 값(△ H')은 (G-R)(G-B)(R-B)에 대하여 모두 동일하다.Here, the values DELTA H 'for correcting the delay by scanning the pixels of the delta array are the same for (G-R) (G-B) (R-B).
따라서, 보정 기준 신호(G)의 지연량(△ HG)에 대하여 각각의 지연량(△ HG-R)(△ HG-B)(△ HR-B)을 얻을 수 있다.Therefore, the respective delay amounts DELTA H GR (Δ H GB ) (Δ H RB ) can be obtained with respect to the delay amount DELTA H G of the correction reference signal G.
즉, 지연량 보정부(203)는 수평 시작 펄스(HSP)를 기준으로 색신호 출력부(101)의 색신호(R,G,B)를 입력받아 지연량 비교기(211)에서 보정 기준 신호(6)와 비교함에 의해 지연량(△ HG-R)(△ HG-B)(△ HR-B)을 산출하게 된다.That is, the delay correction unit 203 receives the color signals R, G, and B of the color signal output unit 101 based on the horizontal start pulse HSP, and then compensates the correction reference signal 6 by the delay amount comparator 211. By comparing with the delay amount Δ H GR (Δ H GB ) (Δ H RB ) is calculated.
이에 따라, 마이크로 컴퓨터(212)에서 지연량(△ HG-R)(△ HG-B)(△ HR-B)을 델타배열보정값(△ H'G-R)(△ H'G-B)(△ H'R-B)과 비교하고 그 비교에 따른 오차만큼 샘플/홀더(202)의 샘플/홀드 펄스를 보정하여 샘플/홀더(204)의 샘플/홀드 펄스로 출력하게 된다.Accordingly, in the microcomputer 212, the delay amount Δ H GR (Δ H GB ) (Δ H RB ) is compared with the delta array correction value Δ H ' GR ) (Δ H' GB ) (Δ H ' RB ). Comparing and correcting the sample / hold pulse of the sample / holder 202 by the error according to the comparison and outputs the sample / hold pulse of the sample / holder 204.
이때, 샘플/홀더(204)가 지연량 보정부(203)에서 출력된 샘플/홀드 펄스에 따라 샘플/홀더(202)의 출력 신호를 샘플링하여 소정 시간 홀드하면 버퍼(205)가엘씨디 판넬(105)에 출력하게 된다.In this case, when the sample / holder 204 samples the output signal of the sample / holder 202 according to the sample / hold pulse output from the delay correction unit 203 and holds the sample for a predetermined time, the buffer 205 becomes the LCD panel 105. Will print).
여기서, 샘플/홀더(204)는 지연량 보정부(203)에서 출력된 샘플/홀드 펄스에 따라 샘플/홀더(202)의 출력 신호를 샘플링하여 소정 시간 홀드함으로 델타배열구조의 엘써디 판넬(105)에서 각각 인접 화소에 대한 지연량을 줄일 수 있다.Here, the sample / holder 204 samples the output signal of the sample / holder 202 according to the sample / hold pulse output from the delay correction unit 203 and holds the predetermined signal for a predetermined time, thereby elevating panel 105 having a delta array structure. ), The amount of delay for each adjacent pixel can be reduced.
따라서, 램프(104)의 광이 엘씨디 판넬(105)에 투사되면 스크린(106)에 영상이 표시되어진다.Therefore, when the light of the lamp 104 is projected on the LCD panel 105, an image is displayed on the screen 106.
상기에서 상세히 설명한 바와 같이 본 발명은 델타 배열을 갖는 엘씨디 프로젝터를 스캐닝할 때의 색신호 지연량을 산출하여 보정함으로써 인접 화소에 지연을 방지함은 물론 에지 부분을 선명하게 하여 화질의 선명도를 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention calculates and corrects a color signal delay amount when scanning an LCD projector having a delta array to prevent delays in adjacent pixels, as well as sharpening edges, thereby improving image quality. It has an effect.
제1도는 일반적인 엘씨디 프로젝터를 보인 블럭도.1 is a block diagram showing a typical LCD projector.
제2도는 종래의 엘씨디 구동 회로의 블럭도.2 is a block diagram of a conventional LCD drive circuit.
제3도는 제2도에서 색신호를 샘플/홀드하기 위한 타이밍도.3 is a timing diagram for sample / holding a color signal in FIG.
제4도는 엘씨디 판넬의 델타 배열 구조를 보인 예시도.4 is an exemplary view showing a delta arrangement of an LCD panel.
제5도는 본 발명의 실시예를 보인 블럭도.5 is a block diagram showing an embodiment of the present invention.
제6도는 제5도에서 지연량 보정부의 상세 블럭도.6 is a detailed block diagram of a delay amount correcting unit in FIG. 5;
제7도는 제5도에서 지연량 보정을 위한 타이밍도.7 is a timing diagram for delay correction in FIG.
*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***
201 : 클램퍼 202,204 : 샘플/홀더201: Clamper 202,204: Sample / Holder
203 : 지연량 보정부 205 : 버퍼203: delay correction unit 205: buffer
211 : 지연량 비교기 212 : 마이크로 컴퓨터211: delay comparator 212: microcomputer
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035729A KR100451217B1 (en) | 1996-08-27 | 1996-08-27 | Lcd driver circuit of lcd projector, especially calculating and compensating delay of a color signal |
Applications Claiming Priority (1)
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Publications (2)
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| KR19980016200A KR19980016200A (en) | 1998-05-25 |
| KR100451217B1 true KR100451217B1 (en) | 2004-12-03 |
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- 1996-08-27 KR KR1019960035729A patent/KR100451217B1/en not_active IP Right Cessation
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20080618 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |