KR100450783B1 - 이산다중음시스템을위한프리픽스제어장치및그제어방법 - Google Patents

Abstract

본 발명은 이산 다중음 시스템을 위한 프리픽스 제어 장치 및 그 제어 방법에 관한 것이다. 본 발명은 동기부와 정보 저장부와 지연부와 합산부와 최대치 검출부와 누적부와 절체부 및 감산부를 구비한다. 상기 동기부는 클럭 신호를 발생한다. 상기 정보 저장부는 소정의 채널 추정 알고리즘에 의해 구한 시간축상의 채널의 임펄스 응답의 불연속적인 샘플 데이터를 저장하고 상기 클럭 신호에 응답하여 상기 데이터를 출력한다. 상기 지연부는 상기 정보 저장부로부터 출력되는 데이터를 저장하고 상기 클럭 신호에 응답하여 저장된 데이터를 출력한다. 상기 합산부는 상기 지연부에 저장된 데이터를 합산한다. 상기 최대치 검출부는 상기 합산부의 출력을 비교하고 그 중에서 최대값을 출력한다. 상기 누적부는 상기 동기부에 연결되고 상기 클럭 신호가 인에이블될 때마다 출력 신호를 1씩 증가시킨다. 상기 절체부는 상기 누적부와 상기 최대치 검출부에 연결되고 상기 최대치 검출부에서 출력되는 최대치에 응답하여 상기 누적부로부터 입력되는 신호를 출력한다. 상기 감산부는 상기 정보 저장부와 상기 절체부에 연결되고 상기 정보 저장부의 출력에서 상기 절체부의 출력을 감하고 그 결과를 출력한다.

Description

이산 다중음 시스템을 위한 프리픽스 제어 장치 및 그 제어 방법

본 발명은 이산 다중음 시스템을 위한 프리픽스 제어 장치 및 그 제어 방법에 관한 것으로서, 특히 초고속 디지털 가입자선(Very high speed DigitalSubscriber Line;VDSL) 시스템에서 프리커서(Pre-Cursor)의 값이 큰 이산 다중음 시스템의 프리픽스 제어 장치 및 그 제어 방법에 관한 것이다.

일반적으로 전화선을 이용한 이진 부호 통신(Digital communication) 방식은 주파수 대역으로 보았을 때 주로 4[kHz] 이내의 음성 대역을 이용한 것이었다. 그러나, 현재에 이르러서는 화상 정보처럼 전송하고자 하는 데이터의 양이 기하급수적으로 증가하면서 기존의 모뎀 방식은 많은 제약을 갖게 되었다. 이런한 요구에 부응하여 보다 많은 정보량을 전송할 수 있는 방식들이 도입되었는데, 그 중에 하나가 비동기 디지털 가입자선(Asynchronous Digital Subscriber Lines;ADSL) 방식과 초고속 디지털 가입자선 방식이다. 비동기 가입자선 방식이나 초고속 디지털 가입자선 방식은 넓은 주파수 대역을 사용하게 되며, 그로 인하여 정보 전송량이 증가된다. 이와같은 비동기 디지털 가입자선 방식과 초고속 디지털 가입자선 방식은 기존의 전화 서비스를 그대로 이용하기 위해 음성대역을 사용하지 않는다는 것이다. 현재 비동기 디지털 가입자선 방식에 적용되는 라인 코드(line code) 방식은 이산 다중음 시스템으로 T1E1.4에서 표준안으로 이미 채택한 상태이다.

이산 다중음 시스템은 송신측에서는 주어진 대역폭을 여러개의 서브-채널(Sub-channel)로 분할하고, 각각의 서브-채널(sub-channel)에 할당된 데이터(DATA)에 직교 진폭 변조(Quadrature Amplitude Modulation;QAM)에서 사용하는 성좌(Constellation) 부호를 적용하고, 이를 역고속 퓨리에 변환(Inverse Fast Fourier Transform;IFFT)하여 전송하고, 수신측에서는 수신된 데이터를 적절하게 샘플링하고 이를 고속 퓨리에 변환(Fast Furier Transform;FFT)하여 구하여지는 성좌 부호를 복호기(Decoder)를 사용하여 복호함으로써 송신측으로부터 전송된 정보를 복원해 내는 방식이다. 여기서는 고속 퓨리에 변환의 특성에 따라 송신측에서 역고속 퓨리에 변환하기 전 단계와 수신측에서 고속 퓨리에 변환을 한 다음 단계를 주파수 대역으로 보고, 역고속 퓨리에 변환한 다음과 고속 퓨리에 변환하기 전 단계를 시간 대역으로 구분한다.

이산 다중음 시스템에서 볼 때, 퓨리에 변환을 이용한 전송 방식을 사용함으로써 각 서브채널의 성좌 부호들은 서로 독립성이 보장되어 각 서브채널간 데이터들의 간섭이 없다. 그러나 시간축상에서 보았을 때, 이산 다중음 블락들은 서로간에 간섭을 일으킨다. 이를 블락간 간섭(InterBlock Interference;IBI)이라 한다. 이에 비동기 디지털 가입자선 방식에 적용된 이산 다중음 시스템에서는 송신할때, 도 1에 도시된 바와 같이 블락(13)의 전단에 32개의 프리픽스(11)를 붙여 전송함으로써 블락과 블락간의 간섭으로 인하여 이산 다중음 시스템의 블락이 깨지는 것을 방지할 수가 있었다.

초고속 디지털 가입자선에 적용된 이산 다중음 시스템에서도 같은 방법을 사용하여 블락 간섭에 의한 블락의 깨짐을 방지하고자 하였으나, 채널의 프리커서 부분의 값이 상대적으로 많이 커짐에 따라 이산 다중음 블락의 전단에만 프리픽스를 붙여가지고는 블락간 간섭을 완전히 배제할 수는 없다. 따라서 프리픽스를 블락의 전단과 후단 모두에 붙이므로써 블락간 간섭으로 인한 블락의 깨짐을 방지할 수가 있었다.

전송 송도가 빨라질수록 채널의 임펄스 응답(impluse response)은감쇄(attenuation) 정도가 심해지므로 프리커서 부분의 양을 무시할 수 없다. 초고속 디지털 가입자선 방식의 경우 비동기 디지털 가입자선 방식보다 전송 속도가 10배 더 빠르므로 비동기 디지털 가입자선 방식의 채널 응답보다 프리커서 부분의 골이 더 깊어진다.

디지탈 통신은 크게 송신부와 채널(Channel), 그리고 수신부의 세부분으로나뉘어 구분한다. 이때 송신부 출력을 x(t)로, 채널의 특성을 h(t)로, 수신부 입력을 y(t)로 놓을 때, 그 관계는 다음 수학식 1'과 같이 시간영역에서 컨벌루션(Convolution)으로 나타난다.

[수학식 1]

y(t) = h(t) * x(t)

이때, 이산 다중음 시스템의 경우 시간축상에서 볼때, 채널의 지연(delay)효과에 의한 블락간 간섭이 생긴다. 상기 블락간 간섭이 심할 경우 데이터 블락이 깨짐으로써 수신부에서 원래 송신부에서 송출된 데이터의 복원이 어려워진다. 블락간 간섭으로 인한 블락(Block)의 깨짐 방지 해결 방법으로 기존의 비동기 디지털 가입자선 시스템 같은 경우는 프리커서에 의한 영향이 심각하지 않아, 도 1에 도시된 바와 같이 프리픽스를 블락의 전단에 붙여 전송하였으나, 도 2에 도시된 바와 같은 채널일 경우, 프리픽스를 통상적으로 블락의 전단에만 붙이는 기존의 방법으로는 상대적으로 커진 프리픽스에 의해 생기는 블락간 간섭 문제를 해결할 수 없다.

이처럼 도 2에 도시된 형태의 채널에서 프리커서 부분의 값을 무시 할 수 없는 경우에 적응할 수 있는 데이터의 형태를 만들기 위해서는 적절한 가이드(guide)가 고려되어야 한다. 그러나 전송 속도가 정해져 있으므로 리던던시(redunancy)에 해당하는 프리픽스의 갯수도 항상 일정한 값으로 유지되어야 한다. 이에 따라 이산다중음 시스템의 한 블락의 전단과 후단에 붙일 수 있는 프리픽스의 갯수의 합은 항상 일정한 값 이내가 되고, 채널의 상황에 따라 블락간 간섭이 가장 작을 수 있도록 전단과 후단에 붙이는 프리픽스의 갯수를 가변적으로 조정하는 것이 필요하다.

본 발명이 이루고자하는 기술적 과제는 블락간 간섭에 의한 블락의 깨짐을 방지할 수 있는 프리픽스 제어 장치를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는 블락간 간섭에 의한 블락의 깨짐을 방지할 수 있는 프리픽스 제어 방법을 제공하는데 있다.

도 1은 종래의 이산 다중음(Discrete Multi-Tone) 시스템의 블락(block)에 프리픽스(prefix)를 붙이는 방법을 설명하기 위한 도면.

도 2는 일반적인 유선 채널에서 사용되는 시간축상의 임펄스 응답을 나타낸 그래프.

도 3은 본 발명에 따른 이산 다중음 시스템의 프리픽스 제어 장치의 블록도.

도 4는 본 발명에 따른 이산 다중음 시스템의 블락에 프리픽스를 붙이는 방법을 설명하기 위한 도면.

도 5는 본 발명에 의해 이산 다중음 시스템의 블락의 전후단에 부착되는 프리픽스의 수를 구하는 방법을 설명하기 위한 도면.

도 6은 본 발명에 따른 이산 다중음 시스템의 프리픽스 제어 방법을 도시한 흐름도.

상기 기술적 과제를 이루기 위하여 본 발명은, 동기부와 정보 저장부와 지연부와 합산부와 최대치 검출부와 누적부와 절체부 및 감산부를 구비한다.

상기 동기부는 클럭 신호를 발생한다.

상기 정보 저장부는 소정의 채널 추정 알고리즘에 의해 구한 시간축상의 채널의 임펄스 응답의 불연속적인 샘플 데이터를 저장하고 상기 클럭 신호에 응답하여 상기 데이터를 출력한다.

상기 지연부는 상기 정보 저장부로부터 출력되는 데이터를 저장하고 상기 클럭 신호에 응답하여 저장된 데이터를 출력한다.

상기 합산부는 상기 지연부에 저장된 데이터를 합산한다.

상기 최대치 검출부는 상기 합산부의 출력을 비교하고 그 중에서 최대값을 출력한다.

상기 누적부는 상기 동기부에 연결되고 상기 클럭 신호가 인에이블될 때마다 출력 신호를 1씩 증가시킨다.

상기 절체부는 상기 누적부와 상기 최대치 검출부에 연결되고 상기 최대치 검출부에서 출력되는 최대치에 응답하여 상기 누적부로부터 입력되는 신호를 출력한다.

상기 감산부는 상기 정보 저장부와 상기 절체부에 연결되고 상기 정보 저장부의 출력에서 상기 절체부의 출력을 감하고 그 결과를 출력한다.

상기 다른 기술적 과제를 이루기 위하여 본 발명은,

이산 다중음 시스템을 위한 프리픽스 제어 장치의 프리픽스 제어 방법에 있어서, 정보 저장 단계와 지연 단계와 합산 단계와 최대치 검출 단계와 누적 단계와 절체 단계 및 감산 단계를 포함한다.

상기 정보 저장 단계는 소정의 채널 추정 알고리즘에 의해 구한 시간축상의 채널의 임펄스 응답의 불연속적인 샘플 데이터와 가장 큰 샘플값이 몇번째인지와 같은 정보들을 저장한다.

상기 지연 단계는 상기 정보를 지연시킨다.

상기 합산 단계는 상기 지연된 정보를 합산한다.

상기 최대치 검출 단계는 상기 합산된 정보들 중에서 최대값을 검출한다.

상기 누적 단계는 초기치로부터 1씩 누적시킨다.

상기 절체 단계는 상기 검출된 최대값에 응답하여 상기 누적된 신호를 절체한다.

상기 감산 단계는 상기 정보 저장 단계에서 저장된 정보에서 상기 절체된 값을 감한다.

상기 본 발명에 의하여 이산 다중음 시스템의 블락간 간섭에 의한 블락의 깨짐을 방지할 수 있다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

도 3은 본 발명에 따른 이산 다중음 시스템의 프리픽스 제어 장치의 블록도이다. 도 2를 참조하면, 본 발명에 따른 프리픽스 제어 장치는 동기부(31), 정보 저장부(33), 지연부(35), 합산부(37), 최대치 검출부(39), 누적부(41), 절체부(43) 및 감산부(45)를 구비한다.

상기 동기부(31), 예컨대 클럭 발생기는 클럭 신호를 계속적으로 발생한다.

상기 정보 저장부(33)는 상기 동기부(31)에 연결된다. 상기 정보 저장부(33)는 통상적인 채널 추정 알고리즘에 의해 구한 시간축상의 채널의 임펄스 응답(도 2)의 불연속적인 샘플 데이터들을 저장하고, 상기 클럭 신호에 응답하여 상기 데이터를 출력한다.

상기 지연부(35), 예컨대 쉬프트 레지스터는 상기 동기부(31)에 연결되고 상기 정보 저장부(33)의 출력을 입력으로하며, 많은 데이터를 저장할 수 있는 다수개의 메모리들(0,1...n)을 갖는다. 상기 지연부(35)는 지연(delay) 효과를 나타내며,상기 정보 저장부(33)로부터 출력되는 하나의 샘플 데이터를 입력으로 받아들이고, 가장 처음에 입력된 데이터를 먼저 출력하도록 동작한다. 이렇게 클락에 동기되어 입력되는 데이터를 특정 갯수(여기서는 전체 프리픽스의 갯수)만큼 각각의 메모리에 저장하고, 상기 클럭 신호에 응답하여 각각의 메모리에 저장되어 있는 값들을 동시에 상기 합산부(37)로 전송한다.

상기 합산부(37)는 상기 지연부(35)의 출력을 입력으로 한다. 상기 합산부(37)는 상기 클럭 신호에 응답하여 상기 지연부(35)로부터 전송된 데이터를 합산하고, 그 결과를 상기 최대치 검출부(39)로 전송한다.

상기 최대지 검출부(39)는 상기 합산부(37)의 출력을 입력으로 한다. 상기 최대치 검출부(39)는 상기 합산부(37)로부터 전송되는 데이터를 매 순간 비교하고, 그 결과를 상기 절체부(43)로 전송한다. 이때 상기 비교하는 횟수는 상기 정보 저장부(33)에 저장되어 있는 데이터의 갯수만큼 수행한다. 가장 큰 값이 나왔을 때에는 '1' 이, 그 이외에는 '0' 이 출력되도록 한다.

상기 누적부(41)는 상기 동기부(31)에 연결되고, 상기 클럭 신호에 응답하여 상기 클럭 신호가 인에이블될 때, 예컨대 논리 하이(high)가 될 때마다 1씩 누적해 나가고, 그 값을 상기 절체부(43)로 전송한다.

상기 절체부(43)는 상기 누적부(41)의 출력과 상기 최대치 검출부(39)의 출력을 입력으로 한다. 상기 절체부(43)는 상기 최대치 검출부(39)의 출력 신호에 따라 연결 및 단락이 결정된다. 따라서 상기 최대치 검출부(39)의 출력 신호에 따라 상기 누적부(41)로부터 상기 감산부(45)로 전송되는 데이터의 전송 여부가 결정된다.

상기 감산부(45)는 상기 절체부(43)의 출력과 상기 정보 저장부(33)의 출력을 입력으로 한다. 상기 감산부(45)는 상기 정보 저장부(33)의 출력으로부터 상기 절체부(43)의 출력을 감하고, 그 결과를 출력한다.

도 4는 본 발명에 따른 이산 다중음 시스템의 블락에 프리픽스를 붙이는 방법을 설명하기 위한 도면이고, 도 5는 본 발명에 의해 이산 다중음 시스템의 블락의 전후단에 부착되는 프리픽스의 갯수를 구하는 방법을 설명하기 위한 도면이다. 도 4와 도 5를 참조하여 도 3에 도시된 프리픽스 제어 장치의 동작을 설명하기로 한다.

이산 다중음 시스템의 전송 속도가 일정하게 정해져 있으므로 프리픽스(도 4의 41,43)의 갯수 또한 일정한 값으로 정해져 있다. 이 경우 이산 다중음 시스템의 블락(도 4의 45)의 전단과 후단에 붙이는 프리픽스(도 4의 41,43)의 갯수를 각각 m과 n이라 하고, 전체 프리픽스의 갯수를 X라 했을 때, 그 관계는 다음 수학식 2와 같다.

[수학식 2]

X = m + n

초기화 기간 중 통상적인 채널 추정(Channel estimation)이 끝나면, 구해진 채널에 프리픽스 갯수 만큼의 윈도우 마스킹(window masking)을 하여 그 값을 합산하였을 때, 최대치가 나오는 순간을 상기 클럭 신호가 발생할 때마다 조사한다. 이때 시작부터 최대치를 구하는 순간까지 매 클럭 신호마다 초기치(도 5의 C)를 1씩누산하고, 몇번의 클럭 신호가 지나갔을 때 최대치가 나오는 가를 파악한다면 채널의 프리커서 부분(도 2의 21)의 갯수를 알 수 있게 된다. 초기값(도 5의 C)이 구해지면, 몇번째 데이터가 가장 큰가를 이미 알고 있으므로 그 차이를 구하면 프리커서 부분(도 2의 21)의 갯수를 알 수 있다. 이에 따라 전체적인 프리픽스의 갯수가 일정한 값으로 정해져 있으므로, 자연히 포스트 커서(post-cursor)(도 2의 23) 부분의 갯수 또한 알 수 있게 된다. 이러한 정보를 송신측에 전달해줌으로써 초기화 과정이 끝난 순간부터는 전송되는 각 블락에 도 4에 도시된 바와 같은 방법으로 프리픽스를 배정하여 송신할 수 있도록 해줄 수 있다. 따라서 프리커서 부분으로 인해 생기는 블락간 간섭 문제는 해결될 수 있다.

도 6은 본 발명에 따른 이산 다중음 시스템을 위한 프리픽스 제어 방법을 도시한 흐름도이다. 상기 도 6을 참조하면, 본 발명에 따른 프리픽스 제어 방법은 정보 저장 단계(611)와 지연 단계(621)와 합산 단계(631)와 최대치 검출 단계(641)와 누적 단계(651)와 절체 단계(661) 및 감산 단계(671)를 포함한다.

상기 정보 저장 단계(611)는 소정의 채널 추정 알고리즘에 의해 구한 시간축상의 채널의 임펄스 응답의 불연속적인 샘플 데이터와 가장 큰 샘플값이 몇번째인지와 같은 정보들을 저장한다. 상기 정보 저장 단계(611)는 외부에서 인가되는 클럭 신호에 응답하여 저장한 데이터를 출력한다.

상기 지연 단계(621)는 상기 정보 저장 단계(611)에서 저장된 정보를 지연시킨다. 상기 지연 단계(621)는 외부에서 인가되는 클럭 신호에 응답하여 상기 지연된 데이터를 출력한다.

상기 합산 단계(631)는 상기 지연된 정보를 합산한다.

상기 최대치 검출 단계(641)는 상기 합산된 정보들 중에서 최대값을 검출한다.

상기 누적 단계(651)는 초기치로부터 1씩 누적한다. 상기 누적 단계(651)는 외부에서 인가되는 클럭 신호가 인에이블될 때마다 1씩 누적시킨다.

상기 절체 단계(661)는 상기 검출된 최대값에 응답하여 상기 누적된 신호를 절체한다.

상기 감산 단계(671)는 상기 정보 저장 단계(611)에서 저장된 정보로부터 상기 절체된 값을 감한다.

도 6에 도시된 과정을 통해서 블락간 간섭에 의한 데이터 블락의 깨짐은 방지될 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

본 발명에 따르면, 이산 다중음 시스템의 블락의 전단과 후단에 프리픽스를 붙이고, 상기 프리픽스의 갯수를 가변적으로 조정해줌으로써 프리커서가 무시되어질 수 없는 채널인 경우 프리커서로 인해 발생하는 블락간 간섭으로 인한 데이터 블락의 깨짐 문제는 해결될 수 있다.

Claims (7)

1. 클럭 신호를 발생하는 동기부;

   소정의 채널 추정 알고리즘에 의해 구한 시간축상의 채널의 임펄스 응답의 불연속적인 샘플 데이터를 저장하고 상기 클럭 신호에 응답하여 상기 데이터를 출력하는 정보 저장부;

   상기 정보 저장부로부터 출력되는 데이터를 특정 개수만큼 저장하고 상기 클럭 신호에 응답하여 저장된 데이터를 동시에 출력하는 지연부;

   상기 지연부로부터 출력되는 데이터를 받아서 합산하는 합산부;

   상기 합산부의 출력을 비교하고 그 중에서 최대값을 출력하는 최대치 검출부;

   상기 동기부에 연결되고 상기 클럭 신호가 인에이블될 때마다 출력 신호를 1씩 증가하는 누적부;

   상기 누적부와 상기 최대치 검출부에 연결되고 상기 최대치 검출부에서 출력되는 최대치에 응답하여 상기 누적부로부터 입력되는 신호를 출력하는 절체부; 및

   상기 정보 저장부와 상기 절체부에 연결되고 상기 정보 저장부의 출력에서 상기 절체부의 출력을 감하고 그 결과를 출력하는 감산부를 구비하는 것을 특징으로하는 이산 다중음 시스템을 위한 프리픽스 제어 장치.
2. 제 1 항에 있어서, 상기 지연부는 쉬프터 레지스터인 것을 특징으로하는 이산 다중음 시스템을 위한 프리픽스 제어 장치.
3. 제 1 항에 있어서, 상기 클럭 신호의 인에이블은 논리 '1'인 것을 특징으로 하는 이산 다중음 시스템을 위한 프리픽스 제어 장치.
4. 이산 다중음 시스템을 위한 프리픽스 제어 장치의 프리픽스 제어 방법에 있어서,

   소정의 채널 추정 알고리즘에 의해 구한 시간축상의 채널의 임펄스 응답의 불연속적인 샘플 데이터와 가장 큰 샘플값이 몇 번째인지를 나타내는 정보를 저장하는 정보 저장 단계;

   상기 정보를 지연시키는 지연 단계;

   상기 지연된 정보를 합산하는 합산 단계;

   상기 합산된 정보들 중에서 최대값을 검출하는 최대치 검출 단계;

   초기치로부터 1씩 누적하는 누적 단계;

   상기 검출된 최대값에 응답하여 상기 누적된 신호를 절체하는 절체 단계; 및

   상기 정보 저장 단계에서 저장된 정보로부터 상기 절체된 값을 감하는 감산 단계를 포함하는 것을 특징으로하는 이산 다중음 시스템을 위한 프리픽스 제어 방법.
5. 제 4 항에 있어서, 상기 정보 저장 단계는 외부에서 인가되는 클럭 신호에응답하여 저장한 데이터를 출력하는 것을 특징으로하는 이산 다중음 시스템을 위한 프리픽스 제어 방법.
6. 제 4 항에 있어서, 상기 지연 단계는 외부에서 인가되는 클럭 신호에 응답하여 상기 지연된 데이터를 출력하는 것을 특징으로하는 이산 다중음 시스템을 위한 프리픽스 제어 방법.
7. 제 4 항에 있어서, 상기 누적 단계는 외부에서 인가되는 클럭 신호가 인에이블될 때마다 1씩 증가하는 것을 특징으로하는 이산 다중음 시스템을 위한 프리픽스 제어 방법.

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