KR100449364B1 - Device for processing interrupt with minimum delay - Google Patents

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Abstract

PURPOSE: A device for processing an interrupt with a minimum delay is provided to minimize the delay for making a controller read the interrupt by holding multiple interrupt originators asynchronously generated from peripherals in a section generating the interrupt, and generating the next interrupt after the current interrupt is released. CONSTITUTION: Interrupt detectors(10a-10c) output a signal of a logic-high level in response to a rising edge of the interrupt signal originators in order to detect the interrupt signal originators asynchronously generated from the peripherals and are cleared to a logic-low level by responding to the first clear signals fed back from interrupt generators(20a-20c). The interrupt generators generate interrupt signals by logically combining the detected signal and a feedback signal, and at the same time, and generate the first clear signals to clear each interrupt detector. A logic combiner(40) generates a single interrupt signal of the logic-low level if one of the interrupt signals generated from the interrupt generators is the logic-high level, and at the same time, feeds the single interrupt signal back to each interrupt generator.

Description

인터럽트 처리장치Interrupt handler

본 발명은 인터럽트 처리장치에 관한 것으로서, 특히, 제어부와 주변기기들을 구비한 디지털 시스템에 있어서, 주변기기들로부터 비동기적으로 발생되는 복수개의 인터럽트 발생원을 인터럽트가 발생된 구간에서 홀드처리하고, 현재의 인터럽트가 해제된 후 다음의 인터럽트가 발생되도록 하는 인터럽트 처리장치에 관한 것이다. 본 발명은 디지털 비디오 디스크 플레이어 및 각종 디지털 시스템에 적용가능하지만 이에 한정되지는 않는다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interrupt processing apparatus. In particular, in a digital system having a control unit and peripheral devices, a plurality of interrupt generation sources asynchronously generated from peripheral devices are held and processed in an interrupted period. An interrupt handler that causes the next interrupt to be generated after it is released. The invention is applicable to, but not limited to, digital video disc players and various digital systems.

일반적으로, 중앙처리장치에 어떠한 신호를 보내어 중앙처리장치가 하던 일을 잠시 멈추고 다른 작업을 처리하도록 하는 방법을 인터럽트라 하며, 크게 동기적 인터럽트와 비동기적 인터럽트로 구분된다. 제어부 즉, 마이컴과 주변기기들을 구비한 디지털 시스템에 있어서, 동기 인터럽트는 마이컴의 중앙처리장치가 프로그램을 실행하는 과정에서 미리 계획된 서브루틴 콜(Subroutine- Call)을 만나게 되면 하던 동작을 멈추고 서브루틴으로 분기하여 서브루틴의 해당 프로그램을 실행하고, 이 프로그램이 종료되면 다시 분기하기 전의 프로그램 위치로 복귀하는 내부 인터럽트를 말하며, 한편 비동기 인터럽트는 어떤 주변기기들이 임의의 인터럽트신호를 발생할 때 마이컴이 하던 일을 멈추고 해당 주변기기들에 대한 특정 프로그램을 비동기적으로 수행하는 것을 말한다.In general, interrupts are a method of sending a signal to a central processing unit so that the central processing unit can pause and perform other tasks. It is divided into synchronous and asynchronous interrupts. In a digital system with a control unit, i.e., a microcomputer and a peripheral device, a synchronous interrupt stops an operation that occurs when a microcomputer central processing unit encounters a pre-planned subroutine call while executing a program, and branches to the subroutine. Run the corresponding program in the subroutine, and when this program ends, it refers to an internal interrupt that returns to the program position before the branch again, while an asynchronous interrupt means that the microcomputer stops doing what it did when certain peripherals generated random interrupt signals. Asynchronously executing a specific program for peripherals.

본 발명의 목적은 제어부와 주변기기들을 구비한 디지털 시스템에 있어서, 주변기기들로부터 비동기적으로 발생되는 복수개의 인터럽트 발생원을 인터럽트가 발생된 구간에서 홀드처리하고, 현재의 인터럽트가 해제된 후 다음의 인터럽트가 발생되도록 함으로써, 제어부가 인터럽트 리드를 수행하기 위한 지연시간을 최소화할 수 있는 인터럽트 처리장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a digital system having a control unit and peripheral devices, wherein a plurality of interrupt sources that are generated asynchronously from peripheral devices are held in an interrupted period, and the next interrupt is released after the current interrupt is released. The present invention provides an interrupt processing apparatus capable of minimizing a delay time for a control unit to perform an interrupt read.

상기 목적을 달성하기 위하여 본 발명의 장치는 상기 주변기기들로부터 비동기적으로 발생되는 복수의 인터럽트 신호원을 검출하는 복수의 인터럽트 검출부; 상기 복수의 인터럽트 검출부 각각에 의해 검출된 신호와 피드백 신호를 논리조합함에 따라 복수의 인터럽트신호를 발생하고, 상기 복수의 인터럽트신호의 발생과동시에 상기 복수의 인터럽트 검출부 각각을 클리어시키기 위한 복수의 제 1 클리어 신호를 발생하는 복수의 인터럽트 발생부; 상기 복수의 인터럽트 발생부로부터의 인터럽트신호들 중 하나라도 하이레벨이면 로우레벨의 단일 인터럽트신호를 발생함과 동시에 상기 단일 인터럽트신호를 상기 복수의 인터럽트 발생부 각각으로 피드백시키는 논리조합부; 상기 논리조합부의 단일 인터럽트신호에 응답하여 인터럽트 리드스트로브신호를 발생하는 제어부; 및 상기 제어부로부터의 인터럽트 리드스트로브신호에 응답하여 상기 복수의 인터럽트 발생부를 클리어시키기 위한 제 2 클리어신호를 발생하는 클리어부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the apparatus of the present invention comprises: a plurality of interrupt detection units for detecting a plurality of interrupt signal sources asynchronously generated from the peripheral devices; A plurality of first signals for generating a plurality of interrupt signals in accordance with the logical combination of the signal detected by each of the plurality of interrupt detection section and the feedback signal, and clearing each of the plurality of interrupt detection section simultaneously with the generation of the plurality of interrupt signals. A plurality of interrupt generators generating a clear signal; A logic combining unit for generating a low level single interrupt signal and feeding back the single interrupt signal to each of the plurality of interrupt generators when any one of the interrupt signals from the plurality of interrupt generators is high level; A control unit for generating an interrupt read strobe signal in response to a single interrupt signal of the logical combination unit; And a clear unit for generating a second clear signal for clearing the plurality of interrupt generators in response to the interrupt read strobe signal from the controller.

도 1 은 본 발명에 따른 인터럽트 처리장치를 설명하기 위한 블록도.1 is a block diagram illustrating an interrupt processing apparatus according to the present invention.

도 2 는 본 발명에 따른 인터럽트 처리장치를 설명하기 위한 타이밍도.2 is a timing diagram for explaining an interrupt processing apparatus according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10a, 10b, 10c; 복수의 인터럽트 검출부10a, 10b, 10c; Multiple interrupt detector

20a, 20b, 20c; 복수의 인터럽트 발생부20a, 20b, 20c; Multiple interrupt generators

40; 논리조합부 60; 제어부40; Logical combination unit 60; Control

80: 클리어부80: clear part

이하, 첨부한 도면을 참고하여 본 발명을 보다 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1 은 본 발명에 따른 인터럽트 처리장치를 설명하기 위한 블록도로서, 도시된 바와 같이, 주변기기들로부터 비동기적으로 발생되는 복수의 인터럽트 신호원(S11, S21, S31)을 검출하는 복수의 인터럽트 검출부(10a, 10b, 10c)와, 복수의 인터럽트 검출부(10a, 10b, 10c) 각각에 의해 검출된 신호(S12, S22, S32)와 피드백 신호(S4)를 논리조합함에 따라 복수의 인터럽트신호를 발생하고, 상기 복수의 인터럽트신호의 발생과 동시에 복수의 인터럽트 검출부(10a, 10b, 10c) 각각을 클리어시키기 위한 복수의 제 1 클리어 신호(S14, S24, S34)를 발생하는 복수의 인터럽트 발생부(20a, 20b, 20c)와, 복수의 인터럽트 발생부(20a, 20b, 20c)로부터의 인터럽트신호(S13, S23, S33)들 중 하나라도 하이레벨이면 로우레벨의 단일 인터럽트신호(S4)를 출력함과 동시에 이 단일 인터럽트신호(S4)를 복수의 인터럽트 발생부(20a, 20b, 20c) 각각으로 피드백시키는 논리조합부(40)와, 논리조합부(40)의 단일 인터럽트신호(S4)에 응답하여 인터럽트 리드스트로브신호(S5)를 발생하는 제어부(60)와, 제어부(60)로부터의 인터럽트 리드스트로브신호(S5)에 응답하여 복수의 인터럽트 발생부(20a, 20b, 20c)를 클리어시키기 위한 복수의 제 2 클리어신호(S6)를 발생하는 클리어부(80)로 구성된다.1 is a block diagram illustrating an interrupt processing apparatus according to the present invention. As shown in FIG. 1, a plurality of interrupt detection units detecting a plurality of interrupt signal sources S11, S21, and S31 asynchronously generated from peripheral devices are illustrated. A plurality of interrupt signals are generated by logical combination of the signals S12, S22, S32 and the feedback signal S4 detected by (10a, 10b, 10c) and each of the plurality of interrupt detection units 10a, 10b, 10c. And a plurality of interrupt generators 20a for generating a plurality of first clear signals S14, S24, and S34 for clearing each of the plurality of interrupt detection units 10a, 10b, and 10c simultaneously with the generation of the plurality of interrupt signals. Outputs a low level single interrupt signal S4 when any one of the interrupt signals S13, S23, and S33 from the plurality of interrupt generators 20a, 20b, and 20c is high level; At the same time, this single interrupt signal S4 A logic combiner 40 which feeds back to each of the interrupt generators 20a, 20b, and 20c, and a controller that generates an interrupt read strobe signal S5 in response to a single interrupt signal S4 of the logic combiner 40 ( 60 and a clear unit for generating a plurality of second clear signals S6 for clearing the plurality of interrupt generators 20a, 20b, and 20c in response to the interrupt read strobe signal S5 from the controller 60. It consists of 80.

상기와 같이 구성된 바람직한 실시예의 작동전반에 대하여 도 2 의 타이밍도를 인용하여 기술하면 다음과 같다.Referring to the timing diagram of Figure 2 with respect to the overall operation of the preferred embodiment configured as described above are as follows.

디지털 시스템에 있어서, 통상적으로 인터페이스 처리장치는 제어부(60) 즉, 마이컴과, 키보드, 모니터 및 프린터 등과 같은 주변기기들 사이에 결합되고, 상기 인터페이스 처리장치는 주변장치에서 발생되는 인터럽트 신호원을 소정의 신호처리 과정에 의해 제어부(60)를 인터럽트 시키는 일을 담당한다.In a digital system, an interface processor is typically coupled between a controller 60, i.e., a microcomputer, and peripherals such as a keyboard, a monitor, and a printer. It is responsible for interrupting the control unit 60 by the signal processing process.

도 1 을 참조하면, 본 발명의 실시예에 따라 인터럽트 신호원들(S11, S21, S31)은 제어부(60)의 제어권을 갖기 위해 주변기기들로부터 발생되는 신호들이며, 이 인터럽트 신호원들(S11, S21, S31)은 복수의 인터럽트 검출부(10a, 10b, 10c)에 일대일 대응하여 입력된다. 도 2 에 나타낸 바와 같이, 본 발명의 실시예에서는 인터럽트 신호원들(S11, S21, S31)이 타임구간 T1, T2, T3에서 발생된다.Referring to FIG. 1, in accordance with an embodiment of the present invention, the interrupt signal sources S11, S21, and S31 are signals generated from peripheral devices in order to have control of the controller 60, and the interrupt signal sources S11, S21 and S31 are input in one-to-one correspondence to the plurality of interrupt detection units 10a, 10b and 10c. As shown in Fig. 2, in the embodiment of the present invention, interrupt signal sources S11, S21, and S31 are generated in time sections T1, T2, and T3.

그러면, 복수의 인터럽트 검출부(10a, 10b, 10c)는 인터럽트 신호원들(S11, S21, S31)에 응답하여 출력신호들(S12, S22, S32)을 발생하는 데, 도 2 에 나타낸 바와 같이, 인터럽트 신호원들(S11, S21, S31)중 논리레벨이 "하이"일 때 이를 검출하여 논리레벨이 "하이"인 출력신호들(S12, S22, S32)을 발생한다.Then, the plurality of interrupt detection units 10a, 10b, and 10c generate output signals S12, S22, and S32 in response to the interrupt signal sources S11, S21, and S31. As shown in FIG. When the logic level is " high " among the interrupt signal sources S11, S21 and S31, it is detected and the output signals S12, S22 and S32 having the logic level " high "

본 발명의 실시예에 따라 복수의 인터럽트 발생부(20a, 20b, 20c) 각각은 복수의 인터럽트 검출부(10a, 10b, 10c)의 출력신호(S12, S22, S32) 및 논리조합부(40)의 출력신호(S4)를 논리조합하여 제 1 출력단을 통해 출력신호들(S13, S23, S33)을 발생하며, 이 출력신호들은 논리조합부(40)에 제공된다. 여기서, 논리조합부(40)의 초기 출력신호는 논리레벨이 "하이"인 신호이다.According to an exemplary embodiment of the present invention, each of the plurality of interrupt generators 20a, 20b, and 20c may include the output signals S12, S22, and S32 of the plurality of interrupt detectors 10a, 10b, and 10c and the logic combination unit 40. The output signal S4 is logically combined to generate output signals S13, S23, and S33 through the first output terminal, and the output signals are provided to the logic combination unit 40. Here, the initial output signal of the logic combination section 40 is a signal whose logic level is "high".

또한, 복수의 인터럽트 발생부(20a, 20b, 20c)는 제 2 출력단이 복수의 인터럽트 검출부(10a, 10b, 10c)의 클리어단에 일대일 결합되어 복수의 인터럽트 검출부(10a, 10b, 10c)를 클리어시키기 위한 제 1 클리어신호(S14, S24, S34)를 발생하는 데, 도 2 에 나타낸 바와 같이 복수의 인터럽트 검출부(10a, 10b, 10c)의 출력신호들(S12, S22, S32)은 복수의 인터럽트 발생부(20a, 20b, 20c)의 제 1 클리어신호들(S14, S24, S34)이 논리레벨 "하이"에서 "로우"로 떨어지는 하강엣지에서 논리레벨 "로우"로 떨어진다.In addition, in the plurality of interrupt generators 20a, 20b, and 20c, the second output terminal is coupled one-to-one to the clear terminals of the plurality of interrupt detectors 10a, 10b, and 10c to clear the plurality of interrupt detectors 10a, 10b, and 10c. First clear signals S14, S24, and S34 are generated for outputting the output signals S12, S22, and S32 of the plurality of interrupt detection units 10a, 10b, and 10c as shown in FIG. The first clear signals S14, S24, S34 of the generators 20a, 20b, and 20c fall to the logic level "low" at the falling edge that falls from the logic level "high" to "low".

만약 복수의 인터럽트 발생부(20a, 20b, 20c)의 출력신호들(S13, S23, S33)중 하나라도 논리레벨 "하이"인 신호가 발생하면, 논리조합부(40)는 논리레벨 "로우"인 단일 인터럽트신호(S4)를 발생하여 제어부(60)에 인터럽트를 건다. 또한, 논리조합부(40)로부터 발생되는 단일 인터럽트신호(S4)는 복수의 인터럽트 발생부(20a, 20b, 20c) 각각의 입력단에 인가된다.If any one of the output signals S13, S23, S33 of the plurality of interrupt generators 20a, 20b, 20c generates a logic level "high", the logic combination section 40 is a logic level "low". A single interrupt signal S4 is generated to interrupt the control unit 60. In addition, a single interrupt signal S4 generated from the logic combining section 40 is applied to the input terminal of each of the plurality of interrupt generating sections 20a, 20b, and 20c.

이와 같이, 제어부(60)가 논리조합부(40)로부터 논리레벨 "로우"의 신호(S4)를 인가받으면, "로우"신호가 발생되는 액티브 구간에서 제어부(60)는 논리레벨 "하이"에서 "로우"로 떨어지는 인터럽트 리드스트로브(Interrupt read strobe) 신호를 발생하여 클리어부(80)에 인가한다. 여기서, 인터럽트 리드스트로브(Interrupt read strobe)신호는 논리조합부(40)의 출력신호(S4)가 논리레벨 "하이"로 천이하는 상승엣지에서 "하이"의 신호로 반전된다.As such, when the controller 60 receives the signal S4 having a logic level "low" from the logic combination unit 40, the controller 60 at the logic level "high" is generated in the active section in which the "low" signal is generated. An interrupt read strobe signal falling to "low" is generated and applied to the clear unit 80. Here, the interrupt read strobe signal is inverted to a "high" signal at the rising edge at which the output signal S4 of the logic combination unit 40 transitions to the logic level "high".

그 다음으로, 본 발명의 실시예에 따라 클리어부(80)는 리드스트로브(Interrupt read strobe) 신호의 상승엣지에 "로우"의 클리어신호를 발생하여 복수의 인터럽트 발생부(20a, 20b, 20c)를 클리어시킨다. 이에 따라 인터럽트신호(S4)가 논리레벨 "하이"로 전환되면서 인터럽트가 해제된다.Next, according to an exemplary embodiment of the present invention, the clear unit 80 generates a "low" clear signal at the rising edge of the read strobe signal, thereby generating a plurality of interrupt generators 20a, 20b, and 20c. Clear As a result, the interrupt signal S4 is switched to the logic level " high " and the interrupt is released.

따라서, 상술한 바와 같이 본 발명에서는 비동기적으로 발생되는 복수개의 인터럽트 신호원을 논리조합에 의해 단일 인터럽트신호로 변환함으로써, 인터럽트 발생시 제어부가 인터럽트 리드를 수행하기 위한 지연시간을 최소화할 수 있는 효과가 있다.Therefore, as described above, in the present invention, by converting a plurality of asynchronously generated interrupt signal sources into a single interrupt signal by a logical combination, the controller can minimize the delay time for performing an interrupt read when an interrupt occurs. have.

Claims (4)

주변기기들로부터 비동기적으로 발생되는 복수의 인터럽트 신호원을 검출하기 위해 상기 복수의 인터럽트 신호원의 상승엣지에 응답하여 논리레벨 하이의 신호를 출력하고, 인터럽트 발생부로부터 피드백되는 복수의 제 1 클리어신호에 응답하여 논리레벨 로우로 클리어되는 복수의 인터럽트 검출부;Outputs a logic level high signal in response to rising edges of the plurality of interrupt signal sources to detect a plurality of interrupt signal sources asynchronously generated from peripheral devices, and a plurality of first clear signals fed back from the interrupt generator. A plurality of interrupt detection units cleared to a logic level low in response to the plurality of interrupt detection units; 상기 복수의 인터럽트 검출부 각각에 의해 검출된 신호와 피드백 신호를 논리조합함에 따라 복수의 인터럽트신호를 발생하고, 상기 복수의 인터럽트신호의 발생과 동시에 상기 복수의 인터럽트 검출부 각각을 클리어시키기 위한 복수의 제 1 클리어 신호를 발생하는 복수의 인터럽트 발생부;A plurality of first signals for generating a plurality of interrupt signals according to a logical combination of the signals detected by each of the plurality of interrupt detectors, and for clearing each of the plurality of interrupt detectors simultaneously with the generation of the plurality of interrupt signals; A plurality of interrupt generators generating a clear signal; 상기 복수의 인터럽트 발생부로부터의 인터럽트신호들 중 하나라도 하이레벨이면 로우레벨의 단일 인터럽트신호를 발생함과 동시에 상기 단일 인터럽트신호를 상기 복수의 인터럽트 발생부 각각으로 피드백시키는 논리조합부;A logic combining unit for generating a low level single interrupt signal and feeding back the single interrupt signal to each of the plurality of interrupt generators when any one of the interrupt signals from the plurality of interrupt generators is high level; 상기 논리조합부의 단일 인터럽트신호에 응답하여 인터럽트 리드스트로브신호를 발생하는 제어부; 및A control unit for generating an interrupt read strobe signal in response to a single interrupt signal of the logical combination unit; And 상기 제어부로부터의 인터럽트 리드스트로브신호에 응답하여 상기 복수의 인터럽트 발생부를 클리어시키기 위한 제 2 클리어신호를 발생하는 클리어부를 구비하는 것을 특징으로 하는 인터럽트 처리장치.And a clear unit for generating a second clear signal for clearing the plurality of interrupt generators in response to an interrupt read strobe signal from the controller. 제 1 항에 있어서,The method of claim 1, 상기 복수의 인터럽트 발생부로부터 출력되는 논리레벨 하이인 구간에서 상기 논리조합부에서 출력되는 단일 인터럽트신호의 논리레벨이 로우의 신호를 출력하는 것을 특징으로 하는 인터럽트 처리장치.And a logic level of a single interrupt signal output from the logic combination unit outputs a low signal in a section at a logic level high output from the plurality of interrupt generators. 제 1 항에 있어서,The method of claim 1, 상기 제어부는 인터럽트 발생부로부터 제공되는 상기 단일 인터럽트신호에 응답하여 논리레벨 로우의 인터럽트 리드스트로브신호를 발생하여 상기 클리어부에 제공하는 것을 특징으로 하는 인터럽트 처리장치.And the controller generates an interrupt read strobe signal having a logic level low in response to the single interrupt signal provided from the interrupt generator, and provides the interrupt read strobe signal to the clear unit. 제 1 항에 있어서,The method of claim 1, 상기 클리어부는 상기 제어부로부터 제공되는 리드스트로브신호의 상승엣지에서 논리레벨 로우의 제 2 클리어신호를 발생하고, 상기 제 2 클리어신호에 의해 상기 복수의 인터럽트 발생부 각각을 클리어시킴으로써 인터럽트를 해제시키는 것을 특징으로 하는 인터럽트 처리장치.The clear unit generates a second clear signal of a logic level low at the rising edge of the read strobe signal provided from the controller, and releases the interrupt by clearing each of the plurality of interrupt generators by the second clear signal. Interrupt processing unit.
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