KR100448912B1 - Semiconductor memory device structure and method for fabricating the same - Google Patents
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Abstract
본 발명은 삼차원 수직형 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 본 발명에 따른 반도체 메모리 소자는, 반도체 기판 상에 형성되고 상부면 및 측면을 가지는 반도체 기둥과, 상기 반도체 기둥 측면의 외측의 상기 반도체 기판 내에 형성된 제1 불순물 확산영역과, 상기 반도체 기둥의 상부면에서 상기 반도체 기판 방향으로 소정 깊이로 형성된 제2 불순물 확산영역과, 상기 반도체 기둥의 측면을 감싸면서 상기 제1 불순물 확산영역 상의 반도체 표면 상에 형성된 터널링 절연막과, 적어도 상기 반도체 기둥의 측면을 감싸도록 상기 터널링 절연막 상에 형성된 다수의 나노크리스탈, 적어도 상기 반도체 기둥의 측면을 감싸도록 상기 다수의 나노크리스탈 및 상기 터널링 절연막 상에 형성된 제어 절연막, 그리고 상기 제어 절연막 상에 형성된 제어 게이트를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-dimensional vertical semiconductor memory device and a method for manufacturing the same. The semiconductor memory device according to the present invention includes a semiconductor pillar formed on a semiconductor substrate and having an upper surface and a side surface; A first impurity diffusion region formed in the semiconductor substrate, a second impurity diffusion region formed at a predetermined depth from the upper surface of the semiconductor pillar toward the semiconductor substrate, and a semiconductor on the first impurity diffusion region surrounding the side surface of the semiconductor pillar A tunneling insulating film formed on the surface and a plurality of nanocrystals formed on the tunneling insulating film to surround at least the side surface of the semiconductor pillar, and a control formed on the plurality of nanocrystals and the tunneling insulating film so as to surround at least the side surface of the semiconductor pillar An insulating film and formed on the control insulating film Control gate is included.
Description
본 발명은 반도체 메모리 소자 구조 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 삼차원 수직형 반도체 메모리 소자 구조 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor memory device structure and a method of manufacturing the same, and more particularly, to a three-dimensional vertical semiconductor memory device structure and a method of manufacturing the same.
반도체 메모리 산업에 있어서 무엇보다 중요한 것은 저전력. 고속도로 동작하는 메모리 소자를 주어진 웨이퍼 내에서 더 많이 생산하는 데 있다. 경제적인 관점에서 메모리 소자의 크기를 줄이려는 노력이 지속되고 있다. 전통적인 이차원(planar) 메모리 소자들은 수평 방향으로의 치수가 집적도를 좌우하기 때문에, 그 스케일링(scaling)에 있어서 한계가 있다. 왜냐하면, 스케일 다운(scale down)으로 인해 채널의 길이가 줄어들면서 이차원 메모리 소자에 있어서 많은 문제가 야기되고 있는 실정이다. 예를 들어, 이차원 구조의 플래쉬 메모리에 있어서, 단채널 효과(short channel effect), 접합 프로파일 제어의 어려움 등이 있다. 즉, 핫 캐리어에 의한 펀치쓰루 문제, 드레인 영역 부근에서 높은 채널 도핑이 이루어 져야 전자 가속을 위한 높은 필드가 형성되지만, 이차원의 경우 채널 전 영역에서 거의 동일한 채널 도핑이 이루어지는 문제 등이 있다.Low power is most important in the semiconductor memory industry. It is to produce more high-speed memory devices in a given wafer. From an economic point of view, efforts to reduce the size of memory devices continue. Traditional planar memory devices have limitations in their scaling, since the dimension in the horizontal direction determines the degree of integration. This is because, due to scale down, the length of the channel is reduced, which causes many problems in the two-dimensional memory device. For example, in a two-dimensional flash memory, there are short channel effects, difficulty in controlling a joint profile, and the like. That is, high through-channel doping is required only when punch-through by hot carriers and high channel doping are performed in the vicinity of the drain region, but in the case of two-dimensional, almost the same channel doping is performed in the entire channel region.
이로 인해 삼차원 수직 메모리 구조, 즉, 이중 게이트 구조(double gate structure)가 제안되었으며, 도 1에 개략적인 단면이 도시되어 있다. 종래 삼차원 수직 메모리 구조는 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 반도체 기둥(22)을 가지는 것을 특징으로 하며, 상기 반도체 기둥(22)의 측면이 채널 영역으로 사용된다. 터널링 산화막(12)이 상기 반도체 기둥(22) 주위를 감싸고, 부유 게이트(14)가 상기 터널링 산화막(12) 주위를 감싸고, 제어 산화막(16)이 상기 부유 게이트(14)를 감싸고, 제어 게이트(24)가 상기 제어 산화막(16) 상에 배치되어 있다. 한편 드레인 영역(20)은 상기 반도체 기둥(22) 상부 영역에 형성되어 있고, 소오스 영역은 상기 반도체 기둥(22) 양측의 반도체 기판(10) 내에 형성되어 있다. 따라서 삼차원 수직 메모리 구조를 택할 경우, 앞에서 언급한 이차원 메모리 구조가 가지는 문제점을 해결할 수 있다.This suggests a three-dimensional vertical memory structure, that is, a double gate structure, and a schematic cross section is shown in FIG. A conventional three-dimensional vertical memory structure is characterized in that it has a semiconductor pillar 22 on the semiconductor substrate 10, as shown in Figure 1, the side of the semiconductor pillar 22 is used as a channel region. A tunneling oxide film 12 surrounds the semiconductor pillar 22, a floating gate 14 surrounds the tunneling oxide film 12, a control oxide film 16 surrounds the floating gate 14, and a control gate ( 24 is disposed on the control oxide film 16. Meanwhile, the drain region 20 is formed in the upper region of the semiconductor pillar 22, and the source region is formed in the semiconductor substrate 10 on both sides of the semiconductor pillar 22. Therefore, when the three-dimensional vertical memory structure is selected, the above-described problem of the two-dimensional memory structure can be solved.
하지만, 삼차원 수직 메모리 구조에 있어서도 쓰기/제거에 높은 전압이 요구되며, 쓰기/제거 시간이 많이 걸리고, 반도체 기둥을 둘러싸는 측면 절연막을 통한 누설전류 등의 문제가 있다. 따라서, 비휘발성을 유지하기 위해 두꺼운 절연막(약 15나노미터(nm) 정도)을 필요하기 때문에, 파울러-노드하임 방식에 의한 전자 또는 정공 주입에 있어서 높은 전압을 요구하고 속도가 느려지게 된다. 게다가 부유 게이트 전체를 충전시켜야 하기 때문에, 일정한 문턱전압변화(△Vth)를 얻기 위해 요구되는 터널링 전류 양도 많이 필요하게 된다. 따라서 반도체 기둥의 크기, 특히그 수평 단면의 크기가 넓은 것이 요구되고, 이는 스케일링을 제한하는 요소로 작용한다.However, even in a three-dimensional vertical memory structure, a high voltage is required for writing / removing, writing / removing takes a lot of time, and there are problems such as leakage current through a side insulating film surrounding the semiconductor pillar. Therefore, since a thick insulating film (about 15 nanometers (nm)) is required to maintain non-volatileness, a high voltage is required for electron or hole injection by the Fowler-Nordheim method, and the speed becomes slow. In addition, since the entire floating gate needs to be charged, a large amount of tunneling current required to obtain a constant threshold voltage change ΔVth is required. Therefore, it is required that the size of the semiconductor pillar, in particular its horizontal cross section, be large, which acts as a limiting factor for scaling.
따라서 상술한 종래 수직 메모리 구조가 가지는 문제점을 해결하기 위해 본 발명이 안출되었으며,Accordingly, the present invention has been made to solve the problems of the conventional vertical memory structure described above,
본 발명의 목적은 낮은 전압에서 그리고 높은 속도로 쓰기/제거 동작을 가능케 하는 수직 반도체 메모리 소자 구조 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.It is an object of the present invention to provide a vertical semiconductor memory device structure and a method of manufacturing the same that enable write / remove operation at low voltage and at high speed.
본 발명의 다른 목적은 절연막을 통한 누설 전류를 최소화 할 수 있는 수직 반도체 메모리 소자 구조 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.Another object of the present invention is to provide a vertical semiconductor memory device structure and a method of manufacturing the same that can minimize the leakage current through the insulating film.
도 1은 종래 발명에 따른 삼차원 수직 메모리 소자를 개략적으로 도시한 단면도이다.1 is a schematic cross-sectional view of a three-dimensional vertical memory device according to the related art.
도 2는 본 발명에 따른 나노크리스탈이 형성된 삼차원 수직 반도체 메모리 소자를 개략적으로 도시하는 사시도이다.2 is a perspective view schematically showing a three-dimensional vertical semiconductor memory device formed with a nanocrystal according to the present invention.
도 3은 본 발명에 따른 제어 게이트가 형성된 삼차원 수직 반도체 메모리 소자를 개략적으로 도시하는 사시도이다.3 is a perspective view schematically showing a three-dimensional vertical semiconductor memory device having a control gate according to the present invention.
도 4a 및 도 4b는 각각 도 3의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절취한 반도체 메모리 소자를 개략적으로 도시하는 단면도이다.4A and 4B are cross-sectional views schematically illustrating semiconductor memory devices taken along lines II and II of FIG. 3, respectively.
도 5a 내지 도 5f는 도 3의 반도체 메모리 소자를 그 제조 공정 순서에 따라 도시한 도 3의 Ⅰ-Ⅰ라인을 따라 절취한 단면도들이다.5A through 5F are cross-sectional views of the semiconductor memory device of FIG. 3 taken along the line II of FIG. 3 according to a manufacturing process sequence thereof.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.6 is a cross-sectional view schematically illustrating a semiconductor memory device according to another embodiment of the present invention.
도 7a 내지 도 7g는 도 6에 도시된 반도체 메모리 소자를 그 제조 공정 순서에 따라 도시한 비트 라인 방향으로 절취한 반도체 기판의 단면도들이다.7A to 7G are cross-sectional views of a semiconductor substrate taken along the bit line direction of the semiconductor memory device illustrated in FIG. 6 according to a manufacturing process sequence thereof.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100 : 반도체 기판 102 : 반도체 기둥100 semiconductor substrate 102 semiconductor pillar
104 : 터널링 절연막 106 : 나노크리스탈104: tunneling insulating film 106: nanocrystal
108 : 제어 절연막 110 : 제1 불순물 확산영역108: control insulating film 110: first impurity diffusion region
112 : 제2 불순물 확산영역 114 : 제어 게이트 도전막112: second impurity diffusion region 114: control gate conductive film
114a, 114b, 114c : 제어 게이트114a, 114b, 114c: control gate
상기 목적을 달성하기 위한 본 발명의 수직 반도체 메모리 소자는, 반도체 기판 상에 형성되고 상부면 및 측면을 가지는 반도체 기둥과, 상기 반도체 기둥 측면에서 외측으로 정렬된 상기 반도체 기판 내에 형성된 제1 불순물 확산영역과, 상기 반도체 기둥의 상부면에서 상기 반도체 기판 방향으로 소정 깊이로 형성된 제2 불순물 확산영역과, 상기 반도체 기둥을 감싸면서 상기 반도체 기판 상에 형성된 터널링 절연막과, 적어도 상기 반도체 기둥을 감싸도록 상기 터널링 절연막 상에 형성된 다수의 나노크리스탈과, 적어도 상기 반도체 기둥을 감싸도록 상기 다수의 나노크리스탈 및 상기 터널링 절연막 상에 형성된 제어 절연막과 그리고 상기 제어 절연막 상에 형성된 제어 게이트를 포함하여 이루어지는 것을 특징으로 한다.A vertical semiconductor memory device of the present invention for achieving the above object is a semiconductor pillar formed on a semiconductor substrate and having a top surface and a side surface, and a first impurity diffusion region formed in the semiconductor substrate aligned outwardly from the side of the semiconductor pillar. And a second impurity diffusion region formed at a predetermined depth in the direction of the semiconductor substrate from an upper surface of the semiconductor pillar, a tunneling insulating film formed on the semiconductor substrate while surrounding the semiconductor pillar, and the tunneling to surround at least the semiconductor pillar. And a plurality of nanocrystals formed on the insulating film, a control insulating film formed on the plurality of nanocrystals and the tunneling insulating film so as to surround at least the semiconductor pillar, and a control gate formed on the control insulating film.
종래 단일의 부유 게이트와 달리, 본 발명에 따르면 다수의 나노크리스탈이 채널 영역으로 사용되는 반도체 기둥을 둘러싸고 있는 것이 특징이다. 각각의 나노크리스탈이 전하 저장 전극으로 사용되며, 인접한 것과 서로 절연되어 있기 때문에, 절연막을 통한 터널링 누설 전류를 최소화시킬 수 있다. 이에 따라, 터널링 산화막의 두께를 약 수 나노미터(nm) 이하로 낮추는 것이 가능하며, 결과적으로 동작전압을 낮추고 동작 속도를 높이는 것이 가능하다. 게다가 개개의 나노크리스탈 각각이 전하 저장 전극으로 작용하기 때문에, 일정한 문턱전압변화(△Vth)를 얻기 위해 저장하고 빼내야 하는 저하의 수도 훨씬 적어 빠른 동작 속도를 얻는데 기여하며, 또한 셀 대 셀 대비 문턱전압의 변동이 적어 신뢰성 있는 소자를 만들기 위해 요구되는 나노크리스탈의 균일성 마진(uniformity margin)을 증가시킨다.Unlike the conventional single floating gate, according to the present invention, a plurality of nanocrystals are characterized by surrounding semiconductor pillars used as channel regions. Since each nanocrystal is used as a charge storage electrode and is insulated from each other, the tunneling leakage current through the insulating film can be minimized. Accordingly, it is possible to reduce the thickness of the tunneling oxide film to about several nanometers (nm) or less, and as a result, it is possible to lower the operating voltage and increase the operating speed. In addition, since each of the individual nanocrystals acts as a charge storage electrode, the number of degradations that need to be stored and taken out to obtain a constant threshold voltage change (ΔVth) is much smaller, contributing to the faster operating speed and also the cell-to-cell threshold voltage. The small variation of the increases the uniformity margin of the nanocrystals required to make a reliable device.
상기 나노크리스탈은 상기 터널링 절연막 및 제어 절연막에 대해서 전기적으로 구분될 수 있는 모든 나노구조가 가능하다. 예를 들어, 폴리실리콘, 비정질 실리콘, 실리콘게르마늄, 금속, 질화 나노구조 등으로 형성할 수 있다.The nanocrystal may be any nanostructure that can be electrically distinguished from the tunneling insulating film and the control insulating film. For example, it may be formed of polysilicon, amorphous silicon, silicon germanium, a metal, a nitride nanostructure, or the like.
상기 터널링 절연막 및 제어 절연막은, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 등으로 형성될 수 있다.The tunneling insulating film and the control insulating film may be formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like.
일 실시예에 있어서, 상기 제2 도전형의 제1 불순물 확산영역이 상기 반도체 기둥 하부의 반도체 기판 내에도 더 형성될 수 있다. 이로 인해 채널 영역을 구성하는 상기 반도체 기둥의 저항이 낮아지게 된다.In example embodiments, the first impurity diffusion region of the second conductivity type may be further formed in the semiconductor substrate under the semiconductor pillar. As a result, the resistance of the semiconductor pillar constituting the channel region is lowered.
상기 목적을 달성하기 위한 본 발명의 수직 반도체 메모리 소자 제조 방법은, 측면 및 상부면으로 이루어진 반도체 기둥을 가지는 반도체 기판을 준비하는제1 공정과, 상기 반도체 기둥의 측면 및 상부면 그리고 상기 반도체 기판 상에 터널링 절연막을 형성하는 제2 공정과, 상기 터널링 절연막 상에 다수의 나노크리스탈을 형성하는 제3 공정과, 상기 나노크리스탈 및 상기 터널링 절연막 상에 제어 절연막을 형성하는 제4 공정과, 상기 제어 절연막이 형성된 반도체 기판 전면에 불순물을 주입하여 상기 반도체 기둥 측면의 외측의 반도체 기판 내에 그리고 상기 반도체 기둥 내에 각각 제1 불순물 확산영역 및 제2 불순물 확산영역을 형성하는 제5 공정과, 상기 불순물 확산영역들이 형성된 반도체 기판 전면에 제어 게이트용 도전막을 형성하는 제6 공정과, 상기 도전막을 패터닝하여 제어 게이트를 형성하는 제7 공정을 포함한다.A vertical semiconductor memory device manufacturing method of the present invention for achieving the above object comprises a first step of preparing a semiconductor substrate having a semiconductor pillar consisting of a side and a top surface, and the side and top surfaces of the semiconductor pillar and on the semiconductor substrate A second step of forming a tunneling insulating film in the second step, a third step of forming a plurality of nanocrystals on the tunneling insulating film, a fourth step of forming a control insulating film on the nanocrystals and the tunneling insulating film, and the control insulating film Forming a first impurity diffusion region and a second impurity diffusion region in the semiconductor substrate outside the side of the semiconductor pillar and in the semiconductor pillar by implanting impurities into the entire surface of the semiconductor substrate, and the impurity diffusion regions A sixth step of forming a conductive film for a control gate over the formed semiconductor substrate And a seventh step of patterning to form the control gate the conductive film.
실시예에 따라서, 상기 제5 공정을, 상기 제1 공정과 상기 제2 공정 사이에서, 또는 제2 공정과 제3 공정 사이에서, 또는 제3 공정과 제4 공정 사이에서 진행할 수 있다.According to an embodiment, the fifth process may be performed between the first process and the second process, or between the second process and the third process, or between the third process and the fourth process.
실시예에 따라서, 상기 제7 공정은, 상기 제1 불순물 확산영역 상의 제어 절연막을 노출시키거나 상기 제1 불순물 확산영역 상의 터널링 절연막을 노출시킬 수 있다.In some embodiments, the seventh process may expose the control insulating layer on the first impurity diffusion region or the tunneling insulating layer on the first impurity diffusion region.
실시예에 따라서, 상기 제1 공정은, 상기 반도체 기판 상에 에피탁시 실리콘을 성장시키는 단계와 상기 에피탁시 실리콘을 패터닝하는 단계를 포함하여 이루어지거나, 상기 반도체 기판을 패터닝하여 상기 반도체 기둥을 형성할 수 있다.According to an embodiment, the first process may include growing epitaxial silicon on the semiconductor substrate and patterning the epitaxial silicon, or patterning the semiconductor substrate to form the semiconductor pillar. Can be formed.
상기 목적을 달성하기 위한 본 발명의 수직 반도체 메모리 소자는, 반도체 기판 전면에 제1 불순물 확산영역을 형성하는 단계와, 상부에 제2 불순물 영역을가지면서, 측면 및 상부면으로 이루어진 반도체 기둥을 상기 제1 불순물 확산영역이 형성된 반도체 기판 상에 형성하는 단계와, 상기 반도체 기둥 측면 및 상부면 그리고 상기 반도체 기판 상에 터널링 절연막을 형성하는 단계와, 상기 터널링 산화막 상에 다수의 나노크리스탈을 형성하는 단계와, 상기 나노크리스탈 및 상기 터널링 산화막 상에 제어 산화막을 형성하는 단계와, 상기 제어 산화막 상에 제어 게이트용 도전막을 형성하는 단계와 그리고 상기 도전막을 패터닝하여 제어 게이트를 형성하는 단계를 포함한다.In the vertical semiconductor memory device of the present invention for achieving the above object, the step of forming a first impurity diffusion region on the front surface of the semiconductor substrate, and having a second impurity region on the upper side, Forming a first impurity diffusion region on the semiconductor substrate, forming a tunneling insulating film on the semiconductor pillar side and top surfaces, and the semiconductor substrate, and forming a plurality of nanocrystals on the tunneling oxide film. And forming a control oxide film on the nanocrystals and the tunneling oxide film, forming a control gate conductive film on the control oxide film, and patterning the conductive film to form a control gate.
일 실시예에 있어서, 상기 반도체 기둥을 형성하는 단계는, 상기 제1 불순물 확산영역이 형성된 반도체 기판 상에 반도체막을 형성하는 단계와, 상기 반도체막 전면에 제2 불순물 확산영역을 형성하는 단계와 그리고, 상기 반도체 기판이 노출될 때까지, 상기 제2 불순물 확산영역이 형성된 반도체막을 패터닝하는 단계를 포함하여 이루어진다.In an embodiment, the forming of the semiconductor pillar may include forming a semiconductor film on a semiconductor substrate on which the first impurity diffusion region is formed, forming a second impurity diffusion region on an entire surface of the semiconductor film, and And patterning the semiconductor film on which the second impurity diffusion region is formed until the semiconductor substrate is exposed.
이때, 상기 제1 불순물 확산영역은 상기 반도체 기판 전면에 불순물 이온을 주입하여 형성하거나 또는 상기 반도체 기판 전면에 인 시츄-도핑막을 증착하여 형성하며, 상기 제2 불순물 확산 영역은 상기 반도체막 전면에 불순물 이온을 주입하여 형성하거나 또는 상기 반도체막 전면에 인 시츄-도핑막을 증착하여 형성한다.In this case, the first impurity diffusion region is formed by implanting impurity ions on the entire surface of the semiconductor substrate or by depositing an in-situ doped film on the entire surface of the semiconductor substrate, and the second impurity diffusion region is formed on the entire surface of the semiconductor film. It is formed by implanting ions or by depositing an in situ doped film over the entire semiconductor film.
또한, 상기 반도체막은 상기 반도체 기판 상에 실리콘을 증착하여 형성하거나 또는 실리콘을 에피탁시 성장시켜 형성할 수 있다.In addition, the semiconductor film may be formed by depositing silicon on the semiconductor substrate or by growing silicon epitaxially.
다른 실시예에 있어서, 상기 반도체 기둥을 형성하는 단계는, 상기 제1 불순물 확산영역이 형성된 반도체 기판 상에 반도체막을 형성하는 단계와, 상기 반도체기판이 노출될 때까지 상기 반도체막을 패터닝하여 측면 및 상부면으로 이루어진 반도체 기둥을 형성하는 단계와 그리고, 상기 반도체 기둥 상부면에 제2 불순물 확산영역을 형성하는 단계를 포함하여 이루어진다.In example embodiments, the forming of the semiconductor pillar may include forming a semiconductor film on the semiconductor substrate on which the first impurity diffusion region is formed, and patterning the semiconductor film until the semiconductor substrate is exposed to form side and top portions thereof. Forming a semiconductor pillar made of a surface, and forming a second impurity diffusion region on the upper surface of the semiconductor pillar.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면에서 형성된 막질의 두께 또는 형성된 영역 등이 본 발명의 보다 명확한 이해를 위해서 다소 과장되게 표시되었다. 또한 본 명세서에서, 어떤 막질이 다른 막질 '상'에 형성되거나 배치된다고 언급할 때에는, 상기 어떤 막질이 상기 다른 막질 '바로 위'에 형성되거나 배치되거나 또는 제3의 막질이 개재할 수 있음을 말한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention; In the accompanying drawings, the thickness or the formed region of the film quality is somewhat exaggerated for a clearer understanding of the present invention. In addition, in the present specification, when referring to a film material being formed or disposed on another film material, the film material may be formed or disposed on or directly above the other film material, or a third film material may be interposed. .
도 2는 본 발명에 따른 나노크리스탈이 형성된 삼차원 수직 반도체 메모리 소자를 개략적으로 나타내는 사시도로서, 단지 6개의 수직 메모리 셀이 도시되어 있으며, 본 발명의 명확한 이해를 위해 그 중 하나는 파단 사시도로 나타내었다. 도 3은 제어 게이트가 형성된 삼차원 수직 반도체 메모리 소자를 개략적으로 나타내는 사시도로서 Ⅱ-Ⅱ 라인 방향으로 세개의 제어 게이트가 달리고 있으며, 가운데의 제어 게이트는 파단 사시도로 나타내었다. 도 3에서 Ⅰ-Ⅰ 라인 방향은 비트라인과 나란한 방향이고, Ⅱ-Ⅱ 라인 방향은 비트라인에 대해서 수직 방향이다. 한편, 도 4a 및 도 4b는 도 3의 Ⅰ-Ⅰ 라인 및 Ⅱ-Ⅱ 라인을 따라 절취한 반도체 메모리 소자를 개략적으로 도시하는 단면도이다. 도 2, 도 3 그리고 도 4a 및 도 4b를 참조하여 본 발명에 따른 새로운 수직 반도체 메모리 소자 구조를 설명한다.FIG. 2 is a perspective view schematically showing a three-dimensional vertical semiconductor memory device in which a nanocrystal is formed according to the present invention. Only six vertical memory cells are shown, and one of them is shown as a broken perspective view for a clear understanding of the present invention. . FIG. 3 is a perspective view schematically illustrating a three-dimensional vertical semiconductor memory device in which a control gate is formed, in which three control gates run in the II-II line direction, and a control gate in the center is shown as a broken perspective view. In FIG. 3, the I-I line direction is parallel to the bit line, and the II-II line direction is perpendicular to the bit line. 4A and 4B are cross-sectional views schematically illustrating semiconductor memory devices taken along lines II and II of FIG. 3. 2, 3 and 4A and 4B, a new vertical semiconductor memory device structure according to the present invention will be described.
도시된 바와 같이, 본 발명에 따른 수직 반도체 메모리 소자는, 나노 스케일, 예를 들어 1 나노미터(nanometer) 내지 10 나노미터(nanometer)의 크기를 가지는 나노크리스탈(nanocrystal, 106)) 혹은 나노구조(nanostructure)가 채널로 사용되는 수직 반도체 기둥(102)을 감싸도록 형성된다(특히 도 2 참조). 구체적으로, p-형 반도체 기판(100) 상에 소정 높이는 가지는 반도체 기둥(102)이 배치되어 있다. 상기 반도체 기둥(102)은 측면 및 상부면으로 구성되며, 상기 반도체 기둥의 측면은 채널 영역으로 사용된다. 따라서, 상기 반도체 기둥(102)의 높이는 원하는 채널의 길이에 따라 좌우된다. 여기서 상기 반도체 기둥(102)의 수평 단면은 도시된 바와 같이 사각형 형상을 하고 있으나, 다른 여러 가지 모양이 가능하다. 예를 들어, 원형일 수도 있다. 제1 불순물 확산영역(110)이 상기 반도체 기둥(102) 측면의 외측에서 정렬하여 반도체 기판(100) 내에 배치되어 있다. 즉, 상기 제1 불순물 확산영역(110)은 상기 반도체 기둥(102) 주위의 반도체 기판 내에 형성되어 있다. 그리고, 제2 불순물 확산영역(112)이 상기 반도체 기둥(102) 상부면 아래, 즉 상기 반도체 기둥(102) 최상부 영역에 각각 배치되어 있다. 상기 제1 불순물 확산영역(110)은 n-형 소오스 영역이며, 상기 제2 불순물 확산영역(112)은 n-형 드레인 영역으로 미도시된 비트라인에 전기적으로 접속한다. 따라서 상기 제1 불순물 확산영역(110) 및 제2 불순물 확산영역(112) 사이, 즉, 상기 반도체 기둥(102)의 측면이 채널 영역이 된다. 터널링 산화막(104)이 상기 반도체 기둥(102)의 측면을 감싸면서 상기 반도체 기판(100) 상에 배치되어 있다. 나노크리스탈(106)이 상기 터널링 절연막(104) 상에 배치되어 상기 반도체 기둥(102)을 감싼다(도 2 참조). 제어 절연막(108)이 상기 반도체 기둥(102)을 감싸면서 상기 터널링산화막(104) 및 상기 나노크리스탈(106) 상에 배치되어 있다. 상기 제어 절연막(108)은 상기 개개의 나노크리스탈을 서로 전기적으로 격리시킨다. 상기 반도체 기둥(102)의 측방으로 제어 산화막(108)에 접하여 제어 게이트 114a, 114b, 114c가 배치되어 있다. 상기 제어 게이트 114a, 114b, 114c는 각각 비트라인(미도시)에 대해서 수직 방향으로 달리면, 서로 인접한 제어 게이트와는 전기적으로 격리되어 있다. 각각의 제어 게이트에는 다수의 반도체 기둥이 비트라인에 수직 방향으로 나열되어 있다. 이런 구조의 제어 게이트를 형성하기 위해 반도체 기둥의 비트라인 방향 간격은 넓히고, 게이트 라인 방향 간격은 좁게 형성한다. 따라서 제어 게이트막을 적층할 때 두께를 조절하여 비트라인 방향으로는 반도체 기둥 사이에 공간을 남기고, 게이트 라인 방향으로는 반도체 기둥 사이를 게이트막으로 채운다. 이 상태에서 에치 백을 실시하면 인근 콘트롤 게이트 라인 간에 전기적으로 분리된 자기정렬형의 제어 게이트 라인이 형성된다.As shown, a vertical semiconductor memory device in accordance with the present invention is a nanoscale, for example nanocrystal (106) having a size of 1 nanometer (nanometer) to 10 nanometers (nanometer) or nanostructure ( nanostructures are formed to surround the vertical semiconductor pillar 102 used as a channel (see in particular FIG. 2). Specifically, the semiconductor pillar 102 having a predetermined height is disposed on the p-type semiconductor substrate 100. The semiconductor pillar 102 has a side and an upper surface, and the side of the semiconductor pillar is used as a channel region. Thus, the height of the semiconductor pillar 102 depends on the length of the desired channel. Here, the horizontal cross section of the semiconductor pillar 102 has a rectangular shape as shown, but other various shapes are possible. For example, it may be circular. The first impurity diffusion region 110 is disposed in the semiconductor substrate 100 in alignment with the outside of the side surface of the semiconductor pillar 102. In other words, the first impurity diffusion region 110 is formed in the semiconductor substrate around the semiconductor pillar 102. The second impurity diffusion region 112 is disposed below the upper surface of the semiconductor pillar 102, that is, in the uppermost region of the semiconductor pillar 102. The first impurity diffusion region 110 is an n-type source region, and the second impurity diffusion region 112 is electrically connected to a bit line not shown as an n-type drain region. Accordingly, a channel region is formed between the first impurity diffusion region 110 and the second impurity diffusion region 112, that is, the side surface of the semiconductor pillar 102. A tunneling oxide film 104 is disposed on the semiconductor substrate 100 while surrounding the side surface of the semiconductor pillar 102. A nanocrystal 106 is disposed on the tunneling insulating film 104 to surround the semiconductor pillar 102 (see FIG. 2). A control insulating film 108 is disposed on the tunneling oxide film 104 and the nanocrystal 106 while surrounding the semiconductor pillar 102. The control insulating film 108 electrically isolates the individual nanocrystals from each other. Control gates 114a, 114b, 114c are disposed in contact with the control oxide film 108 to the side of the semiconductor pillar 102. The control gates 114a, 114b and 114c are electrically isolated from the control gates adjacent to each other when they run in a vertical direction with respect to the bit line (not shown), respectively. Each control gate has a plurality of semiconductor pillars arranged in a direction perpendicular to the bit line. In order to form the control gate of this structure, the bit line direction spacing of the semiconductor pillars is widened and the gate line direction spacing is narrowed. Therefore, when the control gate layers are stacked, the thickness is controlled to leave spaces between the semiconductor pillars in the bit line direction, and the gate layers are filled between the semiconductor pillars in the gate line direction. Etching in this state forms a self-aligned control gate line electrically isolated between adjacent control gate lines.
이와 같은 메모리 소자의 동작의 일 실시예는 다음과 같다. 프로그램 동작은 상기 개개의 나노크리스탈(106)에 전자를 주입하는 것에 의한다. 즉, 상기 제어 게이트(114)에 프로그램 전압 Vpp를 인가하고 상기 제2 불순물 확산영역인 드레인 영역(112), 제1 불순물 확산영역인 소오스 영역(110) 및 채널 영역인 반도체 기둥(102)에 드레인 전압, Vd를 인가한다. 이로 인해, 상기 드레인 영역(112), 소오스 영역(110) 및 채널 영역 부위에서 형성된 핫 전자(hot electron)가 상기 터널링 산화막(104)을 F-N 터널링에 의해 통과하여 상기 개개의 나노크리스탈(106) 내에 주입되고, 상기 터널링 산화막 및 제어 산화막으로 인해 상기 나노크리스탈(106)에갇혀있게 된다. 이로써 메모리 소자의 문턱전압이 증가하게 된다. 본 발명에 따르면, 상기 개개의 나노크리스탈(106)이 각각 전하 저장 전극으로 작용하고 또한 이웃하는 것과 서로 전기적으로 절연되어 있기 때문에, 종래의 단일층 부유 게이트에 비해 누설 전류 량을 최소로 할 수 있어 얇은 터널링 산화막 구조가 가능하고 이로써 낮은 전압 그리고 높은 속도의 동작이 가능하게 된다.One embodiment of the operation of such a memory device is as follows. Program operation is by injecting electrons into the individual nanocrystals 106. That is, a program voltage Vpp is applied to the control gate 114 and is drained to the drain region 112 as the second impurity diffusion region, the source region 110 as the first impurity diffusion region and the semiconductor pillar 102 as the channel region. Apply the voltage, Vd. As a result, hot electrons formed in the drain region 112, the source region 110, and the channel region may pass through the tunneling oxide layer 104 by FN tunneling to be in the respective nanocrystals 106. Implanted and trapped in the nanocrystals 106 due to the tunneling oxide and control oxide. As a result, the threshold voltage of the memory device is increased. According to the present invention, since the individual nanocrystals 106 each act as a charge storage electrode and are electrically insulated from neighboring ones, the amount of leakage current can be minimized as compared with a conventional single layer floating gate. A thin tunneling oxide structure is possible, which enables low voltage and high speed operation.
한편, 상기 제어 게이트(114)를 그라운드 또는 음의 전압으로 하고 상기 제1 불순물 확산영역인 소오스 영역(110), 제2 불순물 확산 영역인 드레인 영역(112), 채널 영역인 반도체 기둥(102)에 양의 제거 전압을 인가하여 제거 동작을 진행할 수 있다. 이로 인해 상기 나노크리스탈(106) 내에 갇혀 있던 전자가 상기 소오스 영역(110) 으로 빠져 나오게 된다.On the other hand, the control gate 114 is set to ground or a negative voltage, and the source region 110 as the first impurity diffusion region, the drain region 112 as the second impurity diffusion region, and the semiconductor pillar 102 as the channel region. The removal operation may be performed by applying a positive removal voltage. As a result, the electrons trapped in the nanocrystals 106 exit the source region 110.
그리고, 상기 제어 게이트(114)에 일정한 전압(프로그램된 메모리 셀과 프로그램되지 않은 메모리 셀을 구별할 수 있는 정도의 크기)을 인가하여 채널 영역을 따라 흐르는 전류(드레인 전류)를 측정함으로써 특정의 메모리 셀에 대해서 읽기 동작을 수행한다.In addition, by applying a constant voltage (a magnitude that can distinguish a programmed memory cell from an unprogrammed memory cell) to the control gate 114, a specific memory is measured by measuring a current flowing along a channel region (drain current). Perform a read operation on the cell.
도면에는 상기 드레인 영역(112)과 상기 제어 게이트(114)가 동일 수준인 것으로 되어 있으나, 상기 제어 게이트(114)보다 높게 돌출되는 것도 가능하다. 만약, 드레인 영역(112)이 제어 게이트(114)에 대해서 돌출되게 드러나는 구조를 가지면, 후속 비트라인 형성 공정에서 콘택 공정의 마진이 증가할 것이다.In the drawing, the drain region 112 and the control gate 114 are at the same level, but they may protrude higher than the control gate 114. If the drain region 112 has a structure that protrudes with respect to the control gate 114, the margin of the contact process will increase in a subsequent bit line forming process.
또한 도면에는 상기 나노크리스탈(106)이 상기 소오스 영역(110) 상부에도 존재하고 있으나, 상기 소오스 영역(110) 상부에 존재하지 않을 수도 있다.In addition, although the nanocrystal 106 is present on the source region 110, the nanocrystal 106 may not be present on the source region 110.
한편, 읽기 동작에서 드레인 전류 센싱 마진 측면에서 채널 영역의 저항을 낮추기 위해 상기 소오스 영역이 도 6에 도시된 바와 같이 반도체 기둥 주위뿐만 아니라 반도체 기둥 하부에도 형성될 수 있다.Meanwhile, in order to lower the resistance of the channel region in terms of the drain current sensing margin in the read operation, the source region may be formed not only around the semiconductor pillar but also under the semiconductor pillar as shown in FIG. 6.
이하에서는 도 2, 도 3 그리고 도 4a 및 도 4b를 참조하여 상술한 수직 반도체 메모리 소자 제조 방법에 대해서 상세히 설명한다.Hereinafter, the method of manufacturing the vertical semiconductor memory device described above with reference to FIGS. 2, 3 and 4A and 4B will be described in detail.
도 5a 내지 도 5f는 도 3과 같은 반도체 메모리 소자를 그 제조 공정 순서에 따라, 도시된 도 3의 Ⅰ-Ⅰ라인 방향으로 절취한 단면도들이다. 본 실시예에서는 p-형의 반도체 기판이 사용되었다. 먼저 도 5a를 참조하면, p-형 반도체 기판(100) 상에 문턱전압을 조절하기 위해 p-형 불순물인 보론(boron)을 주입하여 채널 도핑을 진행한다. 이어서, 상기 반도체 기판(100)을 패터닝하여 반도체 기둥(102)을 형성한다(도 5b 참조). 상기 반도체 기둥(106)은 그 측면 및 상부면을 가지며, 그 수평 단면은 사각형, (타)원형 등이 될 수 있다(도 2 참조). 상기 반도체 기둥(102)은 채널 영역으로 사용되며, 따라서 상기 반도체 기둥(102)의 높이는 채널의 길이를 결정한다. 상기 반도체 기둥(102)을 형성하는 다른 방법으로, 상기 반도체 기판(100) 상에 에피탁시(epitaxy) 실리콘막을 성장시키거나 또는 실리콘막을 증착한 후 이를 패터닝하여 형성할 수도 있다.5A through 5F are cross-sectional views of the semiconductor memory device of FIG. 3 taken along the line II of FIG. 3 according to a manufacturing process sequence thereof. In this embodiment, a p-type semiconductor substrate is used. First, referring to FIG. 5A, a channel doping is performed by injecting boron, which is a p-type impurity, to adjust a threshold voltage on the p-type semiconductor substrate 100. Subsequently, the semiconductor substrate 100 is patterned to form a semiconductor pillar 102 (see FIG. 5B). The semiconductor pillar 106 has a side surface and an upper surface thereof, and the horizontal cross section thereof may be a quadrangle, a (other) circle, or the like (see FIG. 2). The semiconductor pillar 102 is used as a channel region, so the height of the semiconductor pillar 102 determines the length of the channel. As another method of forming the semiconductor pillar 102, an epitaxial silicon film may be grown on the semiconductor substrate 100, or a silicon film may be deposited and then patterned.
이어서 도 5b에 도시된 바와 같이, 상기 반도체 기판(100) 및 상기 반도체 기둥(106) 표면 상에 터널링 절연막(104)을 형성한다. 상기 터널링 절연막(104)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 등으로 형성할 수 있다.Subsequently, as shown in FIG. 5B, a tunneling insulating film 104 is formed on the surface of the semiconductor substrate 100 and the semiconductor pillar 106. The tunneling insulating film 104 may be formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like.
다음 도 5c를 참조하면, 상기 터널링 절연막(104) 상에 다수의나노크리스탈(nanocrystal, 106)을 형성한다. 도 2에 개략적으로 도시된 바와 같이, 나노크리스탈(106)이 상기 반도체 기둥(102)을 둘러싸도록 균일하게 형성된다. 상기 나노크리스탈(106)은 약 1 나노미터 내지 10 나노미터의 크기를 갖는 나노구조이다. 상기 개개의 나노크리스탈(106)이 각각 전하 저장 전극으로 사용된다. 상기 나노크리스탈(106)은 상기 터널링 절연막(104) 및 후속 공정으로 형성되는 제어 절연막(108)과 전기적으로 구분될 수 있는 모든 나노구조가 가능하다. 예를 들어 상기 나노크리스탈(106)은 폴리실리콘, 비정질 실리콘, 금속, 질화막 나노구조 등으로 형성할 수 있다.Next, referring to FIG. 5C, a plurality of nanocrystals 106 are formed on the tunneling insulating layer 104. As schematically shown in FIG. 2, nanocrystals 106 are uniformly formed to surround the semiconductor pillar 102. The nanocrystal 106 is a nanostructure having a size of about 1 nanometer to 10 nanometers. Each of the individual nanocrystals 106 is used as a charge storage electrode. The nanocrystal 106 may be any nanostructure that can be electrically distinguished from the tunneling insulating film 104 and the control insulating film 108 formed by a subsequent process. For example, the nanocrystal 106 may be formed of polysilicon, amorphous silicon, metal, nitride film nanostructure, or the like.
나노크리스탈을 형성하는 방법으로, 화학적기상증착(chemical vapor deposition)을 이용한 방법, 이온주입 후 열처리에 의한 방법, 증착 후 산화에 의한 방법 등이 있다.As a method of forming nanocrystals, there is a method using chemical vapor deposition, a method by heat treatment after ion implantation, a method by oxidation after deposition, and the like.
다음 도 5d를 참조하면, 상기 나노크리스탈(106) 및 상기 터널링 절연막(104) 상에 제어 절연막(108)이 형성된다. 상기 제어 절연막(108)은 상기 터널링 절연막(104)과 마찬가지로 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 등으로 형성할 수 있다.Next, referring to FIG. 5D, a control insulating film 108 is formed on the nanocrystal 106 and the tunneling insulating film 104. The control insulating film 108 may be formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like as the tunneling insulating film 104.
다음 도 5e를 참조하면, n-형의 불순물이온을 상기 제어 절연막(106)이 형성된 반도체 기판(100) 전면에 주입하고 후속 열처리를 진행하여 제1 불순물 확산영역(110) 및 제2 불순물 확산영역(112)을 형성한다. 상기 제1 불순물 확산영역(110)은 소오스 영역으로서, 상기 반도체 기둥(102) 주위의 반도체 기판(100) 내에, 즉 상기 반도체 기둥(102) 측면에서 외측으로 정렬하여 반도체 기판(100) 내에 형성된다. 상기 제2 불순물 확산영역(112)은 드레인 영역으로서 상기 반도체 기둥(102) 최상부에 형성된다.Next, referring to FIG. 5E, an n-type impurity ion is implanted into the entire surface of the semiconductor substrate 100 on which the control insulating layer 106 is formed, and subsequent heat treatment is performed to form the first impurity diffusion region 110 and the second impurity diffusion region. And form 112. The first impurity diffusion region 110 is a source region and is formed in the semiconductor substrate 100 around the semiconductor pillar 102, that is, in the semiconductor substrate 100 aligned outward from the side of the semiconductor pillar 102. . The second impurity diffusion region 112 is formed at the top of the semiconductor pillar 102 as a drain region.
이어서 도 5f에 도시된 바와 같이 상기 제1 불순물 확산영역(110) 및 제2 불순물 확산영역(112)이 형성된 반도체 기판 전면에 제어 게이트용 도전막(114)을 형성한다.Subsequently, as illustrated in FIG. 5F, a control gate conductive film 114 is formed on the entire surface of the semiconductor substrate on which the first impurity diffusion region 110 and the second impurity diffusion region 112 are formed.
계속해서, 상기 제어 게이트용 도전막(114)을 에치 백(etch back)하여 도 4a에 도시된 바와 같이 제어 게이트 114a, 114b, 114c를 형성하고 상기 제어 절연막(108)을 노출 시킨다. 이 경우, 제어 게이트가 상기 반도체 기둥의 측면을 덮게 된다. 도 4a에는 상기 제1 불순물 확산영역(110) 상에 나노크리스탈(106) 및 제어 절연막(108)이 잔존하고 있지만, 공정에 따라서는 잔존하지 않을 수도 있다. 즉, 상기 도전막(114)에 대한 식각과 연속된 식각을 상기 터널링 절연막(104) 상에서 중단하여 상기 터널링 절연막(104)을 노출시킬 수 있다.Subsequently, the control gate conductive film 114 is etched back to form the control gates 114a, 114b, and 114c as shown in FIG. 4A, and expose the control insulating film 108. In this case, the control gate covers the side surface of the semiconductor pillar. In FIG. 4A, the nanocrystal 106 and the control insulating film 108 remain on the first impurity diffusion region 110, but may not remain depending on the process. That is, the etching of the conductive layer 114 and the etching subsequent to the etching may be stopped on the tunneling insulating layer 104 to expose the tunneling insulating layer 104.
또한 상기 도전막(114)의 패터닝은 상기 제2 불순물 확산영역(112)을 노출시킬 수도 있다.In addition, the patterning of the conductive layer 114 may expose the second impurity diffusion region 112.
상술한 방법에 있어서, 불순물 확산영역 형성을 위한 이온주입 공정을 제어 절연막(108) 형성 후 제어 게이트용 도전막(114) 형성 전에 진행하였으나, 공정에 따라서는 다른 공정 단계에서 진행할 수도 있다. 즉, 상기 반도체 기둥(102)을 패터닝한 후에 실시하거나, 상기 터널링 산화막(104) 형성 후에 실시하거나, 상기 나노크리스탈(106) 형성 후에 실시할 수 있다.In the above-described method, the ion implantation process for forming the impurity diffusion region is performed after the control insulating film 108 is formed, but before the control gate conductive film 114 is formed. However, depending on the process, the ion implantation process may be performed in other process steps. That is, the semiconductor pillar 102 may be performed after patterning, after the tunneling oxide film 104 is formed, or after the nanocrystal 106 is formed.
또한 상기 도 6에 개략적으로 도시된 바와 같이 제1 접합영역(110)이 상기반도체 기둥(102) 주위의 반도체 기판뿐 아니라 그 하부에도 형성될 수 있다.In addition, as illustrated in FIG. 6, the first junction region 110 may be formed not only in the semiconductor substrate around the semiconductor pillar 102 but also in the lower portion thereof.
이하에서는 도 6에 도시된 본 발명의 또 다른 수직 반도체 메모리 소자를 제조하는 방법을 도 7a 내지 도 7g를 참조하여 설명한다. 도 7a 내지 도 7g에 있어서, 도 5a 내지 도 5f에 나타난 구성요소 내지 부재와 동일한 구성요소 내지 부재에 대해서는 동일한 참조번호를 병기하고 이에 대한 자세한 설명은 생략한다.Hereinafter, another method of manufacturing the vertical semiconductor memory device of the present invention illustrated in FIG. 6 will be described with reference to FIGS. 7A to 7G. In FIGS. 7A to 7G, the same components or members as those of FIGS. 5A to 5F are denoted by the same reference numerals, and detailed description thereof will be omitted.
먼저, 도 7a를 참조하면, p-형 반도체 기판(100) 상에 제1 불순물 확산영역(110)을 형성한다. 상기 제1 불순물 확산영역(110)은 소오스 영역으로서, n-형 불순물을 상기 반도체 기판(100)에 주입하여 형성하거나 또는 상기 반도체 기판(100) 상에 인 시츄-도핑막(in situ-dopping layer)을 증착하여 형성한다. 이로 인해 상기 반도체 기판(100) 전면에 제1 불순물 확산영역(110)이 형성된다.First, referring to FIG. 7A, a first impurity diffusion region 110 is formed on the p-type semiconductor substrate 100. The first impurity diffusion region 110 is a source region, and is formed by implanting n-type impurities into the semiconductor substrate 100 or an in situ-dopping layer on the semiconductor substrate 100. ) Is formed by vapor deposition. As a result, the first impurity diffusion region 110 is formed on the entire surface of the semiconductor substrate 100.
다음 도 7b를 참조하면, 상기 제1 불순물 확산영역(110) 전면에 채널 영역으로 사용되는 반도체막(102a)이 형성된다. 상기 반도체막(102a)은 실리콘을 증착하여 형성하거나 에피탁시 실리콘을 성장시켜 형성할 수도 있다.Next, referring to FIG. 7B, a semiconductor film 102a used as a channel region is formed on the entire surface of the first impurity diffusion region 110. The semiconductor film 102a may be formed by depositing silicon or by growing silicon during epitaxy.
다음, 도 7c를 참조하면, 상기 반도체막(102a) 상에 제2 불순물 확산영역(112a)이 형성된다. 상기 제2 불순물 확산영역(112a)은 드레인 영역으로서, n-형 불순물을 상기 반도체막(102a)에 주입하여 형성하거나 또는 상기 반도체막(102a) 상에 인 시츄-도핑막(in situ-dopping layer)을 증착하여 형성한다. 본 발명에 따르면, 소오스 영역 및 드레인 영역을 서로 다른 공정 단계에서 형성하기 때문에, 목적에 따라서 서로 다른 농도를 가지도록 조절할 수 있다.Next, referring to FIG. 7C, a second impurity diffusion region 112a is formed on the semiconductor film 102a. The second impurity diffusion region 112a is a drain region, and is formed by implanting n-type impurities into the semiconductor film 102a or an in situ-dopping layer on the semiconductor film 102a. ) Is formed by vapor deposition. According to the present invention, since the source region and the drain region are formed in different process steps, they can be adjusted to have different concentrations according to the purpose.
다음 도 7d를 참조하면, 상기 드레인 영역(112a) 및 상기 반도체막(102a)을상기 소오스 영역(110)이 노출될 때까지 패터닝하여 측면 및 상부면을 포함하는 반도체 기둥(102)을 형성한다. 공정에 따라서는 상기 드레인 영역(112a)을 형성하기 전에 상기 반도체막(102a)을 먼저 패터닝한 후 이어서 불순물 이온을 주입하여 패터닝된 반도체막(102a) 상부에 드레인 영역을 형성할 수도 있다. 또는 패터닝된 반도체막(102a) 상부에 선택적으로 인 시츄-도핑막을 증착하여 드레인 영역을 형성할 수도 있다.Next, referring to FIG. 7D, the drain region 112a and the semiconductor film 102a are patterned until the source region 110 is exposed to form a semiconductor pillar 102 including side and top surfaces. According to a process, the semiconductor layer 102a may be first patterned before the drain region 112a is formed, and then impurity ions may be implanted to form a drain region over the patterned semiconductor layer 102a. Alternatively, an in situ doped film may be selectively deposited on the patterned semiconductor film 102a to form a drain region.
다음 도 7e를 참조하면, 상기 반도체 기둥(102) 측면, 상부 및 상기 반도체 기판(100) 상에 터널링 절연막(104)을 형성한다.Next, referring to FIG. 7E, a tunneling insulating layer 104 is formed on the semiconductor pillar 102, the side surface, and the semiconductor substrate 100.
이어서, 도 7f에 도시된 바와 같이 상기 터널인 절연막(104) 상에 나노크리스탈(106)을 형성하고 계속하여 제어 절연막(108)을 형성한다.Subsequently, as shown in FIG. 7F, the nanocrystal 106 is formed on the tunnel insulating film 104, and then the control insulating film 108 is formed.
다음 도 7g에 도시된 바와 같이 제어 게이트용 도전막(114)을 형성하고, 이를 패터닝하여 도 6에 도시된 바와 같이 제어 게이트 114, 114b, 114c를 형성하고 상기 제어 절연막(108)을 노출 시킨다. 본 실시예에 있어서도, 도 6에는 상기 제1 불순물 확산영역(110) 상에 나노크리스탈(106) 및 제어 절연막(108)이 잔존하고 있지만, 공정에 따라서는 잔존하지 않을 수도 있다. 즉, 상기 도전막(114)의 패터닝을 상기 터널링 절연막(104) 상에서 중단하여 상기 터널링 절연막(104)을 노출 시킬 수 있다.Next, as shown in FIG. 7G, the control gate conductive layer 114 is formed and patterned to form the control gates 114, 114b, and 114c as illustrated in FIG. 6, and expose the control insulating layer 108. Also in this embodiment, although the nanocrystal 106 and the control insulating film 108 remain on the first impurity diffusion region 110 in FIG. 6, it may not remain depending on the process. That is, the patterning of the conductive film 114 may be stopped on the tunneling insulating film 104 to expose the tunneling insulating film 104.
또한 상기 도전막(114)의 패터닝은 상기 제2 불순물 확산영역(112)을 노출시킬 수도 있다.In addition, the patterning of the conductive layer 114 may expose the second impurity diffusion region 112.
후속 공정으로 자기 정렬적으로 형성된 제어 게이트를 라인 별로 절연시키기 위한 층간절연막(도면에 미도시)을 증착한 후 평탄화시킨다. 기판 전면에 걸쳐 평탄화된 층간절연막을 리세스시키면서 제2 불순물 확산영역을 노출시킬 때까지 진행한다. 도전막 적층과 패터닝을 통해 노출된 제2 불순물 확산영역에 전기적으로 연결되면서 제어 게이트 라인에 직교하는 비트라인을 형성하는 공정을 진행한다.In a subsequent process, an interlayer insulating film (not shown) is deposited and planarized to insulate the self-aligned control gate line by line. It proceeds until the second impurity diffusion region is exposed while recessing the planarized interlayer insulating film over the entire substrate. A process of forming a bit line orthogonal to the control gate line while being electrically connected to the second impurity diffusion region exposed through the conductive layer stack and the patterning is performed.
이상에서 설명한 바와 같은 나노크리스탈을 갖는 수직 반도체 메모리 구조는 다음과 같은 효과가 있다.The vertical semiconductor memory structure having a nanocrystal as described above has the following effects.
첫째, 제어 절연막에 개개의 나노크리스탈들이 각각 절연되어 있기 때문에 누설 전류를 최소화 할 수 있다.First, since the individual nanocrystals are insulated from the control insulating film, leakage current can be minimized.
둘째, 누설 전류를 최소화 할 수 있어, 터널링 절연막의 두께를 낮추는 것이 가능하여 결과적으로 동작 전압을 낮추고 동작 속도를 증가시킬 수 있다.Second, the leakage current can be minimized, so that the thickness of the tunneling insulating layer can be reduced, resulting in lowering the operating voltage and increasing the operating speed.
셋째, 고립된 나노크리스탈들이 각각 전하 저장 전극으로 사용되기 때문에, 일정한 문턱전압 변화를 얻기 위한 터널링 전류가 낮다.Third, since the isolated nanocrystals are each used as charge storage electrodes, the tunneling current for obtaining a constant threshold voltage change is low.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.Although the present invention has been described with reference to preferred embodiments, the scope of the present invention is not limited thereto. Rather, various modifications and similar arrangements are included. Therefore, the true scope and spirit of the claims of the present invention should be interpreted broadly to encompass such modifications and similar arrangements.
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