KR100446003B1 - Offset Cancellation Circuit Of Differential Amplifier and Differential Amplifier Using the Offset Cancellation Circuit - Google Patents
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Abstract
본 발명은 오프셋이 제거된 차동 증폭기에 관한 것이다. 이러한 목적을 달성하기 위하여 본 발명은, 증폭부, 제1 보정부, 제2 보정부를 포함한다. 제1 보정부는 제1 및 제2 가변 저항을 포함하여, 제1 및 제2 가변 저항의 저항값을 제어함으로써 오프셋을 1차적으로 보정하고, 제2 보정부는 전달단 및 보정단을 포함하되, 전달단은 제3 및 제4 NMOS 트랜지스터를 포함하고, 보정단은 제1 및 제2 가변 전류 소오스를 포함하여, 보정단의 제1 및 제2 가변 전류 소오스의 전류값을 제어함으로써 전달단의 제3 및 제4 NMOS 트랜지스터의 게이트-소오스간 전압을 변화시켜 오프셋을 2차적으로 제거한다.The present invention relates to a differential amplifier with offset removed. In order to achieve this object, the present invention includes an amplifier, a first correction unit, and a second correction unit. The first corrector includes first and second variable resistors, and primarily corrects the offset by controlling resistance values of the first and second variable resistors, and the second corrector includes a transfer stage and a correction stage. The stage includes third and fourth NMOS transistors, and the correction stage includes first and second variable current sources, thereby controlling the current values of the first and second variable current sources of the correction stage to control the third of the transfer stage. And secondly removing the offset by changing the gate-source voltage of the fourth NMOS transistor.
Description
본 발명은 차동 증폭기의 오프셋을 제거하는 오프셋 제거 회로 및 이를 이용한 차동 증폭기에 관한 것이다.The present invention relates to an offset cancellation circuit for removing an offset of a differential amplifier and a differential amplifier using the same.
도 1a은 종래의 차동 증폭기를 도시한 회로도이다.1A is a circuit diagram illustrating a conventional differential amplifier.
도 1a에 도시된 바와 같이 차동 증폭기는 제1 및 제2 부하 저항 R11, R12, 제1 및 제2 NMOS 트랜지스터 MN1, MN2, 및 바이어스 전류 소오스 Ibias를 포함한다. 일반적으로 차동 증폭기에 있어서, 제1 및 제2 부하 저항 R11, R12는 동일한 저항값을 가지며, 제1 및 제2 NMOS 트랜지스터 MN1, MN2는 동일한 특성을 갖도록 설정된다. 제1 및 제2 NMOS 트랜지스터 MN1, MN2 각각의 게이트에는 제1 및 제2 입력 전압 Vin+, Vin-이 인가되며, 차동 증폭기는 입력 전압의 차를 증폭한다.As shown in FIG. 1A, the differential amplifier includes first and second load resistors R11, R12, first and second NMOS transistors MN1, MN2, and a bias current source Ibias. In general, in a differential amplifier, the first and second load resistors R11 and R12 have the same resistance value, and the first and second NMOS transistors MN1 and MN2 are set to have the same characteristics. The first and second input voltages Vin + and Vin− are applied to gates of the first and second NMOS transistors MN1 and MN2, respectively, and the differential amplifier amplifies the difference between the input voltages.
그러나 실제 소자에 있어서, 절연체의 두께, 소자의 크기 또는 스페이스의 차이, 반도체 물질의 다양한 크리스탈 구조 등으로 인하여 차동 증폭기를 구성하는 소자의 특성이 이상적으로 일치하지 않으며, 이러한 불일치는 회로 전반에서 오프셋 전압과 전류를 발생시킨다.However, in a real device, the characteristics of the devices constituting the differential amplifier do not ideally match due to the thickness of the insulator, the difference in device size or space, the various crystal structures of the semiconductor material, and such mismatches are offset voltages across the circuit. Generates overcurrent.
도 1b는 도 1a에 도시된 차동 증폭기에 있어서, 오프셋 전압 및 전류로 인한 효과를 등가 전압 및 전류 소오스로 표현한 등가 회로를 도시한 회로도이다.FIG. 1B is a circuit diagram illustrating an equivalent circuit in which the effects of offset voltage and current are expressed in equivalent voltage and current sources in the differential amplifier shown in FIG. 1A.
도 1b에서 보는 바와 같이, 차동 증폭기 오프셋 전압 및 전류는, 각각 제1 및 제2 입력단 Vin+, Vin-에 직렬 접속된 오프셋 전압 소오스 Vos와, 제1 및 제2 입력단 Vin+, Vin- 사이에 병렬 접속된 오프셋 전류 소오스 Ios로 등가적으로 표현될 수 있다. 이러한 오프셋 전압 Vos 및 오프셋 전류 Ios는 차동 증폭기의 오동작을 발생시키고, 오프셋 전압이 큰 경우 제1 및 제2 NMOS 트랜지스터 MN1, MN2가 항상 도통됨으로 인하여 증폭기의 기능이 상실될 수도 있다.As shown in FIG. 1B, the differential amplifier offset voltage and current are connected in parallel between the offset voltage source Vos connected in series to the first and second input terminals Vin + and Vin-, respectively, and the first and second input terminals Vin + and Vin-, respectively. Equivalent offset current source Ios. The offset voltage Vos and the offset current Ios cause malfunction of the differential amplifier, and when the offset voltage is large, the amplifier function may be lost because the first and second NMOS transistors MN1 and MN2 are always conducting.
따라서, 오프셋 전류 및 오프셋 전압의 제거는 차동 증폭기의 성능을 결정하는 중요한 요소이다.Thus, elimination of offset current and offset voltage is an important factor in determining the performance of a differential amplifier.
오프셋 제거를 위한 종래의 기술로는 미합중국 특허 6,049,246에 개시되어 있는 차동 증폭기의 오프셋 제거 회로가 있다. 미합중국 특허 6,049,246에 개시된 오프셋 제거 회로는 차동 증폭기의 출력단에 연결된 전류 카피 회로(Current Copier Circuit)를 이용하여 오프셋 전류를 검출하고, 이후 차동 입력 전압에 의해 발생하는 출력 전압에서 오프셋 전압만큼을 상쇄시킴으로써 출력 전압에 포함된 오프셋 전압을 제거한다.A conventional technique for offset cancellation is the offset cancellation circuit of the differential amplifier disclosed in US Pat. No. 6,049,246. The offset cancellation circuit disclosed in US Pat. No. 6,049,246 detects the offset current using a current copier circuit connected to the output of the differential amplifier and then cancels the output by offsetting the offset voltage from the output voltage generated by the differential input voltage. Remove the offset voltage included in the voltage.
그러나 이러한 종래의 오프셋 제거 회로는 차동 증폭기의 입력 신호 레벨에 따라 출력 전압에 포함된 오프셋 전압 성분의 크기도 변화하므로, 동일한 크기의 오프셋 전압을 모든 출력 신호의 오프셋 보정에 적용하는 경우 정확한 오프셋 보정이 이루어질 수 없다는 문제점이 있었다.However, such a conventional offset cancellation circuit also changes the magnitude of the offset voltage component included in the output voltage according to the input signal level of the differential amplifier. Therefore, when the same offset voltage is applied to the offset correction of all output signals, accurate offset correction There was a problem that could not be achieved.
본 발명의 목적은 입력 신호 레벨에 따라서 차동 증폭기의 오프셋을 효과적으로 제거 할 수 있는 오프셋 제거 회로 및 이를 포함한 차동 증폭기를 제공하는 것이다.An object of the present invention is to provide an offset cancellation circuit and a differential amplifier including the same that can effectively remove the offset of the differential amplifier according to the input signal level.
본 발명의 다른 목적은 차동 증폭기의 오프셋을 2차에 걸쳐 중복하여 제거 할 수 있는 오프셋 제거 회로 및 이를 포함한 차동 증폭기를 제공하는 것이다.Another object of the present invention is to provide an offset cancellation circuit and a differential amplifier including the same, which can remove the offset of the differential amplifier by overlapping over two orders.
본 발명의 또 다른 목적은 오프셋 제거 회로를 디지털로 제어함으로써 제어하는 비트 수에 따라 오프셋 제거 범위 및 제거 정도를 조절할 수 있는 차동 증폭기 회로를 제공하는 것이다.It is still another object of the present invention to provide a differential amplifier circuit capable of adjusting the offset elimination range and the degree of elimination according to the number of bits controlled by digitally controlling the offset elimination circuit.
도 1a는 종래의 차동 증폭기를 도시한 회로도.1A is a circuit diagram showing a conventional differential amplifier.
도 1b는 도 1a에 도시된 차동 증폭기에 있어서, 오프셋 전압 및 전류로 인한 효과를 등가 전압 및 전류 소오스로 표현한 등가 회로를 도시한 회로도.FIG. 1B is a circuit diagram showing an equivalent circuit in which the effects of offset voltage and current are expressed in equivalent voltage and current sources in the differential amplifier shown in FIG.
도 2는 본 발명의 일실시예에 따른 차동 증폭기의 오프셋 제거 회로를 도시한 회로도.2 is a circuit diagram illustrating an offset cancellation circuit of a differential amplifier according to an embodiment of the present invention.
도 3은 도 2에 도시된 본 발명의 일실시예에 따른 차동 증폭기의 오프셋 제거 회로의 제2 보정부를 좀더 상세하게 도시한 회로도.3 is a circuit diagram illustrating in detail a second correction unit of an offset cancellation circuit of a differential amplifier according to an embodiment of the present invention shown in FIG. 2.
도 4는 도 2 및 도 3에 도시된 회로를 본 발명의 일실시예에 따라서 NMOS 트랜지스터를 이용하여 구현한 것을 도시한 회로도.4 is a circuit diagram illustrating an implementation of the circuit shown in FIGS. 2 and 3 by using an NMOS transistor according to an embodiment of the present invention.
도 5는 도 2 및 도 3에 도시된 회로를 본 발명의 다른 실시예에 따라서 NMOS 트랜지스터를 이용하여 구현한 것을 도시한 회로도.FIG. 5 is a circuit diagram showing an implementation of the circuit shown in FIGS. 2 and 3 using an NMOS transistor in accordance with another embodiment of the present invention. FIG.
이하, 본 발명의 실시예가 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 차동 증폭기는 MOSFET 트랜지스터 증폭 소자를 활용한다. 증폭 소자는 게이트, 소오스, 및 드레인을 구비한다. MOSFET 트랜지스터는 게이트에 인가되는 전압의 크기 및 극성에 따라서, 소오스로부터 드레인으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다. 이러한 증폭 소자로는 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 및 금속 반도체 전계 효과 트랜지스터(MESFET) 등이 있다.The differential amplifier according to the present invention utilizes a MOSFET transistor amplification element. The amplifying element has a gate, a source, and a drain. MOSFET transistors have the property of determining the amount and direction of current flowing from source to drain or vice versa, depending on the magnitude and polarity of the voltage applied to the gate. Such amplification elements include bipolar junction transistors (BJTs), junction field effect transistors (JFETs), metal oxide semiconductor field effect transistors (MOSFETs), and metal semiconductor field effect transistors (MESFETs).
또한, 이러한 증폭 소자의 대부분은 서로 상보적인 두개의 상보 소자, 즉 제1 상보 소자, 예를 들면, N형 MOSFET, 및 제2 상보 소자, 예를 들면, P형 MOSFET를 활용한다. 제1 상보 소자 및 제2 상보 소자는 게이트(Ng, Pg)에 인가되는 전압의 크기 및 극성에 따라서, 소오스(Ns, Ps)로부터 드레인(Nd, Pd)으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다.Most of these amplification elements also utilize two complementary elements that are complementary to each other, a first complementary element, for example an N-type MOSFET, and a second complementary element, for example a P-type MOSFET. The amount of current flowing from the source (Ns, Ps) to the drain (Nd, Pd) or vice versa, depending on the magnitude and polarity of the voltage applied to the gate (Ng, Pg) and Direction is determined.
상술한 증폭 소자 중에서도 MOSFET이 동일 규격의 상보 소자 양자간의 특성차가 가장 적은 것으로 알려져 있으므로, MOSFET을 사용하는 것이 바람직하다. 따라서, 이하의 설명에서는 MOSFET을 중심으로 설명하고자 한다. 그러나, 본 발명의 정신은 MOSFET 뿐만 아니라 상보적으로 동작하는 모든 소자에 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET을 중심으로 설명하나, 본 발명의 개념과 범위가 MOSFET으로 한정되는 것은 아니다. 또한 이하의 설명에서는 N형 MOSFET를 중심으로 설명하지만, 본 발명의 개념을 P형 MOSFET에도 적용할 수 있음은 당업계에 자명하다.Among the amplification elements described above, since the MOSFET is known to have the smallest difference in characteristics between the complementary elements of the same standard, it is preferable to use the MOSFET. Therefore, the following description will focus on the MOSFET. However, the spirit of the present invention is applicable not only to MOSFETs but also to all devices that operate complementarily. Therefore, although the description herein focuses on the MOSFET, the concept and scope of the present invention are not limited to the MOSFET. In addition, the following description focuses on the N-type MOSFET, but it is apparent in the art that the concept of the present invention can be applied to the P-type MOSFET.
도 2는 본 발명의 일실시예에 따른 차동 증폭기의 오프셋 제거 회로를 도시한 회로도이다.2 is a circuit diagram illustrating an offset cancellation circuit of a differential amplifier according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 본 발명에 따른 차동 증폭기의 오프셋 제거 회로는 차동 증폭부(2100), 제1 보정부(2300), 및 제2 보정부(2500)를 포함한다. 차동 증폭부(2100)는 제1 및 제2 입력단(201, 203), 및 제1 및 제2 출력단(205, 207)을 구비하며, 제1 및 제2 입력단(201, 203) 양단에 인가되는 입력 전압의 차(Vin+ - Vin-)를 증폭하여 제1 및 제2 출력단(205, 207) 양단으로 제공한다.As shown in FIG. 2, the offset cancellation circuit of the differential amplifier according to the present invention includes a differential amplifier 2100, a first corrector 2300, and a second corrector 2500. The differential amplifier 2100 includes first and second input terminals 201 and 203, and first and second output terminals 205 and 207, and is applied to both ends of the first and second input terminals 201 and 203. The difference of the input voltage Vin +-Vin- is amplified and provided to both ends of the first and second output terminals 205 and 207.
제1 보정부(2300)는 제1 및 제2 단자(209, 211)를 구비하며, 제1 및 제2 단자(209, 211)는 차동 증폭부(2100)의 제1 및 제2 출력단(205, 207)에 각각 접속된다. 제1 보정부(2300)는 차동 증폭부(2100)의 제1 및 제2 출력단(205, 207)의 신호에 나타나는 오프셋을 제거한다. 이로써, 제1 보정부(2300)는 차동 증폭기 회로 전체의 오프셋을 1차적으로 제거한다.The first compensator 2300 includes first and second terminals 209 and 211, and the first and second terminals 209 and 211 have first and second output terminals 205 of the differential amplifier 2100. , 207, respectively. The first corrector 2300 removes the offset appearing in the signals of the first and second output terminals 205 and 207 of the differential amplifier 2100. As a result, the first compensator 2300 primarily removes the offset of the entire differential amplifier circuit.
제2 보정부(2500)는 제1 및 제2 입력단(213, 215) 및 제1 및 제2 출력단(217, 219)을 구비한다. 제2 보정부(2500)의 제1 및 제2 입력단(213, 215)은 차동 증폭부(2100)의 제1 출력단(205) 및 제1 보정부(2300)의 제1 단자(209)의 접속점 및 차동 증폭부(2100)의 제2 출력단(207) 및 제1 보정부(2300)의 제2단자(211)의 접속점에 각각 접속된다. 제2 보정부(2500)의 제1 및 제2 출력단(217, 219)은 각각 본 발명에 따른 차동 증폭기의 제1 및 제2 출력단 Vout-, Vout+을 형성한다. 제2 보정부(2500)는 차동 증폭부(2100)의 제1 및 제2 출력단(205, 207)의 신호에 나타나는 오프셋을 제거하여 제1 및 제2 출력단(217, 219)으로 전송한다. 이로써, 제2 보정부(2500)는 차동 증폭기의 오프셋을 2차적으로 제거한다.The second corrector 2500 includes first and second input terminals 213 and 215 and first and second output terminals 217 and 219. The first and second input terminals 213 and 215 of the second corrector 2500 are connected to the first output terminal 205 of the differential amplifier 2100 and the first terminal 209 of the first corrector 2300. And a connection point of the second output terminal 207 of the differential amplifier 2100 and the second terminal 211 of the first corrector 2300, respectively. The first and second output terminals 217 and 219 of the second corrector 2500 form first and second output terminals Vout- and Vout + of the differential amplifier according to the present invention, respectively. The second corrector 2500 removes the offset appearing in the signals of the first and second output terminals 205 and 207 of the differential amplifier 2100 and transmits the offset to the first and second output terminals 217 and 219. As a result, the second corrector 2500 secondarily removes the offset of the differential amplifier.
도 3은 도 2에 도시된 본 발명의 일실시예에 따른 차동 증폭기 오프셋 제거 회로의 제2 보정부(2500)를 좀더 상세하게 도시한 회로도이다.FIG. 3 is a circuit diagram illustrating in detail the second compensator 2500 of the differential amplifier offset canceling circuit shown in FIG. 2.
차동 증폭부(2100) 및 제1 보정부(2300)는 도 2에 도시된 것과 동일하므로 여기서는 설명을 생략하기로 한다.Since the differential amplifier 2100 and the first corrector 2300 are the same as those shown in FIG. 2, a description thereof will be omitted.
도 3에서 보는 바와 같이 제2 보정부(2500)는 전달단(2510) 및 보정단(2530)을 포함한다. 제2 보정부(2500)의 전달단(2510)은 제1 및 제2 입력단(221, 223) 및 제1 및 제2 출력단(225, 227)을 구비하며, 제1 및 제2 입력단(221, 223)에 인가되는 신호를 제1 및 제2 출력단(225, 227)으로 전송한다. 전달단(2510)의 제1 및 제2 입력단(221, 223)은 각각 제2 보정부(2500)의 제1 및 제2 입력단(213, 215)을 형성하고, 제1 및 제2 출력단(225, 227)은 보정단(2530)의 제1 및 제2 단자(229, 231)와 각각 접속되어, 각각 제2 보정부(2500)의 제1 및 제2 출력단(217, 219)을 형성한다.As shown in FIG. 3, the second corrector 2500 includes a transmission stage 2510 and a correction stage 2530. The transmission stage 2510 of the second corrector 2500 includes first and second input terminals 221 and 223 and first and second output terminals 225 and 227, and the first and second input terminals 221 and 221. The signal applied to 223 is transmitted to the first and second output terminals 225 and 227. The first and second input terminals 221 and 223 of the transmission stage 2510 form the first and second input terminals 213 and 215 of the second corrector 2500, respectively, and the first and second output terminals 225. And 227 are connected to the first and second terminals 229 and 231 of the correcting stage 2530, respectively, to form the first and second output terminals 217 and 219 of the second correcting unit 2500, respectively.
제2 보정부(2500)의 보정단(2530)은 제1 및 제2 단자(229, 231)를 구비하며, 제1 및 제2 단자(229, 231)에 인가되는 신호의 오프셋을 2차적으로 제거한다.The correcting stage 2530 of the second corrector 2500 includes first and second terminals 229 and 231, and secondly offsets an offset of a signal applied to the first and second terminals 229 and 231. Remove
도 4는 도 2 및 도 3에 도시된 회로를 본 발명의 일실시예에 따라서 NMOS 트랜지스터를 이용하여 구현한 것을 도시한 회로도이다.4 is a circuit diagram illustrating an implementation of the circuit shown in FIGS. 2 and 3 by using an NMOS transistor according to an embodiment of the present invention.
도 4에 도시된 바와 같이, 차동 증폭부(2100)는 제1 및 제2 NMOS 트랜지스터 MN1, MN2를 포함한다. 제1 및 제2 NMOS 트랜지스터 MN1, MN2의 드레인은 각각 차동 증폭부(2100)의 제1 및 제2 출력단(205, 207)을 형성하고, 게이트는 각각 차동 증폭부(2100)의 제1 및 제2 입력단(201, 203)을 형성하며, 소오스는 서로 접속된다.As shown in FIG. 4, the differential amplifier 2100 includes first and second NMOS transistors MN1 and MN2. Drains of the first and second NMOS transistors MN1 and MN2 form first and second output terminals 205 and 207 of the differential amplifier 2100, respectively, and gates of the first and second NMOS transistors MN1 and MN2, respectively. Two input terminals 201 and 203 are formed, and the sources are connected to each other.
제1 보정부(2300)는 제1 및 제2 가변 저항 R41, R42를 포함한다. 제1 및 제2 가변 저항 R41, R42의 한쪽 단자는 전압 소오스 VDD와 접속되고, 다른 쪽 단자는 각각 제1 보정부(2300)의 제1 및 제2 단자(209, 211)를 형성한다.The first corrector 2300 includes first and second variable resistors R41 and R42. One terminal of the first and second variable resistors R41 and R42 is connected to the voltage source V DD, and the other terminal forms the first and second terminals 209 and 211 of the first correcting unit 2300, respectively.
제2 보정부(2500)의 전달단(2510)은 제3 및 제4 NMOS 트랜지스터 MN3, MN4로 구성된다. 제3 및 제4 NMOS 트랜지스터 MN3, MN4의 드레인은 각각 전압 소오스 VDD와 접속되고, 게이트는 각각 전달단(2510)의 제1 및 제2 입력단(221, 223)을 형성하며, 소오스는 각각 전달단(2510)의 제1 및 제2 출력단(225, 227)을 형성한다.The transfer stage 2510 of the second corrector 2500 includes third and fourth NMOS transistors MN3 and MN4. The drains of the third and fourth NMOS transistors MN3 and MN4 are respectively connected to the voltage source V DD, and the gates respectively form the first and second input terminals 221 and 223 of the transfer stage 2510, and the sources are transferred respectively. First and second output stages 225 and 227 of stage 2510 are formed.
제2 보정부(2500)의 보정단(2530)은 제1 및 제2 가변 전류 소오스 I41, I42를 포함한다. 제1 및 제2 가변 전류 소오스 I41, I42는 각각 보정단(2530)의 제1 및 제2 단자(229, 231)와 접지 사이에 직렬 접속된다.The correction stage 2530 of the second corrector 2500 includes first and second variable current sources I41 and I42. The first and second variable current sources I41 and I42 are connected in series between the first and second terminals 229 and 231 of the correction stage 2530 and ground, respectively.
본 발명에 따른 차동 증폭기의 오프셋 제거 회로에 있어서, 바람직하게는 도 4에 도시된 바와 같이 바이어스 전류 소오스 Ibias를 부가할 수 있다. 이 경우 바이어스 전류 소오스 Ibias는 차동 증폭부(2100)의 제1 및 제2 NMOS 트랜지스터 MN1, MN2의 소오스의 접속점과 접지 사이에 직렬로 접속된다.In the offset cancellation circuit of the differential amplifier according to the present invention, it is preferable to add a bias current source Ibias as shown in FIG. In this case, the bias current source Ibias is connected in series between the connection point of the sources of the first and second NMOS transistors MN1 and MN2 of the differential amplifier 2100 and ground.
이하, 도 4를 참조하여, 본 발명의 일실시예에 따른 차동 증폭기의 오프셋 제거 회로의 동작을 설명한다.Hereinafter, an operation of an offset cancellation circuit of a differential amplifier according to an embodiment of the present invention will be described with reference to FIG. 4.
차동 증폭부(2100)는 제1 및 제2 입력단(201, 203)에 인가되는 제1 및 제2 입력 전압 Vin+, Vin-의 차를 증폭하여, 제1 및 제2 출력단(205, 207)으로 출력한다.The differential amplifier 2100 amplifies the difference between the first and second input voltages Vin + and Vin- applied to the first and second input terminals 201 and 203 to the first and second output terminals 205 and 207. Output
제1 보정부(2300)는 제1 및 제2 가변 저항 R41, R42의 저항값을 제어함으로써, 차동 증폭기의 오프셋을 제거한다. 다시 말하면, 차동 증폭기의 제1 및 제2 입력단 Vin+, Vin-으로 입력된 신호에 대하여 차동 증폭기에서 발생하는 오프셋이 제1 보정부(2300)의 제1 및 제2 단자(209, 211)에 인가되면, 제1 보정부(2300)는 제1 및 제2 저항 R41, R42의 저항값에 차이를 두어 제1 및 제2 저항 R41, R42에서 강하되는 전압의 크기를 다르게 한다. 제1 및 제2 가변 저항 R41, R42는 디지털 제어에 의해 저항값을 변화시킬 수 있다.The first corrector 2300 removes the offset of the differential amplifier by controlling the resistance values of the first and second variable resistors R41 and R42. In other words, an offset generated from the differential amplifier is applied to the first and second terminals 209 and 211 of the first compensator 2300 with respect to the signals input to the first and second input terminals Vin + and Vin- of the differential amplifier. In this case, the first correcting unit 2300 may vary the magnitudes of the voltages dropped by the first and second resistors R41 and R42 by varying the resistance values of the first and second resistors R41 and R42. The first and second variable resistors R41 and R42 may change the resistance value by digital control.
제2 보정부(2500)의 전달단(2510)은 제1 및 제2 입력단(221, 223)에 인가되는 전압을 제1 및 제2 출력단(225, 227)으로 전달한다.The transmission terminal 2510 of the second corrector 2500 transmits voltages applied to the first and second input terminals 221 and 223 to the first and second output terminals 225 and 227.
제2 보정부(2500)의 보정단(2530)은 제1 및 제2 가변 전류 소오스 I41, I42의 전류 값을 제어함으로써, 차동 증폭기의 오프셋을 보정한다. 다시 말하면, 차동 증폭기에서 발생된 오프셋이 전달단(2510)의 제1 및 제2 입력단(221, 223)에 인가되어, 보정단(2530)의 제1 및 제2 단자(229, 231)의 신호에 나타나면, 보정단(2530)은 제1 및 제2 가변 전류 소오스 I41, I42의 전류값을 서로 다르게 함으로서 이를 보상한다.The correction stage 2530 of the second corrector 2500 corrects the offset of the differential amplifier by controlling the current values of the first and second variable current sources I41 and I42. In other words, an offset generated by the differential amplifier is applied to the first and second input terminals 221 and 223 of the transmission stage 2510, so that the signals of the first and second terminals 229 and 231 of the correction stage 2530 are applied. When shown, the correction stage 2530 compensates for this by varying the current values of the first and second variable current sources I41 and I42.
즉, 포화 모드(saturation mode)에서 NMOS 트랜지스터의 전류-전압식은That is, the current-voltage equation of the NMOS transistor in saturation mode is
IDS=1/2μnCOX(W/L)(VGS-VT)2 I DS = 1/2 μ n C OX (W / L) (V GS -V T ) 2
와 같이 표현되며, 여기서 IDS는 NMOS 트랜지스터의 드레인에서 소오스로 흐르는 전류, μn은 전자 이동도, COX는 게이트 산화물의 커패시턴스, W는 게이트 넓이, L은 게이트 길이, VGS는 NMOS 트랜지스터의 게이트와 소오스 사이의 전압, VT는 NMOS 트랜지스터의 임계 전압을 각각 의미한다.Where I DS is the current flowing from the drain to the source of the NMOS transistor, μ n is the electron mobility, C OX is the capacitance of the gate oxide, W is the gate width, L is the gate length, and V GS is the NMOS transistor The voltage between the gate and the source, V T , refers to the threshold voltage of the NMOS transistor, respectively.
따라서, 제1 및 제2 가변 전류 소오스 I41, I42를 변화시키면 전달단(2510)의 제3 및 제4 NMOS 트랜지스터 MN3, MN4의 VGS가 변화하게 되고, 제2 보정부(2500)의 제1 및 제2 출력단(217, 219)에 인가되는 직류 전압값이 변화하게 된다. 이때, 그 변화하는 전압은 위의 수식에서 보듯이 변화 전류에 루트를 취한 값에 비례하므로, 보정 전압이 전류에 정비례하는 제1 보정부(2300)보다 섬세하게 직류 오프셋 전압을 보상해 줄 수 있다. 또한, 제1 및 제2 가변 전류 소오스 I41, I42는 디지털 제어에 의해 전류값을 변화 시킬 수 있다.Therefore, when the first and second variable current sources I41 and I42 are changed, V GS of the third and fourth NMOS transistors MN3 and MN4 of the transfer stage 2510 are changed, and the first of the second compensator 2500 is changed. And a DC voltage value applied to the second output terminals 217 and 219. At this time, since the changing voltage is proportional to the value rooted in the change current as shown in the above formula, it is possible to compensate the DC offset voltage more delicately than the first correction unit 2300, the correction voltage is directly proportional to the current. . In addition, the first and second variable current sources I41 and I42 may change the current value by digital control.
본 발명에 따른 차동 증폭기 오프셋 제거 회로에 있어서, 제2 보정부(2300)만으로 오프셋 전압을 제거하려면 차동 증폭기의 제1 및 제2 출력단 Vout-, Vout+에 흐르는 전류의 차가 전압의 제곱만큼 커져야 하지만, 제1 보정부(2300)와 제2 보정부(2500)를 적당한 디지털 값으로 제어하면 제1 및 제2 출력단 Vout-, Vout+ 사이의 전류차를 적게 하면서 오프셋 전압을 제거할 수 있으므로 증폭기의 선형성을 많이 악화시키지 않는 장점이 있다.In the differential amplifier offset cancellation circuit according to the present invention, in order to remove the offset voltage by the second correction unit 2300 alone, the difference between the currents flowing through the first and second output terminals Vout- and Vout + of the differential amplifier must be increased by the square of the voltage. If the first compensator 2300 and the second compensator 2500 are controlled to an appropriate digital value, the offset voltage can be removed while reducing the current difference between the first and second output terminals Vout- and Vout +. There is an advantage that does not worsen much.
도 5는 도 2 및 도 3에 도시된 회로를 본 발명의 다른 실시예에 따라서 NMOS 트랜지스터를 이용하여 구현한 것을 도시한 회로도이다.FIG. 5 is a circuit diagram showing an implementation of the circuit shown in FIGS. 2 and 3 using an NMOS transistor according to another embodiment of the present invention.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 오프셋 제거 회로는 도 4에 도시된 회로와 제1 보정부(2300)의 구현 방법에서 차이점을 갖는다. 즉 도 5에 도시된 실시예에 따르면, 도 4의 제1 가변 저항 R41을 제1 가변 전류 소오스 I51 및 제1 저항 R51의 병렬 접속으로 형성하고, 제2 가변 저항 R42를 제2 가변 전류 소오스 I52 및 제2 저항 R52의 병렬 접속으로 형성한다. 따라서, 도 4에 도시된 제1 보정부(2300)에 있어서, 제1 및 제2 가변 저항 R41, R42는 각각 제1 가변 전류 소오스 I51 및 제1 저항 R51의 병렬 접속, 및 제2 가변 전류 소오스 I52 및 제2 저항 R52의 병렬 접속으로 형성된다.As shown in FIG. 5, the offset elimination circuit according to another embodiment of the present invention has a difference in the implementation method of the first correction unit 2300 and the circuit of FIG. 4. That is, according to the embodiment shown in FIG. 5, the first variable resistor R41 of FIG. 4 is formed by the parallel connection of the first variable current source I51 and the first resistor R51, and the second variable resistor R42 is the second variable current source I52. And a parallel connection of the second resistor R52. Therefore, in the first correction unit 2300 shown in FIG. 4, the first and second variable resistors R41 and R42 are connected in parallel with the first variable current source I51 and the first resistor R51, and the second variable current source, respectively. It is formed by the parallel connection of I52 and the second resistor R52.
이 경우, 제1 가변 전류 소오스 I51 및 제1 저항 R51의 병렬 접속과, 제2 가변 전류 소오스 I52 및 제2 저항 R52의 병렬 접속은, 도 4에 도시된 실시예에서 제1 및 제2 가변 저항 R41, R42와 실질적으로 동일한 역할을 한다. 즉, 제1 및 제2 가변 전류 소오스 I51, I52를 제어함으로써, 차동 증폭부(2100)에 의해 증폭된 오프셋 전압 및 전류를 제거한다. 상술한 실시예와 마찬가지로 제1 보정부(2300)의 제1 및 제2 가변 전류 소오스 I51, I52는 디지털 제어에 의해 전류값을 변화시킬 수 있다.In this case, the parallel connection of the first variable current source I51 and the first resistor R51 and the parallel connection of the second variable current source I52 and the second resistor R52 are the first and second variable resistors in the embodiment shown in FIG. 4. It plays substantially the same role as R41 and R42. That is, by controlling the first and second variable current sources I51 and I52, the offset voltage and current amplified by the differential amplifier 2100 are removed. Like the above-described embodiment, the first and second variable current sources I51 and I52 of the first corrector 2300 may change the current value by digital control.
바람직하기로는, 제1 보정부 및 제2 보정부는 디지털 회로로 구현될 수 있다. 이 경우, 전체 회로의 오프셋은 제1 보정부에서 m 비트의 수준으로 제거되고,다시 제2 보정부에서 n 비트의 수준으로 제거된다. 이 때, 전체 회로의 오프셋의 제거 효율은, m + n 비트의 수준까지 향상될 수 있으며, m, n의 비트 수를 조절 함으로써 차동 증폭기의 오프셋 제거 범위 및 제거 정도를 조절할 수 있다.Preferably, the first corrector and the second corrector may be implemented as digital circuits. In this case, the offset of the entire circuit is removed to the level of m bits in the first correction part, and then to the level of n bits in the second correction part. At this time, the offset removal efficiency of the entire circuit can be improved to the level of m + n bits, and by adjusting the number of bits of m, n can be adjusted the offset removal range and the degree of cancellation of the differential amplifier.
또한, 본 발명에 따른 오프셋 제거 회로를 사용하는 경우, 실제로 오프셋을 제거하는 과정에서, 일단 제1 보정부(2300)를 m 비트로 디지털 제어하면서, 오프셋을 1차적으로 거칠게 보정하고, 이어서, 제2 보정부(2500)를 n 비트로 디지털 제어하면서, 오프셋을 2차적으로 세밀하게 보정할 수 있다. 이를 통해, 전체 회로의 오프셋의 효율적인 미세 보정이 가능하다.In addition, in the case of using the offset elimination circuit according to the present invention, in the process of actually removing the offset, the first correction unit 2300 is first digitally controlled while m-bit, while roughly correcting the offset roughly, and then the second While digitally controlling the correction unit 2500 with n bits, the offset can be finely compensated in a secondary manner. This enables efficient fine correction of the offset of the entire circuit.
본 발명에 따르면, 차동 증폭기에 오프셋 제거 회로를 구비함으로써 입력 신호 레벨에 따라서 차동 증폭기의 오프셋을 효과적으로 제거 할 수 있다.According to the present invention, the offset amplifier circuit is provided in the differential amplifier to effectively remove the offset of the differential amplifier according to the input signal level.
또한, 오프셋 제거 회로는 제1 보정부 및 제2 보정부를 구비함으로서, 차동 증폭기의 오프셋을 2차에 걸쳐 중복하여 제거 할 수 있다.In addition, the offset elimination circuit includes a first correcting unit and a second correcting unit, so that the offset of the differential amplifier can be eliminated by overlapping the secondary.
더 나아가, 제1 및 제2 보정부를 디지털로 제어함으로써, 제어하는 비트 수에 따라 차동 증폭기의 오프셋 제거 범위 및 제거 정도를 조절할 수 있다.Furthermore, by digitally controlling the first and second correction units, the offset elimination range and the degree of elimination of the differential amplifier can be adjusted according to the number of bits to be controlled.
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