KR100442967B1 - Delay compensation pipeline device in accordance with pipe registers of a semiconductor element, specially related to obtaining a minimum cycle time with a high-speed cycle time, and increasing product competitiveness - Google Patents
Delay compensation pipeline device in accordance with pipe registers of a semiconductor element, specially related to obtaining a minimum cycle time with a high-speed cycle time, and increasing product competitiveness Download PDFInfo
- Publication number
- KR100442967B1 KR100442967B1 KR1019960068931A KR19960068931A KR100442967B1 KR 100442967 B1 KR100442967 B1 KR 100442967B1 KR 1019960068931 A KR1019960068931 A KR 1019960068931A KR 19960068931 A KR19960068931 A KR 19960068931A KR 100442967 B1 KR100442967 B1 KR 100442967B1
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- cycle time
- pipe
- clock signal
- time
- Prior art date
Links
Abstract
Description
본 발명은 반도체 소자의 파이프 레지스터에 따른 딜레이 보상 파이프 라인 장치에 관한 것으로, 특히 외부 클럭에 의해 동기되는 각각의 파이프 레지스터 부분에 지연 회로를 첨가하여 상기 각 파이프 레지스터의 데이타 패스에서의 딜레이와 동일한 동기 신호를 발생시키므로써 칩의 구성이나 레이아웃상의 문제로 파이프 레지스터들이 불균일하게 위치하므로써 발생되는 싸이클 타임의 증가를 방지하고 최적의 싸이클 타임을 얻기 위한 반도체 소자의 파이프 레지스터에 따른 딜레이 보상 파이프 라인 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay compensation pipeline apparatus in accordance with a pipe register of a semiconductor device. In particular, a delay circuit is added to each pipe register portion synchronized by an external clock to synchronize the same delay as the delay in the data path of each pipe register. Delay compensation pipeline device according to the pipe register of the semiconductor device to prevent the increase of cycle time caused by uneven positioning of the pipe resistors due to the configuration or layout of the chip by generating a signal and to obtain an optimal cycle time will be.
일반적으로 반도체 장치는 소자의 동작속도를 보다 빠르게 하기 위해 파이프 라인 구조가 사용되는데 이는 입력, 출력 그리고 파이프 레지스터를 동일한 클럭 신호로 동기시키므로써 파이프 라인 방법을 사용하지 않는 회로에 비해 빠른 싸이클 타임을 얻게 한다.In general, semiconductor devices use a pipelined structure to make the device run faster. By synchronizing the input, output, and pipe registers with the same clock signal, a faster cycle time is achieved compared to circuits that do not use the pipeline method. do.
도 1은 파이프 레지스터가 존재하지 않는 데이타 패스 딜레이 타임이 t0인 파이프 라인 회로도로서, 데이타 패스의 딜레이 타임이 t0이고 외부 클럭의 싸이클 타임이 t0이므로 입력 데이타는 상기 외부 클럭의 싸이클 타임에 맞춰 출력단에 출력된다. 도 6은 이에 대한 동작 타이밍도를 나타낸 것으로 외부 클럭신호의 t0주기에 맞춰 입력되는 입력신호에 따라 출력단에는 상기 t0의 주기 후에 데이타가 출력되고 있음을 보여주고 있다.1 is a pipeline circuit diagram in which a data path delay time without a pipe register is t 0. Since the delay time of the data path is t 0 and the cycle time of the external clock is t 0 , the input data is stored at the cycle time of the external clock. It is output to the output terminal accordingly. FIG. 6 illustrates an operation timing diagram illustrating that data is output to the output terminal after the period t 0 according to an input signal input in accordance with the period t 0 of the external clock signal.
도 2는 파이프 레지스터가 t0/2 지점에 위치한 경우의 파이프 라인 회로도로서, 입력단 A와 출력단 B 사이의 중간지점에 파이프 레지스터가 위치하고 있다. 따라서 총 데이타 패스의 딜레이 타임을 t0라고 했을때 입력단에서 파이프 레지스터까지의 데이타 패스 딜레이 타임과 상기 파이프 레지스터에서 출력단까지의 데이타 패스 딜레이 타임은 동일하게 t0/2 이다. 도 7은 이에 대한 동작 타이밍도를 나타낸 것으로 파이프 레지스터가 균등하게 위치하고 있어 가장 이상적인 싸이클 타임을 가지게 된다. 일반적으로 k개의 파이프 레지스터를 사용하는 파이프 라인 구조에서 각 파이프 레지스터가 모두 균일하게 나뉘어져 있으면 각각의 딜레이는 t0/n로 동일하다(여기서 n=k+1이며 k는 파이프 레지스터의 갯수를 가리킨다.) 이때 t0는 총 데이타 패스의 딜레이 타임이며 동기 신호의 주기를 t0/n로 하면 모든 파이프 레지스터와 입력, 출력신호들은 이 클럭 신호에 의해 동기될 수 있다.2 is a circuit diagram in which is located a pipeline located on the t 0/2 register branch pipe, an intermediate point between the input terminal A and output terminal B registers the pipe. Therefore, when the delay time of the total data path is t 0 , the data path delay time from the input terminal to the pipe register and the data path delay time from the pipe register to the output terminal are equal to t 0/2 . 7 shows an operation timing diagram for this, and the pipe registers are evenly positioned to have the most ideal cycle time. In general, in a pipeline structure using k pipe registers, if each pipe register is divided evenly, each delay is equal to t 0 / n (where n = k + 1 and k indicates the number of pipe registers). T 0 is the delay time of the total data path. If the period of the synchronization signal is t 0 / n, all pipe registers, input and output signals can be synchronized by this clock signal.
그러나 칩의 구성이나 레이아웃 등의 문제로 인하여 이러한 파이프 레지스터들이 불균일하게 위치하게 되면 각각의 딜레이가 동일하지 않으므로 동기 신호인 클럭의 싸이클 타임은 가장 긴 데이타 패스의 딜레이로 결정되는 병목 현상이 발생된다. 따라서 싸이클 타임은 균일하게 파이프 레지스터가 위치하는 경우의 t0/n보다 커질 수밖에 없게 되는데 이하 도 3에서 이를 설명하기로 한다.However, if these pipe registers are unevenly located due to the configuration or layout of the chip, the delays of the clocks, which are the synchronization signals, are the bottleneck that is determined by the delay of the longest data path. Therefore, the cycle time is inevitably larger than t 0 / n when the pipe register is uniformly located, which will be described below with reference to FIG. 3.
도 3은 종래기술에 따른 파이프 레지스터가 t1의 지점(t1〉t2)에 위치한 경우의 파이프 라인 회로도로서, 파이프 레지스터가 입력단과 출력단 사이의 t1〉t2인 지점에 위치하고 있는 경우로 클럭의 싸이클 타임을 상기 도 2와 같이 t0/n로 한다면 파이프 레지스터에서 문제가 발생된다. 파이프 레지스터의 동기 신호(iclock)는 t0/2에 들어오는데 입력신호는 t1이 되어야 파이프 레지스터로 들어오게 되어 결국 다음 동기신호(iclock)에서 입력 데이타가 출력되는 것이다. 따라서 입력신호가 들어올 때 파이프 레지스터가 iclock에 동기되기 위해서는 클럭 싸이클 타임이 t1이어야 한다. 이처럼 도 8에 도시된 바와 같이 파이프 레지스터가 균등하게 배열되지 않는 경우에는 가장 긴 데이타 패스 딜레이 타임에 맞춰 클럭의 싸이클 타임이 결정되기 때문에 싸이클 타임이 길어지고 따라서 소자의 전체적인 동작속도가 감소하는 문제점이 발생된다.3 is a pipeline circuit diagram in which the pipe register in accordance with the prior art in a point (t 1> t 2) of the t 1, as if the pipe register is located in the t 1> t 2, at which point between the input terminal and an output terminal If the cycle time of the clock is t 0 / n as shown in FIG. 2, a problem occurs in the pipe register. Synchronizing signal (iclock) of the pipe register is glows to t 0/2 input signal is led into the pipe register be t 1 is the end that is the input data output from the synchronization signal (iclock). Therefore, the clock cycle time must be t 1 for the pipe register to synchronize with iclock when the input signal comes in. As shown in FIG. 8, when the pipe registers are not evenly arranged, the cycle time of the clock is determined according to the longest data pass delay time, so that the cycle time becomes longer and thus the overall operation speed of the device is reduced. Is generated.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 파이프 라인 구조를 사용하는 반도체 소자의 입력단과 출력단 사이에 복수개의 파이프 레지스터들이 불균일하게 위치하여 각각의 데이타 패스 딜레이가 동일하지 않더라도 클럭의 싸이클 타임을 최소화하므로써 동작속도를 향상시키기 위한 반도체 소자의 파이프 레지스터에 따른 딜레이 보상 파이프 라인 장치를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the above problems, and a plurality of pipe resistors are unevenly located between the input terminal and the output terminal of the semiconductor device using the pipeline structure, so that even if each data path delay is not the same, the cycle time of the clock It is an object of the present invention to provide a delay compensation pipeline apparatus according to a pipe resistor of a semiconductor device to improve the operation speed by minimizing the delay.
도 1은 파이프 레지스터가 존재하지 않는 데이타 패스 딜레이 타임이 t0인 파이프 라인 회로도.1 is a pipeline circuit diagram in which a data pass delay time without a pipe register is t 0 ;
도 2는 파이프 레지스터가 t0/2 지점에 위치한 경우의 파이프 라인 회로도.2 is a pipeline diagram of the case located on the t 0/2 branch pipe register.
도 3은 종래기술에 따른 파이프 레지스터가 t1의 지점(t1〉t2)에 위치한 경우의 파이프 라인 회로도.Figure 3 is a pipeline circuit diagram in which the pipe register in accordance with the prior art in a point (t 1> t2) of t 1.
도 4는 본 발명의 제1 실시예에 따른 외부 클럭신호에 의해 동기되는 파이프 레지스터의 입력단에 t1-t0/2의 딜레이 시간을 갖는 지연 회로를 첨가한 경우의 파이프 라인 회로도.4 is a circuit diagram of the pipeline the case of adding a delay circuit having a first embodiment of the delay time t 1 -t 0/2 to the input of the pipe register is synchronized by an external clock signal in accordance with the present invention.
도 5는 본 발명의 제2 실시예에 따른 외부 클럭신호에 의해 동기되는 파이프 레지스터의 입력단에 t1의 딜레이 시간을 갖는 지연 회로를 첨가한 경우의 파이프 라인 회로도.5 is a pipeline circuit diagram when a delay circuit having a delay time of t 1 is added to an input terminal of a pipe register synchronized with an external clock signal according to a second embodiment of the present invention.
도 6은 상기 도 1에 대한 동작 타이밍도.6 is an operation timing diagram of FIG. 1.
도 7은 상기 도 2에 대한 동작 타이밍도.7 is an operation timing diagram of FIG. 2.
도 8은 상기 도 3에 대한 동작 타이밍도.8 is an operation timing diagram of FIG. 3.
도 9는 상기 도 4에 대한 동작 타이밍도.9 is an operation timing diagram of FIG. 4.
도 10은 상기 도 5에 대한 동작 타이밍도.10 is an operation timing diagram of FIG. 5.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
11 : 제1 지연 회로부 21 : 제2 지연 회로부11: first delay circuit portion 21: second delay circuit portion
A : 입력단 B : 출력단A: input stage B: output stage
R : 파이프 레지스터 Clock : 외부 클럭신호R: Pipe Register Clock: External Clock Signal
iclock : 내부 클럭신호iclock: Internal clock signal
상기 목적 달성을 위한 본 발명은 각 파이프 레지스터마다 클럭 신호에 동기되는 부분에 각 파이프 레지스터의 딜레이 타임과 싸이클 타임의 차이에 해당되는 시간 만큼의 딜레이 시간을 갖는 지연 수단을 포함하는 것을 특징으로 한다.The present invention for achieving the above object is characterized in that each pipe register includes a delay means having a delay time corresponding to the difference between the delay time and the cycle time of each pipe register in the portion synchronized with the clock signal.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하여 본 발명의 제1, 제2 실시예를 상세히 설명하기로 한다.Hereinafter, the first and second embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 제1 실시예에 따른 외부 클럭신호에 의해 동기되는 파이프 레지스터의 입력단에 t1-t0/2의 딜레이 시간을 갖는 지연 회로를 첨가한 경우의 파이프 라인 회로도로서, 외부 클럭신호에 동기되는 입력단(A)과 출력단(B) 사이에 위치하며 상기 입력단으로 부터 t1, 상기 출력단으로 부터 t2의 시점에 위치하고 있는 파이프 레지스터와, 외부 클럭신호를 입력으로 받아 일정시간 지연시킨 후 상기 파이프 레지스터를 동기시키는 내부 클럭신호(iclock)를 발생시키기 위한 제1 지연 회로(11)로 구성된다.4 is a circuit diagram of the pipeline the case of adding a delay circuit having the delay time t 1 -t 0/2 to the input of the pipe register is synchronized by an external clock signal according to the first embodiment of the present invention, the external clock Located between the input terminal (A) and the output terminal (B) to be synchronized with the signal and the pipe register located at the time of t 1 from the input terminal, t 2 from the output terminal and the external clock signal received as a delay for a predetermined time And a first delay circuit 11 for generating an internal clock signal iclock for synchronizing the pipe register.
이하에서는 도 9에 도시된 동작 타이밍도를 참조하여 상기 도 4에 대한 동작을 설명하기로 한다.Hereinafter, the operation of FIG. 4 will be described with reference to the operation timing diagram shown in FIG. 9.
입력단에서 출력되는 데이타가 파이프 레지스터에 입력되는 시간이 t1이므로 종래와 같이 하자면 클럭의 싸이클 타임은 데이타 패스의 딜레이 타임이 가장 큰 t1에 맞춰야 하고 따라서 전체적인 싸이클 타임은 길어지게 된다. 본 발명은 이처럼 싸이클 타임이 길어지는 것을 방지하고자 하는 것이며 외부 클럭의 싸이클 타임은 최소의 주기인 t0/2로 고정시키고 파이프 레지스터를 동기시키는 신호 입력단과 외부 클럭신호 입력단 사이에 제1 지연 회로를 첨가하여 상기 파이프 레지스터를 동기시키는 외부 클럭신호를 t1-t0/2 만큼 지연시킨 t0/2+(t1-t0/2)의 내부 클럭신호(iclock)를 발생시켜 상기 내부 클럭신호를 통해 상기 파이프 레지스터가 동기되도록 하므로써 싸이클 타임을 최소로 할 수가 있다. 즉, 외부 클럭신호를 t1-t0/2 만큼 딜레이시키는 회로를 구성하여 이를 파이프 레지스터가 클럭에 동기되는 지점에 위치시켜 상기 클럭에 t1-t0/2인 딜레이가 가해진 내부 클럭신호를 발생시킨다. 상기 내부 클럭신호의 싸이클 타임은 외부 클럭신호의 싸이클 타임인 t0/2와 동일하고 이 회로의 전체 동작은 상기 도 9에 잘 나타나 있다. 파이프 레지스터로 데이타가 들어가는 시간은 t1이며 상기 파이프 레지스터의 동기신호인 내부 클럭신호는 t0/2+(t1-t0/2)=t1의 딜레이 타임을 갖게 된다. 따라서 파이프 레지스터는 그 위치에 맞는 데이타 패스 딜레이인 t1에 동기될 수 있으며 싸이클 타임은 이 데이타 패스에서 가질 수 있는 최소값인 t0/2이다.Since the time outputted from the input terminal is inputted to the pipe register is t 1 , the cycle time of the clock should be set to t 1 , where the delay time of the data path is the largest, and thus the overall cycle time becomes long. The invention thus for the first delay circuit between the cycle time is intended to be prevented from being extended outside the clock cycle time is the signal input to secure a minimum period of t 0/2 and synchronize the pipe register and the external clock signal input terminal was added to raise an internal clock signal of the external clock signal t 1 -t 0/2 by the delay was t 0/2 + (t 1 -t 0/2) (iclock) for synchronizing the internal clock signal to the pipe register The cycle time can be minimized by synchronizing the pipe registers. That is, the internal clock signal is t 1 -t 0/2 of the delay applied to the circuit to delay the external clock signal by t 1 -t 0/2 by positioning it in the point where the pipe register is synchronized with the clock to the clock Generate. Cycle time of the internal clock signal is equal to the cycle time of t 0/2, and the overall operation of the circuit of the external clock signal is shown well in FIG. 9. Time data from entering the pipe register is t 1 and the synchronization signal of the internal clock signal of the register pipe is given the delay time t 0/2 + (t 1 -t 0/2) = t 1. Therefore, the pipe register may be synchronized to the data path delay t 1 for that position, and the cycle time is the minimum value of t 0/2, which may have in the data path.
도 5는 본 발명의 제2 실시예에 따른 외부 클럭신호에 의해 동기되는 파이프 레지스터의 입력단에 t1의 딜레이 시간을 갖는 지연 회로를 첨가한 경우의 파이프 라인 회로도로서, 파이프 레지스터의 위치가 t1〈t2인 경우 즉, 클럭 싸이클 타임 t0/2보다 데이타 패스 딜레이 타임 t1이 작은 경우로 이때에도 외부 클럭 싸이클 타임은 t0/2 이고 파이프 레지스터는 t1의 내부 클럭신호를 발생시키는 제2 지연 회로(12)에 의해 동기되어 동작이 이루어진다. 도 10은 이를 자세히 나타내주고 있는데 파이프 레지스터를 동기시키는 내부 클럭신호(iclock)가 외부 클럭신호(clock) 보다 앞서서 펄스가 발생되고 있으며 데이타는 t0의 시간 후에 출력되고 있음을 보여주고 있다.5 is a pipeline diagram of adding a delay circuit having a delay time of t 1 to an input of a pipe register is synchronized by an external clock signal in accordance with a second embodiment of the present invention, the pipe register position t 1 <in the case of t 2 in other words, for a clock cycle time t 0/2 than the data path delay time t 1 is smaller when this time also generates an internal clock signal of the t 1 external clock cycle time is t 0/2 and a pipe register of claim The operation is performed in synchronization by the two delay circuits 12. Fig. 10 shows this in detail, which shows that an internal clock signal (iclock) for synchronizing the pipe register is generated before the external clock signal (clock) and data is output after a time of t 0 .
지금까지 본 발명의 제1 실시예와 제2 실시예에 있어서는 입력단과 출력단 사이에 위치하는 파이프 레지스터가 한개 존재하는 경우에 있어서 최적의 싸이클 타임을 얻기 위한 파이프 라인 장치에 대해서 설명한 것으로 이를 좀더 일반화시켜 보면 파이프 레지스터가 데이타 패스를 동일하게 나누지 않는 파이프 라인 구조에서 k개의 파이프 레지스터를 갖는 경우에도 외부 클럭의 싸이클 타임을 t0/n로 최소화할 수 있다. (여기서 n= k+1이며, k는 파이프 레지스터의 갯수를 가리킨다.) 예를들어 데이타 패스의 딜레이 타임이 각각 t1, t2, t3, , , , , tn인 곳에 파이프 레지스터들이 위치하고 있을 때, 이러한 데이타 패스 딜레이 타임을 tx라고 하면,Thus far, in the first and second embodiments of the present invention, a pipeline device for obtaining an optimal cycle time in the case where there is one pipe register located between an input terminal and an output terminal has been described. As a result, the cycle time of the external clock can be minimized to t 0 / n even if the pipe register has k pipe registers in a pipeline structure that does not divide the data paths equally. (Where n = k + 1, where k is the number of pipe registers). For example, pipe registers are located where the data path delay times are t 1 , t 2 , t 3 ,,,,, t n , respectively. If present, let's say this data pass delay time is t x ,
tx〉 (t0/n)인 경우에는 "tx-k(t0/n)"인 지연 회로를 각 파이프 레지스터 동기단에 첨가시켜 주고,In the case of t x > (t 0 / n), a delay circuit of "t x -k (t 0 / n)" is added to each pipe register synchronous stage.
tx〈 (t0/n)인 경우에는 "tx+k(t0/n)"인 지연 회로를 각 파이프 레지스터 동기단에 첨가시켜 주므로써 각 파이프 레지스터들은 t1, t2, t3, , , , , tn에 맞춰 동기되고 클럭의 싸이클 타임은 이에 상관없이 t0/n로 최소가 된다.If t x <(t 0 / n), a delay circuit of "t x + k (t 0 / n)" is added to each pipe register synchronous stage so that each pipe register is t 1 , t 2 , t 3 ,,,,, is synchronized according to the time t n cycles of the clock is at least 0 to t / n, regardless of this.
이상에서 설명한 본 발명을 요약하면 파이프 라인 구조의 반도체 소자에서 파이프 레지스터간의 불균일한 딜레이로 인한 싸이클 타임이 길어지는 문제점을 해결하기 위하여 각 파이프 레지스터의 일측 단자에 외부 클럭신호를 일정시간 지연시키는 지연 회로를 첨가하여 각 파이프 레지스터가 상호 불균일하게 위치하더라도 최소의 싸이클 타임을 갖는 파이프 라인 장치를 구현하고자 하는 것이다.Summary of the Invention As described above, a delay circuit for delaying an external clock signal at one terminal of each pipe register for a predetermined time in order to solve the problem of a long cycle time due to an uneven delay between pipe resistors in a semiconductor device having a pipeline structure. By adding, we want to implement a pipeline device with a minimum cycle time even if each pipe register is non-uniformly located.
이상에서 설명한 본 발명을 반도체 소자에 구현하게 되면 최소의 싸이클 타임을 확보할 수 있으며 빠른 싸이클 타임을 갖는 반도체 소자를 만들 수 있으므로 제품의 경쟁력이 높아지는 효과가 있다.When the present invention described above is implemented in a semiconductor device, a minimum cycle time can be secured, and a semiconductor device having a fast cycle time can be manufactured, thereby increasing the competitiveness of a product.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960068931A KR100442967B1 (en) | 1996-12-20 | 1996-12-20 | Delay compensation pipeline device in accordance with pipe registers of a semiconductor element, specially related to obtaining a minimum cycle time with a high-speed cycle time, and increasing product competitiveness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960068931A KR100442967B1 (en) | 1996-12-20 | 1996-12-20 | Delay compensation pipeline device in accordance with pipe registers of a semiconductor element, specially related to obtaining a minimum cycle time with a high-speed cycle time, and increasing product competitiveness |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980050153A KR19980050153A (en) | 1998-09-15 |
| KR100442967B1 true KR100442967B1 (en) | 2004-10-02 |
Family
ID=37357628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960068931A KR100442967B1 (en) | 1996-12-20 | 1996-12-20 | Delay compensation pipeline device in accordance with pipe registers of a semiconductor element, specially related to obtaining a minimum cycle time with a high-speed cycle time, and increasing product competitiveness |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100442967B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7715245B2 (en) | 2005-09-29 | 2010-05-11 | Hynix Semiconductor, Inc. | Pipe latch device of semiconductor memory device |
| US9209961B1 (en) | 2014-09-29 | 2015-12-08 | Apple Inc. | Method and apparatus for delay compensation in data transmission |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496785B1 (en) * | 1997-07-24 | 2005-09-02 | 삼성전자주식회사 | Synchronous semiconductor memory device with data organization of wave pipeline |
| KR100291385B1 (en) * | 1999-06-16 | 2001-05-15 | 윤종용 | Clock control signal and output enable signal generator in semiconductor memory device |
| KR100670698B1 (en) * | 2005-09-29 | 2007-01-17 | 주식회사 하이닉스반도체 | Pipe latch device of semiconductor memory device |
| KR100772695B1 (en) * | 2006-06-01 | 2007-11-02 | 주식회사 하이닉스반도체 | Pipe latch device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0285892A2 (en) * | 1987-04-10 | 1988-10-12 | Prime Computer, Inc. | Clock skew compensation system for pipeline processors |
| JPH06195149A (en) * | 1992-10-23 | 1994-07-15 | Matsushita Electric Ind Co Ltd | Integrated circuit |
| KR950024065A (en) * | 1994-01-18 | 1995-08-21 | 배순훈 | Pipeline registers |
| KR950030485A (en) * | 1994-04-08 | 1995-11-24 | 사토 후미오 | Timing generator |
-
1996
- 1996-12-20 KR KR1019960068931A patent/KR100442967B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0285892A2 (en) * | 1987-04-10 | 1988-10-12 | Prime Computer, Inc. | Clock skew compensation system for pipeline processors |
| JPH06195149A (en) * | 1992-10-23 | 1994-07-15 | Matsushita Electric Ind Co Ltd | Integrated circuit |
| KR950024065A (en) * | 1994-01-18 | 1995-08-21 | 배순훈 | Pipeline registers |
| KR950030485A (en) * | 1994-04-08 | 1995-11-24 | 사토 후미오 | Timing generator |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7715245B2 (en) | 2005-09-29 | 2010-05-11 | Hynix Semiconductor, Inc. | Pipe latch device of semiconductor memory device |
| US9209961B1 (en) | 2014-09-29 | 2015-12-08 | Apple Inc. | Method and apparatus for delay compensation in data transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980050153A (en) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5198758A (en) | Method and apparatus for complete functional testing of a complex signal path of a semiconductor chip | |
| US7562244B2 (en) | Method for data signal transfer across different clock-domains | |
| US5422914A (en) | System and method for synchronizing data communications between two devices operating at different clock frequencies | |
| JPH02105910A (en) | Logic integrated circuit | |
| JPH06350440A (en) | Semiconductor integrated circuit | |
| JPS60229521A (en) | Digital signal delay circuit | |
| KR100543229B1 (en) | Method and circuit for transmitting data from a system which is operated by means of a first clock pulse to a system which is operated by means of a second clock pulse | |
| JP2657363B2 (en) | Apparatus for checking skew between two clock signals | |
| KR100200507B1 (en) | Synchronous multiplexer for clock signals | |
| KR100442967B1 (en) | Delay compensation pipeline device in accordance with pipe registers of a semiconductor element, specially related to obtaining a minimum cycle time with a high-speed cycle time, and increasing product competitiveness | |
| KR100243625B1 (en) | Phase regulation circuit | |
| KR940016816A (en) | Semiconductor integrated circuit device | |
| WO1992009140A1 (en) | Adjusting delay circuitry | |
| JP3321926B2 (en) | Self-synchronous semiconductor integrated circuit device | |
| US4817090A (en) | Integrated electronic multiplex circuit | |
| US5303365A (en) | Clock generation in a multi-chip computer system | |
| US6430198B1 (en) | Apparatus and method of reducing packet length count processing | |
| KR20040076977A (en) | Clock tree synthesis apparatus and method | |
| KR19990029006A (en) | Extended chip select reset device and method | |
| US6823466B2 (en) | Circuit and method for adjusting the clock skew in a communications system | |
| JP4526176B2 (en) | IC test equipment | |
| JP2003087103A (en) | Integrated semiconductor circuit and method for transmitting signal | |
| KR980700575A (en) | cycle generator | |
| KR0164822B1 (en) | Delay time control circuit | |
| KR19980049182U (en) | Synchronization Circuit Using Clock Divider |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |