KR100442437B1 - Apparatus and Method for processing and perceiving wrong action in keyphone system - Google Patents
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Abstract
본 발명은 DTACK 신호를 발생하는 저속 처리 주변 장치, 상기 저속 처리 주변 장치로부터 DTACK 신호를 수신하여 해당 저속 처리 주변 장치의 정상 여부를 판단하고 상기 판단결과에 상응하여 DTACK 인에이블 여부 신호를 발생하는 제어부, 상기 제어부로부터 전송된 DTACK 인에이블 여부 신호에 상응하여 상기 저속 처리 주변 장치에서 출력되는 DTACK 신호를 활성화시키는 게이트부, 상기 제어부에서 출력되는 클럭 신호와 칩선택 신호를 이용하여 상기 게이트부에서 출력되는 DTACK 신호의 클럭을 지연시킨 TA 신호를 발생한 후, 상기 제어부에 전송하는 클럭 지연부, 상기 제어부에서 판단된 저속 처리 주변 장치의 정상 여부에 따른 상태 정보를 저장하는 저장부로 구성된 것으로, 복수의 저속 처리 주변 장치 중에서 적어도 하나의 장치가 오동작하여 정상적으로 동작하는 저속 처리 주변 장치에 영향을 주어 시스템이 비정상적으로 동작하는 것을 방지할 수 있다.The present invention provides a low speed processing peripheral device for generating a DTACK signal, a control unit for receiving a DTACK signal from the low speed processing peripheral device to determine whether the corresponding low speed processing peripheral device is normal, and generate a DTACK enable signal according to the determination result. A gate unit for activating the DTACK signal output from the low speed processing peripheral device in response to the DTACK enable signal transmitted from the controller, and outputting from the gate unit using a clock signal and a chip selection signal output from the controller After generating the TA signal delayed the clock of the DTACK signal, the clock delay unit for transmitting to the control unit, and the storage unit for storing the state information according to whether the low-speed processing peripheral device determined by the control unit, a plurality of low-speed processing At least one of the peripheral devices has malfunctioned and It will have an effect on the low-speed processing peripheral device that operates it is possible to prevent the system is operating abnormally.
Description
본 발명은 키폰 시스템에서 제어부가 처리 속도가 일정하지 않은 복수의 저속 처리 주변 장치를 액세스할때, 저속 처리 주변 장치에서 출력되는 DTACK 신호를 이용하여 해당 저속 처리 주변 장치의 정상 여부를 판단하고, 비정상적으로 동작하는 저속 처리 주변 장치의 액세스를 중단하여 나머지 저속 처리 중단 장치가 정상적으로 동작하도록하는 키폰 시스템에서 오동작 감지/처리 방법 및 장치에 관한 것이다.According to the present invention, when the controller accesses a plurality of low speed processing peripheral devices whose processing speed is not constant, the low speed processing peripheral device is judged to be normal by using a DTACK signal output from the low speed processing peripheral device. The present invention relates to a method and apparatus for detecting / processing a malfunction in a key phone system which interrupts access of a low speed processing peripheral device which operates as a result, so that the remaining low speed processing interrupting device operates normally.
일반적으로 키폰 시스템의 메인 보드는 제어부와 주변 장치로 구성된다.In general, the main board of the keypad system is composed of a control unit and a peripheral device.
이하 종래의 키폰 시스템의 메인 보드에 있어서 제어부와 주변 장치의 구성과 동작을 설명하기로한다.Hereinafter, the configuration and operation of the controller and the peripheral device in the main board of the conventional key phone system will be described.
도 1은 종래의 키폰 시스템의 메인 보드의 구성을 개략적으로 나타낸 블럭도이다.1 is a block diagram schematically showing the configuration of a main board of a conventional key phone system.
도 1을 참조하면, 키폰 시스템의 메인 보드는 어드레스 버스, 데이터버스, 읽기/쓰기 신호와 칩선택 신호를 출력하고, DTACK(Data Transfer Acknowledgement) 신호를 입력받게 되는 제어부(100), 상기 제어부(100)에서 출력되는 각 신호를 입력받고, DTACK 신호를 출력하는 저속 처리 주변 장치(110)로 구성된다.Referring to FIG. 1, a main board of a key phone system outputs an address bus, a data bus, a read / write signal and a chip selection signal, and receives a data transfer acknowledgment (DTACK) signal, and the controller 100. And a low speed processing peripheral device 110 that receives each signal output from the N-axis and outputs a DTACK signal.
이하 상기와 같이 구성된 키폰 시스템의 제어부와 저속 처리 주변 장치의 동작에 대하여 설명하기로 한다.Hereinafter, operations of the controller and the low speed processing peripheral device of the key phone system configured as described above will be described.
우선, 제어부(100)는 저속 처리 주변 장치(110)에 제어 신호를 출력하며, 저속 처리 주변 장치(110)와 데이터를 교환하게 된다.First, the control unit 100 outputs a control signal to the low speed processing peripheral device 110 and exchanges data with the low speed processing peripheral device 110.
제어부(100)는 저속 처리 주변 장치(110)와 같이 처리 속도가 늦고 처리 속도가 일정하지 않는 경우에, 저속 처리 주변 장치(110)로부터 DTACK 신호를 수신하여 데이터 처리의 완료를 판단한다. 즉, 상기 제어부(100)는 데이터의 읽기/쓰기시에 저속 처리 주변 장치(110)로부터 DTACK 신호를 수신하여 하나의 클럭 주기를 종료한다.When the processing speed is slow and the processing speed is not constant like the low speed processing peripheral device 110, the controller 100 receives a DTACK signal from the low speed processing peripheral device 110 and determines completion of data processing. That is, the controller 100 receives a DTACK signal from the low speed processing peripheral device 110 at the time of reading / writing data and ends one clock cycle.
또한, 제어부(100)는 저속 처리 주변 장치(110)에서 DTACK 신호를 받지 않고 제어부(100) 내부에서 DTACK 신호를 발생시켜 한 클럭 주기를 종료하는 방법으로 저속 처리 주변 장치(110)를 액세스할 수 있다. 특히, 제어부(100)의 메모리에 대한 대부분의 액세스 방식은 이와 같이 동작하게 된다.In addition, the controller 100 may access the low speed processing peripheral 110 by generating a DTACK signal inside the control unit 100 and ending one clock cycle without receiving the DTACK signal from the low speed processing peripheral 110. have. In particular, most access methods of the memory of the controller 100 operate in this manner.
그러나 상기와 같은 종래에는 여러개의 저속 처리 주변 장치를 마치 하나의 저속 처리 주변 장치와 연결된 것처럼 사용하면, 여러개의 저속 처리 주변 장치중에서 하나라도 비정상적으로 동작하면 제어부는 시스템을 정상적으로 동작시키지 못하고 시스템을 멈추게하는 문제점이 있다.However, in the related art, when using multiple slow processing peripherals as if they are connected to one slow processing peripheral, if one of the multiple slow processing peripherals abnormally operates, the control unit may not operate the system normally and stop the system. There is a problem.
따라서, 본 발명의 목적은 복수의 저속 처리 주변 장치 중에서 적어도 하나의 장치가 오동작하여 정상적으로 동작하는 저속 처리 주변 장치에 영향을 주어 시스템이 비정상적으로 동작하는 것을 방지할 수 있는 키폰 시스템에서 오동작 감지/처리 방법 및 장치를 제공하는데 있다.Accordingly, an object of the present invention is to detect / process a malfunction in a key phone system that can prevent a system from operating abnormally by affecting a slow processing peripheral device in which at least one of the plurality of slow processing peripheral devices malfunctions and operates normally. To provide a method and apparatus.
도 1은 종래의 키폰 시스템의 메인 보드의 구성을 개략적으로 나타낸 블럭도.1 is a block diagram schematically showing the configuration of a main board of a conventional key phone system.
도 2는 본 발명의 바람직한 일 실시예에 따른 키폰 시스템에서 오동작 감지/처리 장치의 구성을 개략적으로 나타낸 블럭도.Figure 2 is a block diagram schematically showing the configuration of the malfunction detection / processing apparatus in the key phone system according to an embodiment of the present invention.
도 3은 본 발명의 바람직한 일 실시예에 따른 키폰 시스템에서 오동작 감지 및 처리 방법을 나타낸 흐름도.3 is a flowchart illustrating a malfunction detection and processing method in a key phone system according to an exemplary embodiment of the present invention.
도 4는 본 발명의 바람직한 일 실시예에 따른 DTACK 신호에 따른 TA 신호를 발생하는 과정을 나타낸 타이밍도.4 is a timing diagram illustrating a process of generating a TA signal according to a DTACK signal according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200 : 제어부 110, 210 : 저속 처리 주변 장치100, 200: control unit 110, 210: low speed processing peripheral device
220 : AND게이트부 230 : OC부220: AND gate portion 230: OC portion
240 : 클럭 지연부 250 : 상태 저장부240: clock delay unit 250: state storage unit
260 : 표시부260 display unit
상기 목적들을 달성하기 위하여 본 발명의 일 측면에 따르면, DTACK 신호를 발생하는 저속 처리 주변 장치, 상기 저속 처리 주변 장치로부터 DTACK 신호를 수신하여 해당 저속 처리 주변 장치의 정상 여부를 판단하고 상기 판단결과에 상응하여 DTACK 인에이블 여부 신호를 발생하는 제어부, 상기 제어부로부터 전송된 DTACK 인에이블 여부 신호에 상응하여 상기 저속 처리 주변 장치에서 출력되는 DTACK 신호를 활성화시키는 게이트부, 상기 제어부에서 출력되는 클럭 신호와 칩선택 신호를 이용하여 상기 게이트부에서 출력되는 DTACK 신호의 클럭을 지연시킨 TA 신호를 발생한 후, 상기 제어부에 전송하는 클럭 지연부, 상기 제어부에서 판단된 저속 처리 주변 장치의 정상 여부에 따른 상태 정보를 저장하는 저장부를 포함하는 것을 특징으로 하는 키폰 시스템에서 오동작 감지/처리 장치가 제공된다.In order to achieve the above object, according to an aspect of the present invention, by receiving a DTACK signal from the low speed processing peripheral device for generating a DTACK signal, the low speed processing peripheral device to determine whether the corresponding low speed processing peripheral device is normal and the determination result A control unit for generating a DTACK enable signal corresponding thereto, a gate unit for activating a DTACK signal output from the slow processing peripheral device corresponding to the DTACK enable signal transmitted from the controller, a clock signal and a chip output from the controller After generating a TA signal delaying the clock of the DTACK signal output from the gate by using a selection signal, the clock delay unit for transmitting to the control unit, the status information according to the normal status of the low-speed processing peripheral device determined by the control unit Keyphone system comprising a storage unit for storing The malfunction detection / processing apparatus is provided.
상기 제어부에서 판단된 저속 처리 주변 장치의 정상 여부에 따른 상태 정보를 디스플레이하는 표시부를 더 포함하는 것을 특징으로 하는 키폰 시스템에서 오동작 감지/처리 장치가 제공된다.The malfunction detection / processing apparatus is provided in a key phone system, further comprising a display unit displaying status information according to whether the low speed processing peripheral apparatus determined by the controller is normal.
상기 클럭 지연부는 상기 제어부와 상기 저속 처리 주변 장치간의 동기를 맞춘다.The clock delay unit synchronizes the control unit with the low speed processing peripheral device.
본 발명의 다른 측면에 따르면, 복수의 저속 처리 주변 장치를 액세스하여DTACK 신호를 수신하고, 상기 수신된 DTACK 신호가 미리 정해진 일정 시간 이상 일정한 상태를 유지하는지의 여부를 판단하여 상기 판단결과 상기 DTACK 신호가 미리 정해진 일정 시간 이상 일정한 상태를 유지하면, 해당 저속 처리 주변 장치를 비정상 상태로 판단하고, 상기 비정상 상태의 저속 처리 주변 장치에 대한 상태 정보를 저장함과 동시에 디스플레이하는 것을 특징으로 하는 키폰 시스템에서 오동작 감지/처리 방법이 제공된다.According to another aspect of the present invention, a plurality of low-speed processing peripherals are accessed to receive a DTACK signal, and it is determined whether or not the received DTACK signal remains constant for a predetermined time or more, and the determination result indicates that the DTACK signal Maintains a constant state for a predetermined period of time or more, the slow processing peripheral device is determined to be in an abnormal state, and malfunctions in the keyphone system, wherein the state information about the slow processing peripheral device in the abnormal state is stored and displayed at the same time. A sensing / processing method is provided.
상기 판단결과 상기 DTACK 신호가 미리 정해진 일정 시간 이상 일정한 상태를 유지하지 않으면, 해당 저속 처리 주변 장치를 정상 상태로 판단하고, 상기 DTACK 신호가 클럭 지연된 TA신호가 수신되면, 데이터 처리가 완료된 것으로 인식한다.If the DTACK signal does not maintain a constant state for a predetermined time or more as a result of the determination, it is determined that the slow processing peripheral device is in a normal state, and when the TA signal delayed by the DTACK signal is received, the data processing is recognized as complete. .
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 바람직한 일 실시예에 따른 키폰 시스템에서 오동작 감지/처리 장치의 구성을 개략적으로 나타낸 블럭도이다.2 is a block diagram schematically illustrating a configuration of a malfunction detection / processing device in a key phone system according to an exemplary embodiment of the present invention.
도 2를 참조하면, 키폰 시스템에서 오동작 감지/처리 장치는 제어부(200), 저속 처리 주변 장치(210a, 210b, ...,210n, 이하 210이라 칭함), AND 게이트부(220a, 220b, ...,220n, 이하 220이라 칭함), OC(open Collector)부(230a, 230b, ...,230n, 이하 230이라 칭함), 클럭 지연부(240), 상태 저장부(250), 표시부(260)를 포함한다.Referring to FIG. 2, a malfunction detection / processing device in a key phone system includes a controller 200, a low speed processing peripheral device 210a, 210b,..., 210n, hereinafter referred to as 210, and an AND gate part 220a, 220b,. 220 n, hereinafter referred to as 220), OC (open collector) units 230a, 230b, ..., 230 n, hereinafter referred to as 230, clock delay unit 240, state storage unit 250, display unit ( 260).
상기 제어부(200)는 어드레스 버스와 데이터버스, 읽기/쓰기 신호, 칩선택 신호, 클럭 신호 등을 출력한다.The controller 200 outputs an address bus, a data bus, a read / write signal, a chip select signal, a clock signal, and the like.
또한, 상기 제어부(200)는 저속 처리 주변 장치(210)로부터 출력되는 DTACK(Data Transfer Acknowledgement) 신호의 상태를 파악하여 해당 저속 처리 주변 장치(210)의 정상 여부를 판단하고, 상기 판단 결과에 상응한 DTACK 인에이블 여부 신호를 발생하여 AND 게이트부(220)에 전송한다.In addition, the controller 200 determines whether the corresponding slow processing peripheral 210 is normal by identifying a state of a data transfer acknowledgment (DTACK) signal output from the slow processing peripheral 210 and corresponds to the determination result. A DTACK enable signal is generated and transmitted to the AND gate unit 220.
상기 저속 처리 주변 장치(210)는 상기 제어부(200)에서 출력되는 신호를 입력받고, DTACK 신호를 출력하여 상기 제어부(200)와 AND 게이트부(220)에 전송한다.The low speed processing peripheral device 210 receives a signal output from the controller 200, outputs a DTACK signal, and transmits the DTACK signal to the controller 200 and the AND gate unit 220.
상기 AND 게이트부(220)는 상기 제어부(200)로부터 전송된 DTACK 인에이블 여부 신호에 상응하여 상기 저속 처리 주변 장치(210)에서 출력되는 DTACK 신호를 OC부(230)에 전송한다.The AND gate unit 220 transmits a DTACK signal output from the slow processing peripheral device 210 to the OC unit 230 in response to the DTACK enable signal transmitted from the control unit 200.
즉, 상기 AND 게이트부(220)는 상기 제어부(200)로부터 DTACK 인에이블 신호가 수신되면, 상기 저속 처리 주변 장치(210)에서 출력되는 DTACK 신호를 인에이블시켜 OC부(230)에 전송하고, 상기 제어부(200)로부터 DTACK 디스에이블 신호가 수신되면, 상기 저속 처리 주변 장치(210)에서 출력되는 DTACK 신호를 디스에이블시킨다.That is, when the AND gate unit 220 receives the DTACK enable signal from the controller 200, the AND gate unit 220 transmits the DTACK signal output from the low speed processing peripheral device 210 to the OC unit 230, When the DTACK disable signal is received from the controller 200, the DTACK disable signal output from the slow processing peripheral device 210 is disabled.
상기 AND게이트부(220)에서 출력되는 DTACK 신호가 디스에이블이면, OC부(230)의 출력은 높은 임피던스를 갖는 상태가 된다.If the DTACK signal output from the AND gate unit 220 is disabled, the output of the OC unit 230 has a high impedance.
상기 OC부(230)는 상기 AND 게이트부(220)로부터 전송된 DTACK 신호를 클럭지연부(240)로 전송한다.The OC unit 230 transmits the DTACK signal transmitted from the AND gate unit 220 to the clock delay unit 240.
상기 클럭 지연부(240)는 상기 OC부(230)에서 출력되는 DTACK 신호와 상기 제어부(200)에서 출력되는 클럭 신호, 칩선택 신호를 가지고 상기 제어부(200)와 상기 저속 처리 주변 장치(210)간의 동기를 맞춘다.The clock delay unit 240 has a DTACK signal output from the OC unit 230, a clock signal output from the control unit 200, and a chip selection signal, and the control unit 200 and the low speed processing peripheral device 210. Align your motivation.
상기 상태 저장부(250)는 상기 제어부(200)에서 판단된 저속 처리 주변 장치(210)의 상태 정보를 저장하고, 상기 표시부(260)는 상기 제어부(200)에서 판단된 저속 처리 주변 장치(210)의 상태 정보를 디스플레이한다.The state storage unit 250 stores state information of the low speed processing peripheral device 210 determined by the controller 200, and the display unit 260 stores the low speed processing peripheral device 210 determined by the controller 200. Display status information.
이하 상기와 같이 구성된 키폰 시스템에서 오동작 감지/처리 장치의 동작에 대하여 설명하기로 한다.Hereinafter, the operation of the malfunction detection / processing device in the key phone system configured as described above will be described.
제어부(200)가 복수의 저속 처리 주변 장치(210)를 임의의 순서대로 액세스하면, 상기 제어부(200)가 액세스하는 저속 처리 주변 장치(210)는 DTACK신호를 발생한다. 이때의 DTACK신호는 high 상태에서 low 상태로된 후, 일정 시간이 경과되면 다시 high 상태로 변환한다.When the control unit 200 accesses the plurality of low speed processing peripherals 210 in any order, the low speed processing peripheral 210 accessed by the control unit 200 generates a DTACK signal. At this time, the DTACK signal goes from the high state to the low state, and then changes to the high state again after a predetermined time elapses.
상기 저속 처리 주변 장치(210)에서 발생된 DTACK 신호는 제어부(200)와 AND게이트부(220)에 전송된다. 상기 제어부(200)는 상기 저속 처리 주변 장치(210)에서 출력되는 DTACK 신호의 상태를 감지하여 해당 저속 처리 주변 장치(210)의 상태를 판단한다. 즉, 상기 제어부(200)는 상기 저속 처리 주변 장치(210)에서 출력되는 DTACK 신호가 미리 정해진 일정 시간 이상 동안 일정한 상태를 유지하는지의 여부를 감지하여 해당 저속 처리 주변 장치(210)의 상태를 판단한다.The DTACK signal generated by the slow processing peripheral device 210 is transmitted to the control unit 200 and the AND gate unit 220. The controller 200 detects a state of the DTACK signal output from the low speed processing peripheral 210 and determines the state of the low speed processing peripheral 210. That is, the controller 200 determines whether the DTACK signal output from the low speed processing peripheral device maintains a constant state for a predetermined time or more, and determines the state of the low speed processing peripheral device 210. do.
상기 판단결과 상기 출력되는 DTACK 신호가 미리 정해진 일정 시간동안 일정한 상태를 유지하지 않으면 즉, DTACK 신호가 high 상태에서 low상태로된 후, 일정 시간이 경과되면 다시 high 상태로 변환되면, 상기 제어부(200)는 해당 저속 처리 주변 장치(210)의 상태를 정상 상태로 판단하여 DTACK 인에이블 신호를 발생하여 AND 게이트부(220)에 전송한다.As a result of the determination, if the output DTACK signal does not maintain a constant state for a predetermined time, that is, after the DTACK signal is changed from a high state to a low state, and then is converted to a high state again after a predetermined time, the controller 200 ) Determines the state of the slow processing peripheral device 210 as a normal state, generates a DTACK enable signal, and transmits the DTACK enable signal to the AND gate unit 220.
그러면, 상기 AND 게이트부(220)는 DTACK 신호를 low 상태로하여 OC부(230)에 전송하고, 상기 OC부(230)는 상기 low상태의 DTACK 신호를 클럭 지연부(240)에 전송한다. 상기 클럭 지연부(240)는 상기 OC부(230)로부터 전송된 DTACK 신호를 1클럭 지연시킨 TA(Transfer Acknowledgement) 신호를 발생하여 제어부(200)에 전송한다.Then, the AND gate unit 220 transmits the DTACK signal to the OC unit 230 in a low state, and the OC unit 230 transmits the DTACK signal in the low state to the clock delay unit 240. The clock delay unit 240 generates a TA (Transfer Acknowledgement) signal delayed by one clock from the DTACK signal transmitted from the OC unit 230 and transmits it to the control unit 200.
이때, 상기 제어부(200)는 데이터 버스에 있는 데이터를 읽은후, TA 신호가 low로 입력됨에 따라 칩선택 신호를 high상태로 하여 해당되는 저속 처리 주변 장치(210)에 전송한다. 그러면, 상기 저속 처리 주변 장치(210)는 DTACK 신호를 high로 하여 데이터의 처리가 완료된것으로 간주한다.At this time, the control unit 200 reads the data on the data bus and transmits the chip select signal to the corresponding low speed processing peripheral 210 as the TA signal is input low. Then, the low speed processing peripheral 210 considers that the data processing is completed by setting the DTACK signal high.
만약, 상기 저속 처리 주변 장치(210)에서 출력되는 DTACK 신호가 미리 정해진 일정 시간이 지나도록 계속 low상태 또는 high 상태를 유지하면, 상기 제어부(200)는 해당 저속 처리 주변 장치(210)의 상태를 비정상 상태로 판단하여 DTACK 디스에이블 신호를 발생하여 AND게이트부(220)에 전송한다.If the DTACK signal output from the low speed processing peripheral device 210 maintains a low state or a high state to pass a predetermined time, the controller 200 determines the state of the low speed processing peripheral device 210. It is determined that the abnormal state generates a DTACK disable signal and transmits to the AND gate unit 220.
상기 AND 게이트부(220)는 DTACK 신호를 high 상태로 유지하여 OC부(230)의 출력을 높은 임피던스상태로 되게한다.The AND gate unit 220 maintains the DTACK signal in a high state to bring the output of the OC unit 230 into a high impedance state.
그러면, 상기 제어부(200)는 비정상적인 동작을 하는 저속 처리 주변장치(210)의 액세스를 중단하여 나머지 저속 처리 주변 장치가 정상적인 동작을 하도록하고, 내부적으로 TA 신호를 발생시켜 시스템이 멈추지 않고 정상 동작을 하도록 한다.Then, the control unit 200 stops access to the low speed processing peripheral 210 that performs abnormal operation so that the remaining low speed processing peripheral device operates normally, and internally generates a TA signal to perform normal operation without stopping the system. Do it.
또한, 상기 제어부(200)는 오동작한 저속 처리 주변 장치의 상태 정보를 상태 저장부(250)에 저장하고, 해당 저속 처리 주변 장치의 상태 정보를 표시부(260)에 디스플레이하게 한다.In addition, the controller 200 stores state information of a malfunctioning low speed processing peripheral device in the state storage unit 250 and displays the state information of the low speed processing peripheral device on the display unit 260.
예를 들어, 10개의 저속 처리 주변 장치중에서 4번째 저속 처리 주변 장치가 비정상 상태로 판단된 경우, 상기 제어부(200)는 상태 저장부(250)내의 4번째 저속 처리 주변 장치란에 '비정상'의 형태로 상태 정보를 표시하고, 표시부(260)에 '4번째 저속 처리 주변 장치 비정상'의 형태로 상태 정보를 디스플레이하게 한다.For example, when the fourth slow processing peripheral device is determined to be abnormal among the 10 low speed processing peripheral devices, the controller 200 may display an 'abnormal' value in the fourth slow processing peripheral device in the state storage unit 250. The status information is displayed in the form, and the display unit 260 displays the status information in the form of 'fourth low-speed processing peripheral abnormality'.
도 3은 본 발명의 바람직한 일 실시예에 따른 키폰 시스템에서 오동작 감지 및 처리 방법을 나타낸 흐름도이다.3 is a flowchart illustrating a malfunction detection and processing method in a key phone system according to an exemplary embodiment of the present invention.
도 3을 참조하면, 제어부는 복수의 저속 처리 주변 장치를 임의의 순서대로 액세스하여(S300), 액세스하는 저속 처리 주변 장치에서 발생하는 DTACK 신호를 수신한다(S302).Referring to FIG. 3, the controller accesses a plurality of low speed processing peripheral devices in any order (S300), and receives a DTACK signal generated by the low speed processing peripheral devices to be accessed (S302).
단계 302의 수행후, 상기 제어부는 상기 수신된 DTACK 신호가 미리 정해진 일정 시간 이상동안 일정한 상태를 유지하는지의 여부를 판단한다(S304).After performing step 302, the controller determines whether the received DTACK signal remains constant for a predetermined time or more (S304).
단계 304의 판단결과 상기 수신된 DTACK 신호가 미리 정해진 일정 시간 이상동안 일정한 상태를 유지하면, 상기 제어부는 해당 저속 처리 주변 장치를 비정상 상태로 판단한다(S306).If it is determined in step 304 that the received DTACK signal maintains a constant state for a predetermined time or more, the controller determines that the slow processing peripheral device is in an abnormal state (S306).
그런다음 상기 제어부는 상기 비정상 상태의 저속 처리 주변 장치에 대한 정보를 상태 저장부에 저장함과 동시에 표시부에 디스플레이한다(S308).Then, the control unit stores the information on the low speed processing peripheral device in the abnormal state and simultaneously displays it on the display unit (S308).
추후, 상기 제어부는 상기 상태 저장부에 저장된 상태 정보를 확인하여 비정상 상태의 저속 처리 주변 장치로의 액세스는 중단하게 된다.Subsequently, the controller checks the state information stored in the state storage unit to stop access to the low speed processing peripheral device in an abnormal state.
만약, 단계 304의 판단결과 상기 수신된 DTACK 신호가 미리 정해진 일정 시간 이상 동안 일정한 상태를 유지하지 않으면, 상기 제어부는 해당 저속 처리주변 장치를 정상상태로 판단한다(S310).If it is determined in step 304 that the received DTACK signal does not maintain a constant state for a predetermined time or more, the controller determines that the slow processing peripheral device as a normal state (S310).
그런다음 상기 제어부는 DTACK 신호가 1클럭 지연된 TA 신호가 수신되면(S312), DTACK 신호를 high 상태로 하여 데이터의 처리가 완료됨으로 간주한다(S314).Then, when the TA signal delayed by one clock of the DTACK signal is received (S312), the DTACK signal is set to a high state and the data processing is considered complete (S314).
도 4는 본 발명의 바람직한 일 실시예에 따른 DTACK 신호에 따른 TA 신호를 발생하는 과정을 나타낸 타이밍도이다.4 is a timing diagram illustrating a process of generating a TA signal according to a DTACK signal according to an embodiment of the present invention.
이하 도 2의 장치를 참조하여 DTACK 신호에 따른 TA신호를 발생하는 타이밍도에 대하여 설명하기로 한다.Hereinafter, a timing diagram for generating a TA signal according to a DTACK signal will be described with reference to the apparatus of FIG. 2.
도 4를 참조하면, 저속 처리 주변 장치는 데이터를 제어부에 출력할 준비가 되었을때, 제어부에서 출력되는 칩선택신호가 low 상태이면, DTACK 신호를 low 상태로 한다. 이때, 제어부와 저속 처리 주변 장치는 데이터버스를 통해 읽기/쓰기 신호에 따라 데이터를 양방향으로 교환하게 되므로, 저속 처리 주변 장치는 제어부에서 출력되는 칩선택 신호가 low 상태이고, 읽기/쓰기 신호가 high 상태이면, 어드레스 버스에 의해 지정된 어드레스에 대하여 읽기/쓰기 데이터를 데이터버스를통해 제어부와 교환하게 된다.Referring to FIG. 4, when the low speed processing peripheral device is ready to output data to the controller, the DTACK signal is set to the low state when the chip select signal output from the controller is low. At this time, since the control unit and the low speed processing peripheral device exchange data in both directions according to the read / write signal through the data bus, the low speed processing peripheral device has a low chip select signal output from the control unit and a high read / write signal. In this state, read / write data is exchanged with the control unit via the data bus for the address designated by the address bus.
저속 처리 주변 장치는 칩선택 신호가 low 상태에서 데이터를 제어부에 전달하고자 처리 준비가 끝나면, DTACK 신호를 low로 하여 클럭 지연부에 전송한다.The low speed processing peripheral device transmits the DTACK signal low to the clock delay unit when the chip select signal is ready for processing to transfer data to the controller.
상기 클럭 지연부는 저속 처리 주변 장치에서 출력되는 DTACK 신호를 상기 제어부에서 출력되는 클럭신호의 상승에지를 기준으로 하나의 클럭 주기만큼 지연시킨 TA 신호를 제어부로 출력한다.The clock delay unit outputs a TA signal delayed by one clock period based on the rising edge of the clock signal output from the controller to the controller.
이때, A, B와 같이 DTACK 신호가 어떤 클럭의 상승에지로부터 다음 클럭의 상승에지까지의 1클럭 주기내에서 임의의 타이밍에 발생되면, TA 신호는 그 다음 클럭의 상승에지에서 반전된다.At this time, if the DTACK signal, such as A and B, is generated at any timing within one clock period from the rising edge of one clock to the rising edge of the next clock, the TA signal is inverted at the rising edge of the next clock.
제어부가 데이터 버스에 있는 데이터를 읽은 후, TA 신호가 low 상태일때, 칩선택 신호를 high 상태로 하면, 저속 처리 주변 장치는 DTACK 신호를 high 상태로하여 처리가 완료된것으로 간주한다.After the controller reads the data on the data bus, when the TA signal is low and the chip select signal is set high, the low speed processing peripheral device regards the processing as completed by putting the DTACK signal high.
이와 같이 제어부로 입력되는 TA 신호를 제어부에서 출력되는 칩선택 신호를 기준으로 하나의 클럭 주기만큼 지연되게 하므로, 처리 속도가 빠른 제어부의 셋업 타입과 홀드타임을 하나의 클럭 주기만큼 유지시킬수 있다.As described above, since the TA signal input to the controller is delayed by one clock period based on the chip select signal output from the controller, the setup type and hold time of the controller having a high processing speed can be maintained by one clock cycle.
또한, 저속 처리 주변 장치의 데이터 처리 속도가 일정하지 않을 경우에 클럭 지연부에서 저속 처리 주변장치로부터 출력되는 DTACK 신호를 클럭 신호와 동기시켜 데이터의 액세스 타임을 정확하게 일치시키게 된다.In addition, when the data processing speed of the low speed processing peripheral device is not constant, the clock delay unit synchronizes the DTACK signal output from the low speed processing peripheral device with the clock signal to accurately match the data access time.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 복수의 저속 처리 주변 장치 중에서 적어도 하나의 장치가 오동작하여 정상적으로 동작하는 저속 처리 주변 장치에 영향을 주어 시스템이 비정상적으로 동작하는 것을 방지할 수 있는 키폰 시스템에서 오동작 감지/처리 방법 및 장치를 제공할 수 있다.As described above, according to the present invention, at least one of the plurality of low speed processing peripheral devices malfunctions and affects a low speed processing peripheral device that operates normally, thereby detecting malfunction in a key phone system that can prevent the system from operating abnormally. / Processing methods and apparatus can be provided.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0049470A KR100442437B1 (en) | 2002-08-21 | 2002-08-21 | Apparatus and Method for processing and perceiving wrong action in keyphone system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0049470A KR100442437B1 (en) | 2002-08-21 | 2002-08-21 | Apparatus and Method for processing and perceiving wrong action in keyphone system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040017412A KR20040017412A (en) | 2004-02-27 |
| KR100442437B1 true KR100442437B1 (en) | 2004-07-30 |
Family
ID=37322965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0049470A KR100442437B1 (en) | 2002-08-21 | 2002-08-21 | Apparatus and Method for processing and perceiving wrong action in keyphone system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100442437B1 (en) |
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- 2002-08-21 KR KR10-2002-0049470A patent/KR100442437B1/en not_active IP Right Cessation
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|---|---|
| KR20040017412A (en) | 2004-02-27 |
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