KR100436035B1 - Voltage sensing circuit of semiconductor memory device, especially minimizing dc current - Google Patents

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Abstract

PURPOSE: A voltage sensing circuit of a semiconductor memory device is provided to minimize a DC current by preventing the DC current in a discharge unit from flowing to a serially connected NMOS transistor during a standby mode. CONSTITUTION: A discharge unit(N3,N4) is connected to comparison transistors of a differential amplification unit and comprises serially connected MOS transistors and discharges a current in the differential amplification unit. A current prevention unit(20) prevents the current flowing in the discharge unit by outputting the first voltage signal. A power supply voltage supply control unit is connected to an output node of the differential amplification unit and an external power supply voltage port, and prevents floating of an output signal of the differential amplification unit by being controlled by the first voltage signal. And a voltage divider unit(R1,R2) reduces a DC current to the discharge unit by applying the first voltage signal to one resistor and then using it as a power supply voltage of the comparison transistor.

Description

반도체 메모리 장치의 전압 감지회로Voltage Sensing Circuit of Semiconductor Memory Device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부전원전압 동작 영역에서 외부로부터 수신되는 전압의 변화를 감지하여 출력신호를 일정하게 만들어 퍼포먼스(Performance)의 저하를 방지하는 반도체 메모리 장치의 전압 감지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a voltage sensing circuit of a semiconductor memory device that detects a change in a voltage received from the outside in an external power supply voltage operation region and makes an output signal constant to prevent a decrease in performance. It is about.

일반적으로, 반도체 메모리 장치의 동작대역이 고주파수로 이동하는 경향은 교류특성의 마진(margin) 확보를 어렵게 한다. 따라서 이러한 마진을 확보하기 위하여 반도체 메모리 장치가 외부전원전압 VCC 동작 영역에서 퍼포먼스의 저하 없이 특정 외부전원전압 VCC 이상 또는 이하의 영역에서 출력신호를 논리 "하이(High)" 또는 "로우(Low)"로 만들어 외부로부터 수신되는 전압신호의 변화에 대한 특정회로 예를 들면 어드레스 버퍼(address buffer)의 셋업(set-up) 및 홀드(hold time) 또는 메인 센스앰프(Main sense amplifier)의 스윙(swing)등의 특성을 일정하게 유지할 수 있는 전압 감지회로가 필요하게 된다. 도 1은 종래기술의 일실시예에 따른 전압 감지회로의 회로도이다. 도 1을 참조하면, 피모오스 트랜지스터들 P2, P3와 엔모오스 트랜지스터 N1, N2와 방전부 예를 들면 전류원(10)으로 이루어진 차동증폭부와, 상기 차동증폭부의 엔모오스 트랜지스터 N2의 게이트 단에 접속된 저항성분들 R1, R2의 직렬연결로 이루어진 분압부로 구성되어 있다. 또한 엔모오스 트랜지스터 N1의 입력신호인 기준전압신호 REF는 밴드갭(band gap) 기준전압 발생회로의 출력신호이고 엔모오스 트랜지스터 N2의 입력신호인 분압신호 RDIV는 외부전원전압 VCC를 저항성분들로 분압한 입력신호이다. 상기 기준전압신호 REF는 외부전원전압 VCC의 변화를 미소 전압차로 트랙킹(tracking)(온도 변화도 트랙킹)하는 전압 레벨을 가지는 전압신호이고, 분압신호 RDIV는 외부전원전압 VCC를 저항성분들 R1, R2의 저항비로 분압한 전압 레벨을 가지는 전압신호이다. 이러한 전압 감지회로는 REF∼RDIV≥ΔV 일 때, REF∼RDIV≤ΔV 의 출력신호인 VHDS1을 반전한 레벨로서 동작하게 된다. 이때 외부전원전압 VCC에 대한 동작점 전압은 RDIV(= VCC×{R2/(R1+R2)})와 상기 기준전압신호 REF의 직류전압 레벨로 계산할 수 있다. 전압 감지회로의 출력신호인 VHDS1은 특정회로의 외부전원전압 VCC에 대한 특성과 인에이블 신호 또는 디세이블 신호로 외부전원전압 VCC에 대한 회로 특성을 부가하여 강화시킴으로써 퍼포먼스를 향상시킬 수 있다. 또한 이러한 전압 변화에 대한 교류 특성의 향상은 분압부의 직류전류 IP1와 전류원(10)의 직류전류 IP2를 증가시킴으로 인하여 대기 전류의 증가분만큼이 된다. 그러나 ISB특성이 마진을 가지는 경우에는 상기의 장점을 가진 전압 감지회로를 사용할 수 없게 되는 문제점이 있다.In general, the tendency of the operating band of the semiconductor memory device to move at a high frequency makes it difficult to secure a margin of AC characteristics. Therefore, in order to secure such a margin, the semiconductor memory device may logic "high" or "low" the output signal in a region above or below a specific external power voltage VCC without degrading performance in the external power supply voltage VCC operating region. Specific circuits for changes in voltage signals received from the outside, eg set-up and hold time of address buffers or swings of main sense amplifiers. There is a need for a voltage sensing circuit capable of keeping the characteristics of the lamp constant. 1 is a circuit diagram of a voltage sensing circuit according to an embodiment of the prior art. Referring to FIG. 1, a differential amplifier consisting of PMOS transistors P2 and P3, an NMOS transistor N1 and N2, and a discharge part, for example, a current source 10, is connected to a gate terminal of the NMOS transistor N2 of the differential amplifier part. It consists of a voltage divider consisting of a series connection of the resistive components R1, R2. In addition, the reference voltage signal REF, which is an input signal of the NMOS transistor N1, is an output signal of a band gap reference voltage generation circuit, and the divided signal RDIV, which is an input signal of the NMOS transistor N2, divides the external power supply voltage VCC into resistance components. It is an input signal. The reference voltage signal REF is a voltage signal having a voltage level that tracks the change of the external power supply voltage VCC with a small voltage difference (tracking the temperature change), and the divided signal RDIV converts the external power supply voltage VCC into the resistance components R1 and R2. A voltage signal having a voltage level divided by a resistance ratio. The voltage sensing circuit operates at a level inverting VHDS1, which is an output signal of REF to RDIV≤ΔV, when REF to RDIV≥ΔV. At this time, the operating point voltage for the external power supply voltage VCC may be calculated as the RDIV (= VCC × {R2 / (R1 + R2)}) and the DC voltage level of the reference voltage signal REF. The output signal of the voltage sensing circuit VHDS1 can improve performance by adding and enhancing the characteristics of the external power supply voltage VCC of a specific circuit and the circuit characteristics of the external power supply voltage VCC with an enable signal or a disable signal. In addition, the improvement of the AC characteristic with respect to such a voltage change is increased by the increase of the standby current by increasing the DC current IP1 of the voltage divider and the DC current IP2 of the current source 10. However, when the I SB characteristic has a margin, there is a problem in that the voltage sensing circuit having the above advantages cannot be used.

본 발명의 목적은 저항 소자의 전원을 대기 모드시에 0V에 근접하게 만들고 방전부에 흐르는 직류전류를 직렬 연결된 엔모오스 트랜지스터로 대기 모드시 거의 흐르지 않도록 하여 직류전류를 최소화시킬 수 있는 반도체 메모리 장치의 전압 감지회로를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device capable of minimizing a direct current by bringing a power of a resistance element close to 0 V in a standby mode and directing a direct current flowing in a discharge part to a series-connected enMOS transistor in a standby mode. The present invention provides a voltage sensing circuit.

본 발명의 다른 목적은 교류 특성에 대한 장점을 유지하면서 직류전류의 감소를 가질 수 있는 반도체 메모리 장치의 전압 감지회로를 제공함에 있다.Another object of the present invention is to provide a voltage sensing circuit of a semiconductor memory device which can have a reduction in direct current while maintaining an advantage of alternating current characteristics.

도 1은 종래 기술의 일실시예에 따른 전압 감지회로의 회로도.1 is a circuit diagram of a voltage sensing circuit according to an embodiment of the prior art.

도 2는 본 발명의 일실시예에 따른 전압 감지회로의 회로도.2 is a circuit diagram of a voltage sensing circuit according to an embodiment of the present invention.

도 3은 도 1과 도 2를 비교한 전압특성도.3 is a voltage characteristic diagram comparing FIG.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 기준전압과 외부로부터의 인가전압을 비교하여 소정 레벨 증폭하여 일정레벨로 출력하기 위한 차동 증폭부를 가지는 반도체 메모리 장치의 전압 감지회로에 있어서, 상기 차동 증폭부의 비교 트랜지스터들과 접속되고 모오스 트랜지스터의 직렬연결로 이루어지며 상기 차동 증폭부내의 전류를 방전하기 위한 방전부와, 칩 선택 핀으로부터의 칩 비선택 신호와 전원전압 강하를 위한 전원전압 강하신호에 응답하여 소정의 제1전압신호를 출력하여 상기 방전부에 흐르는 전류를 차단하기 위한 전류차단부와, 상기 차동증폭부의 출력노드에 일단이 접속되고 타단이 외부전원전압 단자에 접속되어 상기 제1전압신호에 의해 제어되어 상기 차동증폭부의 출력신호의 플로팅을 방지하기 위한 전원전압 공급제어부와, 상기 비교 트랜지스터의 제어단에 접속되고 저항성분들의 직렬연결로 이루어지며 상기 제1전압신호를 상기 저항성분들 중 하나의 저항성분에 인가하여 상기 비교트랜지스터의 전원전압으로 사용하므로써 상기 방전부로의 직류전류를 감소시키기 위한 분압부를 가짐을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, in the voltage sensing circuit of a semiconductor memory device having a differential amplifier for comparing a reference voltage and an applied voltage from the outside and a predetermined level amplification output to a predetermined level, A discharge part connected to the comparison transistors of the differential amplifier part and connected in series with a MOS transistor, for discharging a current in the differential amplifier part, a chip non-selection signal from a chip select pin and a power supply voltage drop for a power supply voltage drop; A current blocking unit for outputting a predetermined first voltage signal in response to the signal to cut off the current flowing to the discharge unit, and one end of the differential amplifier unit to an output node and the other end to an external power supply terminal; Controlled by one voltage signal to prevent floating of the output signal of the differential amplifier. A power supply voltage supply control unit and a control terminal of the comparison transistor and connected in series with resistance components, and by applying the first voltage signal to one of the resistance components to use as a power supply voltage of the comparison transistor, It is characterized by having a voltage divider for reducing the direct current to the discharge portion.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings.

도 2는 본 발명의 일실시예에 따른 전압 감지회로의 회로도이다. 도 2를 참조하면, 외부전원전압 VCC 단자에 각각 소오스가 접속된 피모오스 트랜지스터들 P2, P3과 상기 피모오스 트랜지스터들 P2, P3 각각의 드레인에 각각의 드레인이 접속되며 각 게이트 단자에 기준전압신호 REF, 분압신호 RDIV를 입력으로 하는 엔모오스 트랜지스터들 N1, N2로 구성된 차동증폭부와, 일단이 상기 엔모오스 트랜지스터들 N1, N2의 공통 소오스단에 접속되며 게이트단으로 각각 기준전압신호 REF, 제1전압신호 PVDD를 입력으로 하여 직렬연결된 엔모오스 트랜지스터들 N3, N4로 구성된 방전부와, 소정의 제1전압신호 PVDD 입력단자와 일단이 접속되며 타단이 상기 엔모오스 트랜지스터 N2의 게이트단에 접속되는 저항성분 R1과 일단이 접지전압 VSS 단자에 접속되며 타단이 상기 저항성분 R1에 직렬연결 되며 동시에 상기 엔모오스 트랜지스터 N2의 게이트단에 접속되는 저항성분 R2로 구성된 분압부와, 상기 엔모오스 트랜지스터 N4의 게이트단에 출력단이 접속되며 전원전압 강하신호 PDOWN과 칩 비선택 신호 DESELECTB의 반전신호를 두 입력으로 하여 반전논리합 하는 노아게이트(NOR Gate, 20)로 구성된 전류차단부와, 드레인이 상기 피모오스 트랜지스터 P2의 드레인 및 엔모오스 트랜지스터 N1의 드레인과 공통 접속되고 소오스가 외부전원전압 VCC 단자에 접속되며 게이트단으로 상기 전류차단부로부터의 상기 제1전압신호 PVDD를 입력으로 하는 피모오스 트랜지스터 P1 예를 들면 전원전압 공급제어부로 구성되어 있다. 여기서, 기준전압신호 REF는 엔모오스 트랜지스터들 N1, N3에 공통으로 인가된다. 또한 전원전압 강하신호 PDOWN은 외부 핀 신호의 버퍼 출력신호로 논리 "하이" 시에 반도체 장치를 전원 강하상태로 만들어 대기 전류를 감소시키는 신호이다. 칩 비선택 신호 DESELECT는 칩 인에이블(enable) 신호인 CSXB를 논리화한 신호로 논리 "로우" 시에 칩을 비선택하여 데이터 경쟁과 대기전류를 감소시키게 된다. 또한 제1전압신호 PVDD는 상기 전원전압 강하신호 PDOWN과 칩 비선택 신호 DESELECTB의 반전신호를 노아게이트(NOR Gate, 20)을 통하여 반전논리합하여 상기 외부 핀 신호가 논리 "하이"이거나 칩 인에이블 신호 CSXB가 논리 "하이" 일 때 분압부의 전원으로 인가됨과 동시에 엔모오스 트랜지스터 N4에 입력신호로 인가된다. 피모오스 트랜지스터 P1은 제1전압신호 PVDD가 논리 "로우"일 때 전압 감지회로의 출력신호 VHDS1의 플로팅(Floating)을 방지하기 위해 VHDS1을 논리 "하이" 레벨 상태로 유지시키는 역할을 한다. 따라서 외부 핀이 논리 "하이"이거나 칩 인에이블 신호 CSXB가 논리 "하이"일 때 직류전류는 0 mA로 되어 ISB특성에 충분한 마진을 갖게 된다.2 is a circuit diagram of a voltage sensing circuit according to an embodiment of the present invention. Referring to FIG. 2, respective drains are connected to drains of PMOS transistors P2 and P3 having a source connected to an external power supply voltage VCC terminal and drains of the PMOS transistors P2 and P3, respectively, and a reference voltage signal is connected to each gate terminal. REF, a differential amplifier consisting of the NMOS transistors N1 and N2 which input the divided signal RDIV, and one end of which is connected to a common source terminal of the NMOS transistors N1 and N2, respectively, and the reference voltage signal REF, A discharge part composed of enmos transistors N3 and N4 connected in series with one voltage signal PVDD as an input, one end of a predetermined first voltage signal PVDD input terminal is connected, and the other end is connected to a gate end of the enmos transistor N2 One end of the resistor component R1 is connected to the ground voltage VSS terminal and the other end thereof is connected in series with the resistor component R1. A voltage divider consisting of a resistor R2 connected to the transistor terminal and an output terminal are connected to the gate terminal of the NMOS transistor N4. A current blocking portion (NOR Gate) 20 and a drain connected in common with the drain of the PMOS transistor P2 and the drain of the NMOS transistor N1, and a source connected to an external power supply voltage VCC terminal, and the current blocking portion as a gate terminal. For example, the PMOS transistor P1 which inputs the said 1st voltage signal PVDD from a power supply voltage control part is comprised. Here, the reference voltage signal REF is commonly applied to the NMOS transistors N1 and N3. In addition, the power supply voltage drop PDOWN is a buffer output signal of an external pin signal, which decreases the standby current by bringing the semiconductor device to a power down state at logic "high". The chip non-selection signal DESELECT is a signal obtained by logicing the chip enable signal CSXB, which reduces data contention and quiescent current by deselecting the chip at logic “low”. In addition, the first voltage signal PVDD inverts and logically inverts the inverted signal of the power supply voltage drop PDOWN and the chip non-selection signal DESELECTB through a NOR gate 20 so that the external pin signal is a logic “high” or a chip enable signal. When CSXB is logic " high ", it is applied to the power supply of the voltage divider and simultaneously applied to the NMOS transistor N4 as an input signal. PMOS transistor P1 serves to maintain VHDS1 in a logic "high" level state to prevent floating of the output signal VHDS1 of the voltage sensing circuit when the first voltage signal PVDD is logic "low". Thus, when the external pin is logic "high" or the chip enable signal CSXB is logic "high", the DC current will be 0 mA, giving sufficient margin for the I SB characteristics.

도 3은 도 1 및 도 2를 비교한 전압 특성도이다. 도 3을 참조하면, 본 발명의 대기모드(stand-by mode)시 시간에 따른 직류전류 특성 곡선 A와 종래기술의 대기모드시 시간에 따른 직류전류 특성 곡선 B를 보여준다. 본 발명의 곡선 A는 초기모드(initial mode)시와 대기모드시의 직류전류 특성이 저전류로 거의 일정하게 나타난다. 그러나 종래기술의 곡선 B는 초기 모드시에는 저전류이었다가 대기모드로 진입하면서 급격히 상승하고 불규칙한 파형을 가진다.3 is a voltage characteristic diagram comparing FIGS. 1 and 2. Referring to FIG. 3, the DC current characteristic curve A with time in the standby mode of the present invention and the DC current characteristic curve B with time in the standby mode of the prior art are shown. Curve A of the present invention shows that the DC current characteristics in the initial mode and the standby mode are almost constant with low current. However, the curve B of the prior art has a low current in the initial mode and then rapidly rises and has an irregular waveform as it enters the standby mode.

상기한 본 발명의 전압 감지회로에 따르면, 저항 소자의 전원을 대기 모드시에 0V에 근접하게 만들고 방전부에 흐르는 직류전류를 직렬 연결된 엔모오스 트랜지스터로 대기 모드시 거의 흐르지 않도록 하여 직류전류를 최소화시키며, 교류 특성에 대한 장점을 유지하면서 직류전류의 감소를 가질 수 있는 효과가 있다.According to the voltage sensing circuit of the present invention, the power supply of the resistance element is close to 0V in the standby mode, and the DC current flowing through the discharge portion is minimized in the standby mode by minimizing the DC current by flowing in the standby mode in series connected enmos transistor. Therefore, there is an effect that can reduce the DC current while maintaining the advantage of the AC characteristics.

Claims (5)

기준전압과 외부로부터의 인가전압을 비교하여 소정 레벨 증폭하여 일정레벨로 출력하기 위한 차동 증폭부를 가지는 반도체 메모리 장치의 전압 감지회로에 있어서,In the voltage sensing circuit of a semiconductor memory device having a differential amplifier for comparing a reference voltage and an applied voltage from the outside to a predetermined level and output a predetermined level, 상기 차동 증폭부의 비교 트랜지스터들과 접속되고 모오스 트랜지스터의 직렬 연결로 이루어지며 상기 차동 증폭부내의 전류를 방전하기 위한 방전부와,A discharge unit connected to the comparison transistors of the differential amplifier and connected in series with a MOS transistor to discharge current in the differential amplifier; 칩 선택 핀으로부터의 칩 비선택 신호와 전원전압 강하를 위한 전원전압 강하신호에 응답하여 소정의 제1전압신호를 출력하여 상기 방전부에 흐르는 전류를 차단하기 위한 전류차단부와,A current cut-off part for outputting a predetermined first voltage signal in response to a chip non-selection signal from a chip select pin and a power supply voltage drop for power supply voltage drop to cut off the current flowing to the discharge part; 상기 차동증폭부의 출력노드에 일단이 접속되고 타단이 외부전원전압 단자에 접속되어 상기 제1전압신호에 의해 제어되어 상기 차동증폭부의 출력신호의 플로팅을 방지하기 위한 전원전압 공급제어부와,A power supply voltage supply controller for connecting one end of the differential amplifier to an output node and the other end to an external power supply voltage terminal to be controlled by the first voltage signal to prevent the output signal of the differential amplifier from floating; 상기 비교 트랜지스터의 제어단에 접속되어 저항성분들의 직렬 연결로 이루어지며 상기 제1전압신호를 상기 저항성분들중 하나의 저항성분에 인가하여 상기 비교트랜지스터의 전원전압으로 사용하므로써 상기 방전부로의 직류전류를 감소시키기 위한 분압부를 구비함을 특징으로 하는 반도체 메모리 장치의 전압 감지회로.It is connected to the control terminal of the comparison transistor to form a series connection of the resistance components, by applying the first voltage signal to one of the resistance components of the resistor to use the power supply voltage of the comparison transistor to direct the DC current to the discharge unit And a voltage divider for reducing the voltage sensing circuit of the semiconductor memory device. 제1항에 있어서, 상기 전류차단부가, 상기 칩 비선택 신호를 반전하기 위한 인버터와, 상기 전원전압 강하신호 및 상기 인버터로부터의 칩 비선택 신호의 반전신호를 두 입력으로 하여 반전논리합 하여 상기 제1전압신호를 출력하는 노아게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 전압 감지회로.2. The circuit of claim 1, wherein the current interrupting unit is inverted and logic-inverted using two inputs of an inverter for inverting the chip non-selection signal, an inverted signal of the power voltage drop signal and a chip non-selection signal from the inverter. A voltage sensing circuit of a semiconductor memory device, characterized by comprising a noar gate for outputting a voltage signal. 제1항에 있어서, 상기 전원전압 공급제어부가, 논리 "로우" 상태의 상기 제1전압신호에 의해 상기 차동증폭부의 출력노드를 논리 "하이" 레벨로 유지시킴을 특징으로 하는 반도체 메모리 장치의 전압 감지회로.The voltage of the semiconductor memory device as claimed in claim 1, wherein the power supply voltage supply control unit maintains an output node of the differential amplifier unit at a logic "high" level by the first voltage signal in a logic "low" state. Sensing circuit. 제1항에 있어서, 상기 전원전압 공급제어부가 피모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 전압 감지회로.The voltage sensing circuit of claim 1, wherein the power supply voltage supply control unit comprises a PMOS transistor. 제1항에 있어서, 상기 저항성분들 중 하나의 저항성분에 상기 외부전원전압 단자를 접속시키며 상기 저항성분에 접속된 다른 저항성분의 일단에 상기 제1전압신호로서 제어되는 엔모오스 트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치의 전압 감지회로.The NMOS transistor of claim 1, further comprising an NMOS transistor connected to the external power supply voltage terminal to one of the resistance components and controlled as the first voltage signal at one end of the other resistance component connected to the resistance component. Voltage sensing circuit of a semiconductor memory device, characterized in that.
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