KR100434477B1 - Device and method for reducing sram test vector generated by using march algorithm - Google Patents

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Abstract

PURPOSE: A device and a method for reducing an SRAM test vector generated by using a March algorithm are provided to reduce a test expense and improve productivity because a test time is reduced by reducing a size of the SRAM test vector. CONSTITUTION: A lamp signal generator(20) generates/outputs lamp signals to an address generator(22). The address generator outputs an address signal to a vector memory(24) by synchronizing with the lamp signal. The vector memory receives/stores the designed test vector through an input terminal and outputs the stored SRAM test vector to a digital channel(26) by responding to the address signal. The digital channel outputs the SRAM test vector output from the vector memory and the lamp signal synchronized with the SRAM test vector to a logic device including an SRAM. The logic device is tested by inputting the address signal and the test vector output from the digital channel.

Description

스테이틱 램 테스트용 벡터 감소 장치 및 방법Vector Reduction Device and Method for Static RAM Test

본 발명은 스테이틱 램을 포함하는 논리 디바이스의 테스트에 관한 것으로서, 특히, 마치 알고리즘(MARCH ALGORITHM)을 이용하여 생성된 스테이틱 램 테스트용 벡터를 감소하는 스테이틱 램 테스트용 벡터 감소 장치 및 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a test of a logic device including a static ram, and more particularly, to a vector reduction apparatus and method for static ram testing that reduces a vector for static ram testing generated using an algorithm (MARCH ALGORITHM). It is about.

반도체는 기능적으로 디지탈 부분과 아날로그 부분으로 크게 구분된다. 종래에는 제품을 구분할 때, 디지탈 집적회로(IC)와 아날로그 집적회로로 구별이 확연히 되었으나 반도체 기술의 발전으로 혼합(mixed) 집적회로가 나왔으며, 이 혼합집적회로에 의해 그 벽이 무너지고 있다. 따라서, 과거에 디지탈 집적회로의 테스트에 국한되어 사용되었던 테스트 벡터(vector)는 현재 개발되는 거의 모든 제품을 테스트하기 위해 사용되고 있는 실정히다. 여기서, 테스트 벡터는 논리 디바이스를 테스트하기 위한 데이타의 조합을 의미한다.Semiconductors are functionally divided into digital and analog parts. Conventionally, when the products are separated, the distinction between digital integrated circuits (ICs) and analog integrated circuits has been clarified. However, due to the development of semiconductor technology, mixed integrated circuits have emerged, and the walls have been broken by the mixed integrated circuits. Thus, test vectors, which have been used exclusively for testing digital integrated circuits in the past, are currently being used to test almost all products that are currently being developed. Here, the test vector means a combination of data for testing a logic device.

이하, 종래의 벡터 테스트 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a conventional vector test method will be described as follows with reference to the accompanying drawings.

도 1은 종래의 벡터 테스트 방법을 설명하기 위한 플로우차트로서, 설정된 테스트용 벡터를 이용하여 논리 디바이스를 테스트하는 단계(제10∼14단계)로 이루어진다.1 is a flowchart for explaining a conventional vector test method, and includes a step (steps 10 to 14) of testing a logic device using a set test vector.

도 1을 참조하면, 벡터 테스트를 위해서 먼저 테스트용 벡터를 설정한다(제10단계). 제10단계에서는 후술되는 마치 알고리즘으로 발생한 크기가 큰 직렬 벡터를 테스트 장치의 포맷으로 설정한다. 제10단계후에, 벡터 메모리(미도시)에 저장된 테스트 벡터를 읽어낸다(제12단계). 즉, 벡터 메모리(미도시)에 로드(load)된 벡터를 독출하기 시작한다. 제12단계후에, 독출된 테스트 벡터를 이용하여 논리 디바이스를 테스트한다(제14단계).Referring to FIG. 1, a test vector is first set for a vector test (step 10). In the tenth step, a large serial vector generated by an algorithm as described later is set as a format of a test apparatus. After the tenth step, a test vector stored in the vector memory (not shown) is read (step 12). That is, it starts to read the vector loaded in the vector memory (not shown). After step 12, the logic device is tested using the read test vector (step 14).

한편, 혼합 집적회로 또는 디지탈 집적회로가 갖는 기능의 신뢰성은 폴트 커버리지(fault coverage) 즉, 제품의 불량을 검출할 수 있는 확률로 대변되는데 이를 100%에 근접시키기 위해서는 전술한 테스트 벡터의 갯수와 길이가 늘어나는 것은 필연적이다. 그러나, 제품을 테스트하는 테스트 장비에 테스트 벡터를 저장하는 벡터 메모리(미도시)의 크기가 극히 제한되어 있기 때문에 테스트 벡터의 크기와갯수가 무한히 늘어나는 것은 허용되지 않는 문제점이 있다.On the other hand, the reliability of a function of a mixed integrated circuit or a digital integrated circuit is represented by fault coverage, that is, a probability of detecting a defect of a product, and the number and length of the test vectors described above are close to 100%. Is inevitable. However, since the size of the vector memory (not shown) storing the test vector in the test equipment for testing the product is extremely limited, there is a problem that the infinite increase in the size and number of the test vectors is not allowed.

물론, 벡터 메모리(미되)의 깊이를 초과하는 테스트 벡터를 테스트할 때마다 로딩하여 테스트하는 방법이 있으나, 이 경우, 테스트 시간이 매우 길어져서 테스트 비용 증가 및 생산성이 저하되는 문제점이 있었다.Of course, there is a method of loading and testing each time a test vector exceeding the depth of the vector memory (minimum), in this case, the test time is very long, there is a problem that the test cost increases and productivity is lowered.

본 발명이 이루고자 하는 기술적 과제는, 스태이틱 램(SRAM:Static RAM)을 테스트하기 위해, 마치 알고리즘(MARCH ALGORITHM)을 이용하여 생성된 스테이틱 램 테스트용 벡터를 감소하는 스테이틱 램 테스트용 벡터 감소 장치를 제공하는데 있다.The technical problem to be achieved by the present invention, a static RAM test vector for reducing the static RAM test vector generated using an algorithm (MARCH ALGORITHM) to test a static RAM (SRAM) It is to provide a reduction device.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 스테이틱 램 테스트용 벡터 감소 장치에서 수행되는 스테이틱 램 테스트용 벡터 감소 방법을 제공하는데 있다.Another object of the present invention is to provide a vector reduction method for a static ram test performed in the vector reduction device for static ram testing.

도 1은 종래의 벡터 테스트 방법을 설명하기 위한 플로우차트이다.1 is a flowchart illustrating a conventional vector test method.

도 2는 MARCH C-(10N) 알고리즘의 구조를 나타내는 도면이다.2 is a diagram illustrating the structure of a MARCH C- (10N) algorithm.

도 3은 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 장치의 블럭도이다.3 is a block diagram of a vector reduction apparatus for static RAM test according to the present invention.

도 4는 도 3에 도시된 램프 신호 발생부로부터 발생되는 램프 신호의 파형도이다.FIG. 4 is a waveform diagram of a ramp signal generated from the ramp signal generator shown in FIG. 3.

도 5는 도 3에 도시된 장치에서 수행되는 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 방법을 설명하기 위한 플로우차트이다.FIG. 5 is a flowchart for describing a vector reduction method for static RAM testing according to the present invention performed in the apparatus shown in FIG. 3.

상기 과제를 이루기 위해, 스테이틱 램을 포함하는 논리 디바이스를 테스트하고, 메모리 테스트 옵션이 없는 테스트 장치에서 사용되는 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 장치는, 두가지의 서로 다른 기울기들을 갖는 ln2N개의 램프 신호들을 발생하는 램프 신호 발생 수단과, 입력한 상기 램프 신호들에 동기되는 어드레스 신호를 발생하는 어드레스 발생 수단과, 마치 알고리즘(MARCH ALGORITHM)을 이용하여 생성된 스테이틱 램 테스트용 벡터를 저장하고, 저장한 상기 테스트용 벡터를 상기 어드레스 신호에 응답하여 출력하는 벡터 메모리 및 상기 벡터 메모리로부터 출력되는 상기 스테이틱 램 테스트용 벡터 및 입력한 벡터에 동기되는 상기 램프 신호들을 상기 논리 디바이스로 출력하는 디지탈 채널로 구성되고, 상기 N은 상기 벡터 메모리의 어드레스 갯수이고, 상기 논리 디바이스는 상기 디지탈 채널의 출력을 입력하여 테스팅되는 것이 바람직하다.In order to achieve the above object, the vector reduction device for testing the static ram according to the present invention, which is used in a test apparatus that tests a static device including the static RAM and does not have a memory test option, ln having two different inclinations A ramp signal generating means for generating 2 N ramp signals, an address generating means for generating an address signal synchronized with the input ramp signals, and a static RAM test vector generated using an algorithm MARCH ALGORITHM And a vector memory for outputting the stored test vector in response to the address signal, the static RAM test vector output from the vector memory, and the ramp signals synchronized with the input vector to the logic device. Digital channel for outputting, wherein N is the vector memo And an address number, said logic device is preferably in testing the output of the digital channel.

상기 다른 과제를 이루기 위해, 스테이틱 램을 포함하는 논리 디바이스를 테스트하고, 메모리 테스트 옵션이 없는 테스트 장치에서 수행되는 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 방법은, 마치 알고리즘(MARCH ALGORITHM)을 이용하여 생성된 스테이틱 램 테스트용 벡터를 저장하기 위한 방을 생성하는 단계와, 상기 방에 상기 스테이틱 램 테스트용 벡터를 저장하는 단계 및 저장된 상기 스테이틱 램 테스트용 벡터를 램프 신호에 상응하여 독출시키는 단계로 이루어지고, 상기 논리 디바이스는 독출된 상기 테스트용 벡터 및 상기 독출에 사용된 램프 신호를 입력하여 테스팅되는 것이 바람직하다.In order to achieve the above object, the vector reduction method for the static RAM test according to the present invention, which is performed in a test apparatus without a static test and tests the logical device including the static RAM, is an algorithm (MARCH ALGORITHM). Generating a room for storing a static ram test vector generated using the same, storing the static ram test vector in the room, and storing the stored static ram test vector in accordance with a ramp signal. Preferably, the logic device is tested by inputting the read test vector and the ramp signal used for the read.

본 발명에서는, 여러 벡터들중에서 크기가 큰 편에 해당하는 SRAM 테스트 벡터를 이용하여 SRAM을 테스트할 때 사용된 MARCH C-(10N) 알고리즘의 원리를 이용하여 SRAM 테스트용 벡터의 크기를 감소시켰다.In the present invention, the size of the SRAM test vector is reduced by using the principle of the MARCH C- (10N) algorithm used when testing the SRAM using the SRAM test vector corresponding to the larger one among the various vectors.

도 2는 MARCH C-(10N) 알고리즘의 구조를 나타내는 도면으로서, 어드레스의 수가 4이고, 데이타의 비트 폭이 2인 경우에 해당한다.2 is a diagram showing the structure of the MARCH C- (10N) algorithm, which corresponds to the case where the number of addresses is four and the bit width of the data is two.

MARCH C-(10N) 알고리즘은 어드레스를 증감할때, 10번의 독출 및 기입 반전을 반복하는 형태이다. 이 때, 벡터의 길이(L)는 다음 수학식 1과 같다.The MARCH C- (10N) algorithm repeats 10 read and write inversions when increasing or decreasing an address. At this time, the length L of the vector is as shown in Equation 1 below.

L = 10N*(log2B+1)L = 10N * (log 2 B + 1)

여기서, N은 벡터 메모리의 어드레스 갯수이고, B는 데이타 비트 폭이다.Where N is the number of addresses in the vector memory and B is the data bit width.

만일, 어드레스의 갯수가 4이고 데이타 비트폭이 2이면 벡터의 길이는 80라인이 된다. 그러나, 어드레스의 크기가 11비트이고, 데이타의 비트폭이 8이라면, 1종류의 데이타에 대한 벡터의 길이는 81920 라인이 되고, 데이타의 종류가 (0000 0000), (1111 1111), (1010 1010), (0101 0101)등 4가지라면 벡터의 길이는 81920*4=3276809 라인과 같이 길어진다. 즉, 도 1에 도시된 종래의 방법으로는 벡터 발생시 어드레스를 직렬로 나열함으로써 벡터의 크기가 증가되는 것을 피할 수 없었다.If the number of addresses is four and the data bit width is two, the length of the vector is 80 lines. However, if the address size is 11 bits and the data bit width is 8, the vector length for one type of data is 81920 lines, and the types of data are (0000 0000), (1111 1111), (1010 1010). ), (0101 0101), the length of the vector is as long as 81920 * 4 = 3276809. That is, in the conventional method shown in FIG. 1, it is inevitable that the size of the vector is increased by arranging addresses in series when the vectors are generated.

이하, 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, with reference to the accompanying drawings, the configuration and operation of the static RAM test vector reduction device according to the present invention will be described as follows.

도 3은 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 장치의 블럭도로서, 램프 신호 발생부(20), 어드레스 발생부(22), 벡터 메모리(24) 및 디지탈 채널(26)로 구성된다.3 is a block diagram of the vector reduction apparatus for the static RAM test according to the present invention, and includes a ramp signal generator 20, an address generator 22, a vector memory 24, and a digital channel 26. As shown in FIG.

도 4는 도 3에 도시된 램프 신호 발생부(20)로부터 발생되는 램프 신호의 파형도로서, N이 8인 경우이다.4 is a waveform diagram of a ramp signal generated from the ramp signal generator 20 shown in FIG. 3, where N is 8.

도 3을 참조하면, 램프 신호 발생부(20)는 벡터 메모리(24)의 비트 폭에 맞게 증가 및 감소하는 두가지의 기울기를 갖는 ln2N개의 램프 신호들을 생성하여 어드레스 발생부(22)로 출력한다. 어드레스 발생부(22)는 램프 신호 발생부(20)로부터 출력되는 램프 신호에 동기되어 어드레스 신호를 벡터 메모리(24)로 출력한다.Referring to FIG. 3, the ramp signal generator 20 generates ln 2 N ramp signals having two slopes that increase and decrease in accordance with the bit width of the vector memory 24, and output the same to the address generator 22. do. The address generator 22 outputs the address signal to the vector memory 24 in synchronization with the ramp signal output from the ramp signal generator 20.

벡터 메모리(24)는 설계된 테스트 벡터를 입력단자 IN을 통해 입력하여 저장하고, 저장된 SRAM 테스트용 벡터를 어드레스 신호에 응답하여 디지탈 채널(26)로 출력한다. 이 때, 디지탈 채널(26)은 벡터 메모리(24)로부터 출력되는 SRAM 테스트용 벡터 및 벡터 메모리(24)로부터 출력되는 SRAM 테스트용 벡터에 동기된 램프 신호(또는 어드레스 신호)를 출력단자 OUT를 통해 SRAM을 포함하는 논리 디바이스로 출력한다. 한편, 논리 디바이스(미도시)는 디지탈 채널(26)로부터 출력되는 어드레스 신호 및 테스트용 벡터를 입력하여 테스팅된다. 한편, 도 3에 도시된 램프 신호 발생부(20)는 논리 디바이스 테스트 장비(미도시)에서 사용되는 소스 메모리(source memory)를 이용하여 구현될 수 있다.The vector memory 24 inputs and stores the designed test vector through the input terminal IN, and outputs the stored SRAM test vector to the digital channel 26 in response to the address signal. At this time, the digital channel 26 outputs a ramp signal (or address signal) synchronized with the SRAM test vector output from the vector memory 24 and the SRAM test vector output from the vector memory 24 through the output terminal OUT. Output to a logic device containing an SRAM. On the other hand, the logic device (not shown) is tested by inputting an address signal and a test vector output from the digital channel 26. Meanwhile, the ramp signal generator 20 illustrated in FIG. 3 may be implemented using a source memory used in a logic device test equipment (not shown).

그러므로, 실제 벡터 메모리(24)에는 최소한의 벡터만을 로딩하면 되므로, 벡터 크기가 줄어들 수 있다.Therefore, since only the minimum vector needs to be loaded into the actual vector memory 24, the vector size can be reduced.

도 5는 도 3에 도시된 장치에서 수행되는 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 방법을 설명하기 위한 플로우차트로서, SRAM 테스트용 벡터를 저장한 후, 램프(RAMP) 신호에 상응하여 독출하는 단계(제30∼34단계)로 이루어진다.FIG. 5 is a flowchart illustrating a method for reducing a static RAM test vector according to the present invention performed by the apparatus shown in FIG. 3. After storing the SRAM test vector, a read corresponding to a RAMP signal is performed. The shipment is made up of steps (30 to 34).

도 5를 참조하면, 먼저 MARCH 알고리즘을 이용하여 생성된 SRAM 테스트용 벡터를 벡터 메모리(24)에 저장하기 위한 방(ROOM)을 생성한다(제30단계). 왜냐하면, SRAM 테스트용 벡터는 벡터 메모리(24)내에서 방으로 분할된 각 영역에 저장되기 때문이다. 제30단계후에, SRAM 테스트용 벡터를 벡터 메모리(24)내에 생성된 각 해당 방에 저장한다(제32단계).Referring to FIG. 5, first, a room ROOM for storing the SRAM test vector generated by the MARCH algorithm in the vector memory 24 is generated (step 30). This is because the vector for the SRAM test is stored in each area divided into rooms in the vector memory 24. After the thirtieth step, an SRAM test vector is stored in each corresponding room created in the vector memory 24 (step 32).

제32단계후에, 램프 신호에 동기되어 SRAM 테스트용 벡터를 벡터 메모리(24)로부터 독출한다(제34단계). 즉, 도 4에 도시된 램프 신호가 발생되는 시점에 벡터 메모리(24)의 초기 어드레스에 저장된 벡터가 독출된다.After the thirty-second step, the SRAM test vector is read from the vector memory 24 in synchronization with the ramp signal (step 34). That is, the vector stored at the initial address of the vector memory 24 is read at the time when the ramp signal shown in FIG. 4 is generated.

제34단계후에, 독출된 테스트용 벡터 및 독출을 위해 사용된 램프 신호가 논리 디바이스로 출력된다.After step 34, the read test vector and the ramp signal used for reading are output to the logic device.

전술한 본 발명에 의한 SRAM 테스트용 벡터 감소 방법 및 장치는 메모리 테스트 옵션(option)이 없는 테스트 장비에 국한되어 사용된다. 왜냐하면, 메모리 테스트 옵션이 있는 테스트 장비에는 이미 벡터를 압축하는 방법이 사용되고 있기 때문이다.The vector reduction method and apparatus for SRAM testing according to the present invention described above is limited to test equipment without a memory test option. This is because test equipment with the memory test option is already used to compress vectors.

이상에서 설명한 바와 같이, 본 발명에 의한 스테이틱 램 테스트용 벡터 감소 장치 및 방법은 스테이틱 램 테스트용 벡터의 크기를 감소시켜 테스트 시간이 단축되므로, 테스트 비용이 감소하고 생산성이 향상되는 효과가 있다.As described above, the vector reduction apparatus and method for the static ram test according to the present invention reduces the size of the vector for the static ram test, thereby reducing the test time, thereby reducing test costs and improving productivity. .

Claims (3)

스테이틱 램을 포함하는 논리 디바이스를 테스트하고, 메모리 테스트 옵션이 없는 테스트 장치에서 사용되는 스테이틱 램 테스트용 벡터 감소 장치에 있어서,A vector reduction apparatus for testing static RAM used in a test apparatus that tests a logical device including static RAM and has no memory test option, 두가지의 서로 다른 기울기들을 갖는 ln2N개의 램프 신호들을 발생하는 램프 신호 발생 수단;Ramp signal generating means for generating ln 2 N ramp signals having two different slopes; 입력한 상기 램프 신호들에 동기되는 어드레스 신호를 발생하는 어드레스 발생 수단;Address generating means for generating address signals synchronized with the ramp signals input; 마치 알고리즘(MARCH ALGORITHM)을 이용하여 생성된 스테이틱 램 테스트용 벡터를 저장하고, 저장한 상기 테스트용 벡터를 상기 어드레스 신호에 응답하여 출력하는 벡터 메모리; 및A vector memory storing a static RAM test vector generated using an algorithm MARCH ALGORITHM and outputting the stored test vector in response to the address signal; And 상기 벡터 메모리로부터 출력되는 상기 스테이틱 램 테스트용 벡터 및 입력한 벡터에 동기되는 상기 램프 신호들을 상기 논리 디바이스로 출력하는 디지탈 채널을 구비하고,A digital channel for outputting the static RAM test vector output from the vector memory and the ramp signals synchronized with the input vector to the logic device; 상기 N은 상기 벡터 메모리의 어드레스 갯수이고, 상기 논리 디바이스는 상기 디지탈 채널의 출력을 입력하여 테스팅되는 것을 특징으로 하는 스테이틱 램 테스트용 벡터 감소 장치.Wherein N is the number of addresses of the vector memory, and the logic device is tested by inputting the output of the digital channel. 제1항에 있어서, 상기 램프 신호 발생 수단은 상기 테스트 장치의 소스 메모리를 이용하는 것을 특징으로 하는 스테이틱 램 테스트용 벡터 감소 장치.The vector reduction apparatus for static RAM test according to claim 1, wherein the ramp signal generating means uses a source memory of the test apparatus. 스테이틱 램을 포함하는 논리 디바이스를 테스트하고, 메모리 테스트 옵션이 없는 테스트 장치에서 수행되는 스테이틱 램 테스트용 벡터 감소 방법에 있어서,A vector reduction method for a static RAM test performed on a test apparatus that tests a logical device including a static RAM and does not have a memory test option, 마치 알고리즘(MARCH ALGORITHM)을 이용하여 생성된 스테이틱 램 테스트용 벡터를 저장하기 위한 방을 생성하는 단계;Generating a room for storing a static RAM test vector generated using an algorithm MARCH ALGORITHM; 상기 방에 상기 스테이틱 램 테스트용 벡터를 저장하는 단계; 및Storing the static ram test vector in the room; And 저장된 상기 스테이틱 램 테스트용 벡터를 램프 신호에 상응하여 독출시키는 단계를 구비하고,And reading out the stored static ram test vector corresponding to a ramp signal. 상기 논리 디바이스는 독출된 상기 테스트용 벡터 및 상기 독출에 사용된 램프 신호를 입력하여 테스팅되는 것을 특징으로 하는 스테이틱 램 테스트용 벡터 감소 방법.And said logic device is tested by inputting said read test vector and a ramp signal used for said read.
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