KR100433535B1 - Method for controlling Synchronous DRAM - Google Patents

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Abstract

본 발명은 동기식 램(Synchronous Dynamic Rancom Access Memory 이하 SDRAM이라 함)을 메모리 소자로 사용하며, 백업 배터리(backup battery)에 의해서 데이터 유실을 방지하는 시스템에서 SDRAM을 제어하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of controlling SDRAM in a system that uses synchronous RAM (hereinafter referred to as SDRAM) as a memory device and prevents data loss by a backup battery.

본 발명에 따른 SDRAM의 제어 방법은 리셋이 해제되면, SDRAM의 소정의 어드레스들에 저장되어 있는 데이터를 읽어내는 과정; 소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터인가를 조사하는 과정; 소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터와 일치하지 않는다면 파워온 리셋으로 판단하여 파워업 시퀀스를 수행하는 과정; 소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터와 일치한다면 일시적인 파워다운에 따른 리셋으로 판단하고, SDRAM(110)을 셀프 리프레쉬 모드에서 노말 모드(normal mode)로 빠져나가게 하는 과정; 및 SDRAM이 정상적으로 동작하고 있는 도중에 리셋이 인가되면 SDRAM의 소정 어드레스들에 특정 패턴의 데이터를 기록하고 SDRAM을 셀프 리프레쉬 모드로 진입시키는 과정을 포함하는 것을 특징으로 한다.The control method of the SDRAM according to the present invention comprises the steps of: reading data stored at predetermined addresses of the SDRAM when the reset is released; Checking whether the data read from the predetermined addresses is data of a predetermined pattern assumed; Performing a power-up sequence by determining a power-on reset if the data read from the predetermined addresses does not match the data of a predetermined pattern; If the data read from the predetermined addresses coincide with the predetermined pattern of data, determining that the data is reset by a temporary power-down and causing the SDRAM 110 to exit from the self refresh mode to the normal mode; And when a reset is applied while the SDRAM is operating normally, writing a specific pattern of data at predetermined addresses of the SDRAM and entering the SDRAM into a self refresh mode.

Description

ＳＤＲＡＭ의 제어 방법{Method for controlling Synchronous DRAM}Control method of SDRAM A {Method for controlling Synchronous DRAM}

본 발명은 동기식 램(Synchronous Dynamic Random Access Memory 이하 SDRAM이라 함)을 메모리 소자로 사용하며, 백업 배터리(backup battery)에 의해서 데이터 유실을 방지하는 시스템에서 SDRAM을 제어하는 방법에 관한 것으로서 특히, 리셋이 해제될 때 그것이 파워온 리셋인지 아닌지를 판단하고 판단 결과에 따라 파워업 시퀀스 혹은 셀프 리프레쉬 이탈 동작을 수행함으로써 예컨대, 파워다운으로 인한 리셋이나 스위치에 의한 하드웨어 리셋인 경우에 바람직하지 않은 파워업 시퀀스에 의해 SDRAM에 저장된 데이터가 유실되어 버리는 것을 방지하는 개선된 SDRAM 제어 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of controlling SDRAM in a system that uses synchronous RAM (hereinafter referred to as SDRAM) as a memory device and prevents data loss by a backup battery. When released, it is determined whether or not it is a power-on reset, and according to the result of the determination, a power-up sequence or a self-refresh exit operation is performed to, for example, a reset due to power-down or a hardware reset by a switch. The present invention relates to an improved SDRAM control method for preventing the data stored in the SDRAM from being lost.

시스템의 보다 다양한 제어를 위하여 마이크로 콘트롤러와 더불어 대용량의 SDRAM이 사용되고 있다. 하지만, SDRAM의 저장 및 독출 과정에서 예기치 않게 시스템의 전원 전압이 차단되는 경우가 발생할 수 있다. 전원 전압이 차단되면 SDRAM에 저장된 데이터는 소멸되고 시스템은 오동작을 하기 쉽게 되어 버리기 때문에 이를 방지하기 위하여 백업 전원 예컨대, 건전지를 사용한다.A large amount of SDRAM is used along with the microcontroller for more control of the system. However, the system may unexpectedly cut off the power supply voltage during the storage and reading of the SDRAM. When the power supply voltage is cut off, the data stored in the SDRAM is destroyed and the system is prone to malfunctions. Therefore, a backup power supply, for example, a battery is used to prevent the power supply.

그러나, 시스템의 전원 전압이 차단될 때 백업 전원이 적시에 투입되지 않게 되면 SDRAM에 저장된 데이터가 소실될 위험이 있다.However, there is a risk that data stored in the SDRAM will be lost if the backup power is not turned on in a timely manner when the power supply voltage of the system is cut off.

이와 같이 전원 전압이 차단될 경우에 SDRAM에 저장된 데이터를 보존할 수 있는 하나의 방법으로서 SDRAM을 셀프 리프레쉬 모드(self refresh mode)로 진입시켜주는 방법이 있다.As such, one method of preserving data stored in the SDRAM when the power supply voltage is cut is to enter the SDRAM into a self refresh mode.

도 1은 마이크로 프로세서 및 SDRAM을 구비하는 시스템의 개략적인 구성을 보이는 블록도이다. 도 1에는 전원 공급부(102), 리셋 신호 발생부(104), 마이크로 프로세서(106), SDRAM 제어기(108), SDRAM(110), 스위치(112), 그리고 백업 전원(114)이 도시된다.1 is a block diagram showing a schematic configuration of a system having a microprocessor and an SDRAM. 1 shows a power supply 102, a reset signal generator 104, a microprocessor 106, an SDRAM controller 108, an SDRAM 110, a switch 112, and a backup power source 114.

전원 공급부(102)는 외부 전원을 공급받아서 시스템이 동작하는 데 필요한 전원 전압을 발생한다. 리셋 신호 발생부(104)는 전원 공급부(102)로부터의 전원 공급이 차단된 경우 이를 감지하여 리셋 신호를 마이크로 프로세서(106)로 제공한다.The power supply unit 102 receives an external power source to generate a power supply voltage required for operating the system. The reset signal generator 104 detects when the power supply from the power supply 102 is cut off and provides a reset signal to the microprocessor 106.

마이크로 프로세서(106)는 도 1에 도시된 시스템의 동작을 제어하며, SDRAM(110)에 데이터를 쓰거나 SDRAM(110)으로부터 데이터를 읽어내고, SDRAM 제어기(108)의 동작을 제어한다.The microprocessor 106 controls the operation of the system shown in FIG. 1, writes data to or reads data from the SDRAM 110, and controls the operation of the SDRAM controller 108.

백업 전원(114)은 전원 공급부(102)로부터의 전원 전압이 차단될 경우 SDRAM(110)의 동작 전원을 공급하기 위한 것이며, 스위치(112)는 전원 공급부(102) 혹은 백업 전원(114)을 SDRAM(110)에 연결시켜 주기 위한 것이다.The backup power source 114 supplies the operating power of the SDRAM 110 when the power supply voltage from the power supply unit 102 is cut off, and the switch 112 switches the power supply unit 102 or the backup power source 114 to the SDRAM. It is to be connected to (110).

전원 공급부(102)로부터 전원 공급이 차단되면 리셋 신호 발생부(104)는 리셋 신호를 발생하여 마이크로 프로세서(106)에 제공한다.When the power supply is cut off from the power supply unit 102, the reset signal generator 104 generates a reset signal and provides the reset signal to the microprocessor 106.

리셋이 인가되면 SDRAM 제어기(108)는 SDRAM(110)에 저장된 데이터를 보호하기 위하여 SDRAM(110)을 셀프 리프레쉬 모드로 동작시키고, 리셋이 해제되면 파워업 시퀀스(powerup sequence)를 수행한다.When a reset is applied, the SDRAM controller 108 operates the SDRAM 110 in a self refresh mode to protect data stored in the SDRAM 110, and performs a powerup sequence when the reset is released.

도 2는 리셋이 해제되었을 때 SDRAM에 인가되는 파워업 시퀀스에 필요한 신호들의 타이밍을 보이는 것이다.2 shows the timing of signals required for a power-up sequence applied to the SDRAM when the reset is released.

도 2에 있어서, CLOCK은 클럭 신호이고, CKE(ClocK Enable)은 클럭 신호(CLOCK)의 유효 여부를 나타내는 신호로서 하이 액티브이고, /CS(/Chip Select)는 SDRAM이 선택되었음을 나타내는 신호로서 로우 액티브이고, /RAS는 Row Address Strobe 신호로서 로우 액티브이고, /CAS는 Column Address Strobe 신호로서 로우 액티브이고, ADDR은 어드레스 신호이고, DQ는 데이터 입출력(Data input/output) 신호이고, /WE는 Write Enable 신호이고, DQM은 데이터 입출력 마스크(Data input/output Mask)신호이다.In FIG. 2, CLOCK is a clock signal, CKE (ClocK Enable) is a high active signal indicating whether the clock signal CLOCK is valid, and / CS (/ Chip Select) is a low active signal indicating that the SDRAM is selected. / RAS is low active as Row Address Strobe signal, / CAS is low active as Column Address Strobe signal, ADDR is address signal, DQ is Data input / output signal, / WE is Write Enable DQM is a data input / output mask signal.

SDRAM을 리프레쉬 모드로 진입시키기 위해서는 /CAS와 /RAS를 순차적으로 로우 레벨로 액티브시켜 주어야 한다. 이와 같이 /CAS가 /RAS보다 번저 로우 레벨로 액티브됨에 따라 SDRAM이 리프레쉬 모드로 진입하는 것을 CBR(Column Address Strobe Before Raw Address Strobe) 리프레쉬 모드라 한다. 또한, 셀프 리프레쉬와 오토 리프레쉬(auto refresh)의 구분은 CKE의 상태에 따른다.In order to enter SDRAM into refresh mode, / CAS and / RAS must be activated sequentially at low level. As the / CAS is activated at a lower level than / RAS, the SDRAM enters the refresh mode, which is called a column address strobe before raw address strobe (CBR) refresh mode. In addition, the division between self refresh and auto refresh depends on the state of the CKE.

도 2의 하단부에 도시된 바와 같이 파워업 시퀀스는 프리차아지 (precharge), 오토 리프레쉬, 그리고 모드 레지스터 셋 (mode register set) 단계를 거친다. 파워업 시퀀스동안 CKE 신호는 하이 상태를 유지하며, 파워업 시퀀스가 종료되면 DQM이 로우 레벨로 액티브되어 SDRAM(110)에/로부터 데이터를 쓰거나 읽어낼 수 있다.As shown in the lower part of FIG. 2, the power-up sequence is subjected to precharge, auto refresh, and mode register set steps. The CKE signal remains high during the power-up sequence, and when the power-up sequence ends, the DQM is activated to a low level so that data can be written to or read from the SDRAM 110.

도 3은 SDRAM을 셀프 리프레쉬 모드에 진입하게 하는 신호 및 빠져나가게 하는 신호의 타이밍을 보이는 것이다.Figure 3 shows the timing of the signal that causes the SDRAM to enter the self refresh mode and the signal that exits.

셀프 리프레쉬 모드는 CKE, /CS, /RAS, 그리고 /CAS가 모두 로우 레벨로 떨어질 때부터 수행되며, 이후 /CS, /RAS, 그리고 /CAS가 하이 레벨이 되고 CKE가 로우 레벨을 유지하는 동안 지속된다.Self-refresh mode is performed when CKE, / CS, / RAS, and / CAS all fall to the low level, then continues while / CS, / RAS, and / CAS go high and CKE remains low. do.

또한, 셀프 리프레쉬 모드는 CKE가 하이 레벨이 되면 빠져나오게 된다.The self refresh mode also exits when the CKE is at a high level.

오토 리프레쉬 모드는 CKE가 하이 레벨이고, /CS, /RAS, 그리고 /CAS가 모두 로우로 떨어질 때부터 수행된다.Auto refresh mode is performed when CKE is at the high level and / CS, / RAS, and / CAS are all low.

종래의 SDRAM 제어 방법에서는 리셋이 해제되면 무조건 파워업 시퀀스를 수행하여 SDRAM(110)을 초기화한다. 그런데, 파워업 리셋(powerup reset)이 아닌 경우 예컨대, 파워다운(power down)으로 인한 리셋이나 스위치에 의한 하드웨어 리셋인 경우에는 리셋이 걸려있는 동안에 SDRAM은 셀프 리프레쉬 모드로 동작하게 된다.In the conventional SDRAM control method, when the reset is released, the SDRAM 110 is initialized by performing a power-up sequence. However, in the case of not a powerup reset, for example, a reset due to a power down or a hardware reset by a switch, the SDRAM operates in the self refresh mode while the reset is in progress.

이때, 종래의 방법대로 리셋이 해제되었을 때 무조건 파워업 시퀀스를 수행하게 되면, 도 2에 도시된 바와 같이 CKE가 하이 레벨로 되기 때문에 SDRAM(110)이 셀프 리프레쉬 모드를 빠져나가게 된다.In this case, if the power-up sequence is unconditionally performed when the reset is released according to the conventional method, the SDRAM 110 exits the self refresh mode because the CKE becomes high level as shown in FIG. 2.

즉, 도 3에 도시되는 바와 같이 파워업 시퀀스에서는 CKE를 하이 상태로 설정한 후 200㎲정도를 기다리기 때문이며, CKE를 하이 레벨로 설정한 후 200㎲정도를 기다리는 동안 SDRAM은 아무런 동작도 실행하지 않기 때문에 SDRAM에 저장된 데이터가 소멸되어 버린다.That is, as shown in FIG. 3, the power-up sequence waits for about 200 ms after setting CKE to a high state, and the SDRAM does not perform any operation while waiting for about 200 ms after setting CKE to a high level. As a result, data stored in the SDRAM is destroyed.

그 결과 파워업 리셋이 아닌 경우 예컨대, 파워다운으로 인한 리셋이나 스위치에 의한 하드웨어 리셋인 경우에도 SDRAM(110)에 저장된 데이터가 유실되어 버리는 문제점이 있다.As a result, there is a problem in that the data stored in the SDRAM 110 is lost even when the power-up reset is not performed, for example, when the power-down is reset or when the hardware is reset by the switch.

본 발명은 상기의 문제점을 해결하기 위하여 고안된 것으로서 파워업 리셋이 아닌 경우 예컨대, 파워다운으로 인한 리셋이나 스위치에 의한 하드웨어 리셋인 경우에도 SDRAM(110)에 저장된 데이터가 유실되어 버리는 것을 방지할 수 있는 개선된 SDRAM 제어 방법을 제공하는 것을 그 목적으로 한다.The present invention has been devised to solve the above problems, and can prevent data stored in the SDRAM 110 from being lost even in the case of a power-up reset or a hardware reset by a switch. It is an object of the present invention to provide an improved SDRAM control method.

도 1은 마이크로 프로세서 및 SDRAM을 구비하는 시스템의 개략적인 구성을 보이는 블록도이다.1 is a block diagram showing a schematic configuration of a system having a microprocessor and an SDRAM.

도 2는 리셋이 해제되었을 때 SDRAM에 인가되는 파워업 시퀀스에 필요한 신호들의 타이밍을 보이는 것이다.2 shows the timing of signals required for a power-up sequence applied to the SDRAM when the reset is released.

도 3은 셀프 리프레쉬 모드에 진입하게 하는 신호 및 빠져나가게 하는 신호의 타이밍을 보이는 것이다.Figure 3 shows the timing of the signal to enter and exit the self-refresh mode.

도 4는 본 발명에 따른 SDRAM 제어 방법의 구성을 보이는 흐름도이다.4 is a flowchart showing the configuration of the SDRAM control method according to the present invention.

상기의 목적을 달성하는 본 발명에 따른 SDRAM의 제어 방법은SDRAM control method according to the present invention to achieve the above object

리셋이 해제되면, SDRAM의 소정의 어드레스들에 저장되어 있는 데이터를 읽어내는 과정;Reading the data stored at predetermined addresses of the SDRAM when the reset is released;

소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터인가를 조사하는 과정;Checking whether the data read from the predetermined addresses is data of a predetermined pattern assumed;

소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터와 일치하지 않는다면 파워온 리셋으로 판단하여 파워업 시퀀스를 수행하는 과정;Performing a power-up sequence by determining a power-on reset if the data read from the predetermined addresses does not match the data of a predetermined pattern;

소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터와 일치한다면 일시적인 파워다운에 따른 리셋으로 판단하고, SDRAM(110)을 셀프 리프레쉬 모드에서 노말 모드(normal mode)로 빠져나가게 하는 과정; 및If the data read from the predetermined addresses coincide with the predetermined pattern of data, determining that the data is reset by a temporary power-down and causing the SDRAM 110 to exit from the self refresh mode to the normal mode; And

SDRAM이 정상적으로 동작하고 있는 도중에 리셋이 인가되면 SDRAM의 소정 어드레스들에 특정 패턴의 데이터를 기록하고 SDRAM을 셀프 리프레쉬 모드로 진입시키는 과정을 포함하는 것을 특징으로 한다.If a reset is applied while the SDRAM is operating normally, the method may include writing a specific pattern of data at predetermined addresses of the SDRAM and entering the SDRAM into a self refresh mode.

여기서, 소정의 어드레스들은 bus width에 따라 결정되며 하나 이상의 어드레스들인 것을 특징으로 한다.The predetermined addresses are determined according to the bus width and are one or more addresses.

본 발명에 따른 SDRAM 제어 방법은 리셋이 해제될 때 그것이 파워온 리셋인지 아닌지를 판단하고 판단 결과에 따라 파워업 시퀀스를 수행함으로써 파워업 리셋이 아닌 경우 예컨대, 파워다운으로 인한 리셋이나 스위치에 의한 하드웨어 리셋인 경우에도 바람직하지 않은 파워업 시퀀스에 의해 SDRAM에 저장된 데이터가 유실되어 버리는 것을 방지한다.The SDRAM control method according to the present invention determines whether or not it is a power-on reset when the reset is released and performs a power-up sequence according to the determination result. Even in the case of a reset, data stored in the SDRAM is prevented from being lost due to an undesirable power-up sequence.

이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 SDRAM 제어 방법의 구성을 보이는 흐름도이다.4 is a flowchart showing the configuration of the SDRAM control method according to the present invention.

먼저, 402단계(S402)에서 420단계(S420)에서 인가된 리셋이 해제된 것으로 가정한다. 리셋은 파워온 리셋 혹은 파워 다운 리셋 여부를 불문한다.First, it is assumed that the reset applied in step 420 (S420) is released in step 402 (S402). The reset can be a power-on reset or a power-down reset.

404단계(S404)에서 마이크로 프로세서(106)는 SDRAM(110)의 특정 어드레스에 저장되어 있는 데이터를 읽어낸다. 여기서, 특정 어드레스는 시스템 동작 중에 액세스되지 않는 예약된 어드레스인 것이 바람직하며, 이 특정 어드레스에는 마이크로 프로세서(106)가 알고 있는 특정 패턴의 데이터가 기록되어 있다.In step 404, the microprocessor 106 reads data stored at a specific address of the SDRAM 110. Here, the specific address is preferably a reserved address that is not accessed during system operation, and data of a specific pattern known to the microprocessor 106 is recorded in this specific address.

406단계(S406)에서 마이크로 프로세서(106)는 특정 어드레스에서 읽어온 데이터가 미리 가정한 특정 패턴의 데이터인가를 조사한다.In operation 406 (S406), the microprocessor 106 checks whether the data read from the specific address is a predetermined pattern of data.

특정 어드레스에서 읽어온 데이터가 미리 가정한 특정 패턴의 데이터와 일치하지 않는다면 408단계(S408)에서 마이크로 프로세서(106)는 파워온 리셋으로 판단하여 파워업 시퀀스를 수행한다. 파워업 이전에는 시스템에 장기간 전원이 차단되어 있는 상태이므로 당연히 SDRAM(110)에 저장된 데이터가 모두 유실된다. 따라서, 특정 어드레스에서 읽어온 데이터가 미리 가정한 특정 패턴의 데이터일 리가 없게 된다. 즉, 특정 어드레스에서 읽어온 데이터가 미리 가정한 특정 패턴의 데이터와 일치하는 가의 여부에 따라 파워온 리셋인지의 여부를 판단할 수 있다.If the data read from the specific address does not coincide with the data of the predetermined pattern, the microprocessor 106 determines to be a power-on reset and performs a power-up sequence in step 408. Since power is cut off for a long time before powering up, all data stored in the SDRAM 110 is lost. Therefore, the data read from the specific address may not be the data of the specific pattern assumed in advance. That is, it may be determined whether or not the data read from the specific address matches the data of the specific pattern assumed in advance.

특정 어드레스에서 읽어온 데이터가 미리 가정한 특정 패턴의 데이터와 일치한다면 410단계(S410)에서 마이크로 프로세서(104)는 일시적인 파워다운에 따른 리셋으로 판단하고, SDRAM(110)을 셀프 리프레쉬 모드에서 노말 모드(normal mode)로 빠져나가게 한다(셀프 리프레쉬 이탈).If the data read from the specific address matches the predetermined pattern of data, the microprocessor 104 determines that the reset is caused by a temporary power-down in step 410 and the SDRAM 110 is in the normal mode in the self-refresh mode. Exit to normal mode (Self Refresh exit).

S408 및 S410의 수행 결과 412단계(S412)에서 SDRAM(110)은 정상적으로 동작한다.In operation 412 (S412), the SDRAM 110 operates normally.

414단계(S414)에서는 SDRAM이 정상적으로 동작하고 있는 도중에 리셋이 인가되는 것을 가정한 것이다.In step 414 (S414) it is assumed that the reset is applied while the SDRAM is operating normally.

416단계(S416)에서 마이크로 프로세서(106)는 SDRAM의 특정 어드레스에 특정 패턴의 데이터를 기록한다. SDRAM의 특정 어드레스에 특정 패턴의 데이터는 S304 - S310에서와 같이 추후에 리셋이 인가되었을 때 이것이 파워온 리셋인지 혹은 일시적인 파워다운에 의한 리셋인지를 판단하기 위해 SDRAM제어기에 의해 읽혀진다.In operation 416 (S416), the microprocessor 106 writes data of a specific pattern at a specific address of the SDRAM. Data of a specific pattern at a specific address of the SDRAM is read by the SDRAM controller to determine whether it is a power-on reset or a reset by a temporary power down when a later reset is applied, as in S304-S310.

418단계(S418)에서 SDRAM 제어기(108)에 의해 SDRAM(110)가 셀프 리프레쉬 모드로 진입되고 (self refresh entry), 420단계에서 리셋 상태가 된다.In operation 418, the SDRAM 110 enters the self refresh mode by the SDRAM controller 108 and enters a reset state in operation 420.

도 4에 도시된 방법에 있어서 고려해야 할 점은 파워온 리셋시에 특정 어드레스에 저장된 데이터가 우연하게 특정 패턴의 데이터와 일치하게 되는 경우이다.In the method illustrated in FIG. 4, the data stored at a specific address is accidentally coincident with the data of a specific pattern upon power-on reset.

그러나, 그 확률은 다음과 같기 때문에 거의 없고 보아도 무방하다.However, since the probability is as follows, it is almost impossible to see.

일치할 확률 = Probability of matching =

예컨대, SDRAM의 BUS WIDTH가 32비트라고 가정하면 일치할 확률은For example, assuming that the BUS WIDTH of the SDRAM is 32 bits, the probability of matching

= 0.0000000023283... = 0.0000000023283 ...

즉, 42억 9천개 중에서 1개가 일치할 정도의 확률이다. 따라서, 파워온 리셋시에 특정 어드레스에 저장된 데이터가 우연하게 특정 패턴의 데이터와 일치하게 될 확률은 거의 없다.여기서, 특정 패턴의 데이터란 시스템이 알고 있는 데이터를 말하는 것으로서 반드시 특별한 데이터일 필요는 없지만 될수록 불규칙적인 특성을 가진 데이터로 선정되는 것이 바람직하다.예컨대, SDRAM의 데이터 버스가 32-bit라면, 0000_0000 ~ ffff_ffff(16진수 표현)까지 2의 32승 (4,294,967,296)개의 패턴 중에서 불규칙적인 특성을 가진 5555_5555나 aaaa_aaaa의 패턴을 가진 데이터를 "미리 정한 소정 패턴의 데이터"라고 할 수 있다.5555_5555나 aaaa_aaaa가 불규칙적이라고 한 이유는, 두 데이터 모두 0과 1의 데이터가 번갈아 가면서 배열되기 때문에 리셋 상황에서 이러한 특정 패턴이 존재할 확률이 극히 작기 때문이다.본 발명에서는 셀프 리프레쉬 모드로 진입하기 전에 특정 어드레스(예컨대, 프로그램을 작성할 때 코드나 데이터가 존재하지 않는 영역)에 이러한 데이터를 미리 저장해두고, 리셋 상황에서 이러한 데이터가 특정 어드레스에 존재할 경우 셀프 리프레쉬 모드에서 리셋이 인가된 것으로 판단한다.In other words, one out of 429,000 is a probability. Therefore, there is little chance that the data stored at a specific address will coincide with the data of a specific pattern at the time of power-on reset. Here, the data of a specific pattern refers to the data that the system knows and does not necessarily need to be special data. If the data bus of SDRAM is 32-bit, for example, if the data bus of SDRAM is 32-bit, it has irregular characteristics among 32 patterns (4,294,967,296) of 2 from 0000_0000 to ffff_ffff (hexadecimal representation). Data having a pattern of 5555_5555 or aaaa_aaaa may be referred to as "predetermined predetermined data". The reason that 5555_5555 or aaaa_aaaa is irregular is that both data are arranged alternately with 0 and 1 in such a reset situation. This is because the probability that a specific pattern exists is extremely small. Before entering the program, such data is stored in a specific address (for example, an area where code or data does not exist when writing a program), and if such data exists at a specific address in a reset situation, a reset is applied in the self refresh mode. To judge.

BUS WIDTH가 16비트일 경우에는 65536개 중에서 1개정도 일치하는 비교적 높은 확률이 나오는 데, 이 경우에는 두 곳에 특정 패턴을 저장하는 방법을 사용하면 BUS WIDTH가 32비트인 경우와 같은 확률로 낮출 수 있다.If the BUS WIDTH is 16 bits, there is a relatively high probability of matching one out of 65536. In this case, using a method of storing a specific pattern in two places can reduce the probability as if the BUS WIDTH is 32 bits. have.

SDRAM 제어기(108)가 파워업 시퀀스와 셀프 리프레쉬 이탈을 선택적으로 수행할 수 있게 하기 위해서 SDRAM 제어기(108)에 특별한 레지스터를 두는 것이 바람직하다.It is desirable to place special registers in the SDRAM controller 108 to allow the SDRAM controller 108 to selectively perform power-up sequences and self refresh escapes.

상술한 바와 같이 본 발명에 따른 SDRAM 제어 방법은 일시적인 파워 다운에 의한 리셋시 SDRAM에 저장된 데이터가 유실되는 것을 방지하는 효과가 있다.As described above, the SDRAM control method according to the present invention has an effect of preventing data stored in the SDRAM from being lost upon reset by a temporary power down.

Claims (1)

리셋이 해제되면, SDRAM의 소정의 어드레스들에 저장되어 있는 데이터를 읽어내는 과정;Reading the data stored at predetermined addresses of the SDRAM when the reset is released; 소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터인가를 조사하는 과정;Checking whether the data read from the predetermined addresses is data of a predetermined pattern assumed; 소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터와 일치하지 않는다면 파워온 리셋으로 판단하여 파워업 시퀀스를 수행하는 과정;Performing a power-up sequence by determining a power-on reset if the data read from the predetermined addresses does not match the data of a predetermined pattern; 소정의 어드레스들에서 읽어온 데이터가 미리 가정한 소정 패턴의 데이터와 일치한다면 일시적인 파워다운에 따른 리셋으로 판단하고, SDRAM(110)을 셀프 리프레쉬 모드에서 노말 모드(normal mode)로 빠져나가게 하는 과정; 및If the data read from the predetermined addresses coincide with the predetermined pattern of data, determining that the data is reset by a temporary power-down and causing the SDRAM 110 to exit from the self refresh mode to the normal mode; And SDRAM이 정상적으로 동작하고 있는 도중에 리셋이 인가되면 SDRAM의 소정 어드레스들에 특정 패턴의 데이터를 기록하고 SDRAM을 셀프 리프레쉬 모드로 진입시키는 과정을 포함하는 SDRAM의 제어 방법.And resetting the SDRAM while the SDRAM is operating normally, writing a specific pattern of data to predetermined addresses of the SDRAM, and entering the SDRAM into a self-refresh mode.
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