KR100428779B1

KR100428779B1 - 프로세서간 통신을 위한 인터페이스 장치

Info

Publication number: KR100428779B1
Application number: KR10-2002-0009318A
Authority: KR
Inventors: 박성현
Original assignee: 삼성전자주식회사
Priority date: 2002-02-21
Filing date: 2002-02-21
Publication date: 2004-04-28
Also published as: KR20030069510A

Abstract

본 발명은 비동기식 전송모드 교환기 시스템의 IPC 경로구성에 있어서 시스템을 보다 유연하게 운영할 수 있도록 한 프로세서간 통신을 위한 인터페이스 장치에 관한 것으로, 메인 프로세서간 통신 경로를 제공하기 위한 다수개의 포트, 및 주변 프로세서와의 통신 경로로 사용되는 단일의 포트를 갖춘 프로세서간 인터페이스; 상기 프로세서간 인터페이스를 통해 송수신되는 셀에 대한 라우팅 정보를 저장하고 있는 라우팅 테이블; 및 상기 송수신되는 셀을 상기 라우팅 정보에 근거하여 스위칭하는 송수신 로직을 구비함으로써, 외부 선로의 영향없이 교환기 내부의 스위치를 이용하여 시스템 구성이 간편해지고 보다 안정된 통신을 행할 수 있다.

Description

프로세서간 통신을 위한 인터페이스 장치{An interface apparatus for inter-processor communication}

본 발명은 프로세서간 통신을 위한 인터페이스 장치에 관한 것으로, 보다 상세하게는 비동기식 전송모드(ATM; Asynchronous Transfer Mode)교환기 시스템에서 프로세서간의 효율적인 통신 경로를 제공하도록 한 인터페이스 장치에 관한 것이다.

데이터 교환을 위한 대형 시스템은 크고 작은 프로세서와 기능 구현을 위한 보드로 구성되고, 이러한 프로세서들은 시스템 전체를 제어하는 역할을 한다. 각 프로세서간에는 데이터 및 제어신호를 교환할 수 있는 통신 경로가 존재하고, 그 통신 경로를 통해 각 통신 블록들을 제어하여 전체 시스템의 기능을 발휘하게 된다.

시스템을 구성하는 프로세서의 종류로는 크게 메인 프로세서(Main Processor)와 주변 프로세서(Peripheral Processor)로 구성된다. 그 메인 프로세서는 모든 주변 프로세서를 제어하기 위한 명령을 전달하고, 각 블록들에 대한 정보를 수집하며 관리한다. 그 주변 프로세서는 각각의 기능 구현을 위하여 구성된 디바이스 또는 블록을 제어한다.

이와 같이 메인 프로세서는 하위 주변 프로세서와 데이터 및 명령 전달을 위하여 통신 경로를 이용하게 되는데, 이와 같은 프로세서간의 통신을 IPC(Inter-Processor Communication)라고 한다. 그 IPC를 위하여 종래의 시스템은 보드 내부에 별도의 통신을 위한 블록을 구성시키고, 또한 각 프로세서를 연결하기 위해 부가적인 연결 장치를 이용한다.

종래의 IPC경로는 백보드(backboard)를 통하여 구성하게 되는데, 이 경우 백보드의 회로가 복잡해지고 노이즈에 의한 신호의 왜곡이 불안정한 통신 경로를 제공하게 된다.

다른 방식으로는, 도 1에 예시한 바와 같이 이더넷(ethernet)과 같은 외부 라인을 통하여 구성하게 되는데, 이 경우 메인 프로세서 군(10) 및 주변 프로세서 군(20, 30)의 일단은 각각 이더넷에 연결되고, 그 메인 프로세서 군(10) 및 주변 프로세서 군(20, 30)의 타 단은 각각 스위치(40)에 연결된다.

도 1에서와 같이 IPC 경로로서 이더넷을 이용할 경우는 백보드를 이용하는 종래의 구성보다는 회로의 복잡성과 노이즈의 영향을 줄여 보다 유연하게 운영할 수 있으나, 각 프로세서 군마다 IP망에 연결되어 있어야 하고 네트워크의 자원을소모하며, 네트워크의 트래픽이 가중될 경우 중요한 IPC 데이터가 소실되거나 지연되는 문제가 발생한다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 비동기식 전송모드 교환기 시스템의 IPC 경로구성에 있어서 시스템을 보다 유연하게 운영할 수 있도록 한 프로세서간 통신을 위한 인터페이스 장치를 제공함에 그 목적이 있다.

도 1은 종래의 프로세서간 경로제공을 위한 시스템의 구성예,

도 2는 본 발명의 실시예에 적용되는 프로세서간 인터페이스와 외부 포트와의 연결을 도시한 도면,

도 3은 본 발명의 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치를 이용한 개략적인 시스템 구성도,

도 4는 본 발명의 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치의 상세한 구성도,

도 5는 도 4의 구성에 적용되는 프로세서간 통신 셀의 흐름 경로를 도시한 도면,

도 6은 본 발명의 다른 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치의 구성도이다.

※ 도면의 주요부분에 대한 부호의 설명

10 : 메인 프로세서 군 12 : CPU

14, 24, 28 : 버퍼 16 : VPI 라우팅 테이블

18 : 송신 로직부 20, 30 : 주변 프로세서 군

22 : 수신 로직부 26 : 스위치 포트

32 : 포트 로직부 34 : 프로세서 포트

40, 50 : 스위치 42 : 광 드라이버

44 : 광 모듈 46 : 시리얼 데이터 링크 드라이버

60 : IPC 인터페이스

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치는, 메인 프로세서간 통신 경로를 제공하기 위한 다수개의 포트, 및 비동기식 전송모드 교환기의 스위치에 연결되어 주변 프로세서와의 통신 경로로 사용되는 단일의 포트를 갖춘 프로세서간 인터페이스; 상기 프로세서간 인터페이스를 통해 송수신되는 셀에 대한 라우팅 정보를 저장하고 있는 라우팅 테이블; 및 상기 송수신되는 셀을 상기 라우팅 정보에 근거하여 스위칭하는 송수신 로직을 구비한다.

이하, 본 발명의 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치에 대하여 설명하면 다음과 같다.

도 2는 본 발명의 실시예에 적용되는 프로세서간 인터페이스와 외부 포트와의 연결을 도시한 도면으로서, 프로세서간의 통신을 원할하게 수행시켜 주는 프로세서간 인터페이스(이하, IPC 인터페이스라 함; 60)의 일단에는 메인 프로세서간 경로를 제공하기 위한 다수개의 포트가 구성되고, 그 IPC 인터페이스(60)의 타단에는 ATM교환기의 스위치에 연결되어 주변 프로세서와의 통신경로로 사용하기 위한 한 개의 포트가 구성된다.

여기서, 그 IPC 인터페이스(60)는 메인 프로세서 포트를 통해서는 시리얼 데이터 링크(serial data link)를 행하고, 한 개의 스위치 포트를 통해서는 광 인터페이스 또는 STM-1(Synchronous Transport Module level 1, 155Mbps) 인터페이스 방식에 의해 스위치와 통신한다.

도 3은 본 발명의 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치를 이용한 개략적인 시스템 구성도로서, 각각의 주변 프로세서 군(20, 30) 사이에 스위치(50)가 설치되고, 그 스위치(50)는 IPC 인터페이스(60)를 통해 메인 프로세서 군(10)과 연결된다.

즉, 그 스위치(50)는 그 IPC 인터페이스(60)와 연계하여 주변 프로세서와 메인 프로세서간의 통신 경로 및 메인 프로세서간의 통신 경로를 제공한다.

도 3의 구성을 도 1의 종래의 구성과 비교하여 볼 때, 도 1의 종래의 구성은 이더넷을 이용하게 됨에 따라 매우 복잡한 구성인데 반해, 도 3의 구성은 회로의 복잡성에서 탈피하여 시스템 구성면 또는 운영면에서 보다 효율적이다.

도 4는 본 발명의 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치의 상세한 구성도로서, CPU(12); 그 CPU(12)와 유토피아 인터페이스(UTOPIAinterface) 방식에 의해 통신하는 선입선출(FIFO) 방식의 버퍼(14); 포트로부터 입력된 셀의 라우팅 정보(VPI값)를 저장하고 있는 VPI(Virtual Path Identifier; 가상 경로 식별자) 라우팅 테이블(16); 그 버퍼(14)로부터 출력되는 셀 및 그 프로세서 포트(34)로부터 입력되는 셀을 그 VPI 라우팅 테이블(16)의 라우팅 정보에 근거하여 송신하는 송신 로직부(18); 스위치 포트(26)로부터 입력된 수신 데이터를 그 VPI 라우팅 테이블(16)의 라우팅 정보에 근거하여 그 버퍼(14)에게로 제공하거나 후단의 다른 선입선출 방식의 버퍼(24, 28)로 제공하는 수신 로직부(22); 그 송신 로직부(18)로부터의 셀 또는 버퍼(24)를 통한 수신 로직부(22)로부터의 셀을 후단의 스위치로 전송하고, 스위치를 통해 입력되는 주변 프로세서로부터의 셀을 그 버퍼(24)를 통해 수신 로직부(22)에게로 전달하는 스위치 포트(26); 그 버퍼(28)를 통해 입력되는 수신 로직부(22)로부터의 셀에 대한 출력포트를 지정하고, 메인 프로세서측으로부터 입력된 신호를 그 버퍼(28)를 통해 송신 로직부(18)측으로 제공하는 포트 로직부(32); 및 그 포트 로직부(32)로부터의 송신용 셀을 해당하는 메인 프로세서에게로 전송하고, 임의의 메인 프로세서로부터의 데이터를 수신하여 그 포트 로직부(32)에게로 전송하는 프로세서 포트(34)를 구비한다.

여기서, 그 송신 로직부(18)는 모든 셀의 송신에 대하여 스위칭할 수 있는 기능을 제공하고 CPU(12) 및 장치 전체에 대한 제어를 담당한다.

그리고, 그 수신 로직부(22)는 모든 셀의 수신에 대하여 스위칭한다.

또한, 그 포트 로직부(32)는 다수개의 포트 드라이버(도시 생략)를 제어하는데, 그 송신 로직부(18)와 수신 로직부(22)와 연동하게 구성된다.

또, 셀의 효율적인 제어를 위하여 셀의 흐름 사이에 선입선출 방식의 버퍼(14, 24, 28)를 구성시켰는데, 그 버퍼(14, 24, 28)에 저장되는 셀에 대한 중재(arbitration) 기능은 전적으로 송신 로직부(18)에서 담당한다.

그리고, 도 4의 구성은 효율적인 IPC경로 제공을 위하여 하드웨어적인 스위칭이 가능하도록 이피엘디(EPLD : Erasable Programmable Logic Device)로 구현될 수 있다. mC로직을 사용한 분산제어 구조를 갖는다.

도 4에서는 프로세서 포트(34)를 하나만 도시하였으나, 실질적으로 다수개로 구성됨이 바람직하다.

한편, 그 VPI 라우팅 테이블(16)은 모든 셀의 스위칭을 위해 별도로 구성되는데, ATM 셀의 VPI값을 이용하여 이루어지도록 구성된다. 그 VPI 라우팅 테이블(16)은 구성할 포트의 개수에 따라 정해지며 CPU(12)에서 별도로 관리할 수 있다.

특히, 그 송신 로직부(18) 및 수신 로직부(22)는 송수신되는 셀의 VPI값을 VPI 라우팅 테이블(16)을 참조하여 스위칭함으로써 모든 프로세서간 통신이 가능하게 한다. 그에 따라 그 VPI 라우팅 테이블(16)은 CPU(12)와 송신 로직부(18) 및 수신 로직부(22)가 모두 이용가능하도록 DPRAM(Dual Port RAM)을 사용하여 구성된다.

이와 같이 구성된 도 4의 구성에 따르면, 다수의 메인 프로세서로부터 송수신되는 셀은 다수개의 프로세서 포트(34)를 통하여 상호간의 통신이 이루어지고, 메인 프로세서와 주변 프로세서간의 통신은 스위치 포트(26)를 통해 이루어진다.

그 셀의 흐름 경로를 도 5를 참조하여 보면, CPU(12)에서 송신 로직부(18)를거쳐 출력되는 셀은 스위치 포트(26)의 송신부(26a)를 통해 주변 프로세서에게로 전송되거나 프로세서 포트(34)의 송신부(34a)를 통해 해당하는 메인 프로세서에게로 전송된다. 그리고, 그 스위치 포트(26)의 수신부(26b)로 입력되는 셀은 수신 로직부(22)를 통해 프로세서 포트(34)의 송신부(34a)를 매개로 하여 해당하는 메인 프로세서에게로 전송된다. 그 스위치 포트(26)의 수신부(26b) 및 프로세서 포트(34)의 수신부(34b)에 입력된 셀은 수신 로직부(22)를 통해 CPU(12)에게로 전송된다. 그 프로세서 포트(34)의 수신부(34b)에 입력된 셀은 수신 로직부(22)와 송신 로직부(18)를 거쳐 그 프로세서 포트(34)의 송신부(34a)를 통해 해당하는 메인 프로세서에게로 전송된다. 마지막으로, 그 프로세서 포트(34)의 수신부(34b)에 입력된 셀은 수신 로직부(22)와 송신 로직부(18)를 거쳐 그 스위치 포트(26)의 송신부(26a)를 통해 주변 프로세서에게로 전송된다.

도 5를 참조하여 설명한 바와 같이, 셀의 흐름은 EPLD 로직으로 구성된 분산제어 구조를 취함으로써 효율적으로 제어할 수 있으며, 하드웨어적인 스위칭이 구현되어 고속의 셀 스위칭이 가능하다.

도 6은 본 발명의 다른 실시예에 따른 프로세서간 통신을 위한 인터페이스 장치의 구성도로서, 도 4의 구성과 동일한 구성요소에 대해서는 동일한 참조부호를 부여하면서 그에 대한 설명은 생략한다.

도 6에서는 도 4의 스위치 포트(26)를 광 드라이버(42)와 광 모듈(44)로 대체하였고, 도 4의 프로세서 포트(34)를 시리얼 데이터 링크 드라이버(46)로 대체하였다.

이와 같은 도 6의 구성에 의해서도, 도 5에서와 같은 셀의 흐름 경로가 이루어진다.

이상 상세히 설명한 바와 같이 본 발명에 따르면, 외부 선로의 영향없이 교환기 내부의 스위치를 이용함으로써 시스템 구성이 간편해지고 보다 안정된 통신을 행할 수 있다.

그리고, 프로세서간 통신은 내부 스위치를 이용하므로 하드웨어적인 변경없이 VPI/VCI에 의한 통신경로 할당을 쉽게 구현할 수 있고, 이에 따라 시스템의 구현 및 유지보수 차원에서 탁월한 효과를 얻게 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims

메인 프로세서간 통신 경로를 제공하기 위한 다수개의 포트, 및 주변 프로세서와의 통신 경로로 사용되는 단일의 포트를 갖춘 프로세서간 인터페이스;

상기 프로세서간 인터페이스를 통해 송수신되는 셀에 대한 라우팅 정보를 저장하고 있는 라우팅 테이블; 및

상기 송수신되는 셀을 상기 라우팅 정보에 근거하여 스위칭하는 송수신 로직을 구비하는 것을 특징으로 하는 프로세서간 통신을 위한 인터페이스 장치.
제 1항에 있어서,

상기 라우팅 테이블은 듀얼 포트 램(DPRAM)으로 구성되는 것을 특징으로 하는 프로세서간 통신을 위한 인터페이스 장치.
제 1항에 있어서,

상기 송수신 로직에 의해 스위칭되는 셀의 흐름의 제어를 위해 버퍼가 추가로 구비되는 것을 특징으로 하는 프로세서간 통신을 위한 인터페이스 장치.
제 3항에 있어서,

상기 버퍼에 저장되는 셀에 대한 중재는 상기 송수신 로직중에서 송신 로직에 의해 행해지는 것을 특징으로 하는 프로세서간 통신을 위한 인터페이스 장치.