KR100426493B1 - Substrate for manufacturing semiconductor package and method for manufacturing semiconductor package using the same - Google Patents
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Abstract
본 발명은 반도체 패키지 제조용 부재와, 이것을 이용한 반도체 패키지 제조방법에 관한 것이다.The present invention relates to a semiconductor package manufacturing member and a semiconductor package manufacturing method using the same.
이를 위해, 본 발명은 얇은 금속포일을 조밀한 간격의 내부리드가 되도록 에칭 처리한 후, 이를 리드프레임의 외부리드 또는 인쇄회로기판과 회로필름상에 형성되어 있는 전도성 패턴에 부착시키거나, 또는 얇은 금속포일을 리드프레임의 외부리드 또는 인쇄회로기판의 전도성패턴에 부착시킨 다음 조밀한 간격의 내부리드가 되도록 에칭시킨 구조의 반도체 패키지 제조용 부재를 제공한다.To this end, the present invention is a thin metal foil is etched to be a tightly spaced inner lead, and then attached to the outer lead of the lead frame or a conductive pattern formed on the printed circuit board and the circuit film, or Provided is a member for manufacturing a semiconductor package having a structure in which a metal foil is attached to an outer lead of a lead frame or a conductive pattern of a printed circuit board and then etched to have an inner lead of a dense gap.
또한, 본 발명은 얇은 금속포일이 부착된 구조의 상기 반도체 패키지 제조용 부재에 플립칩을 이용하여 반도체 칩을 부착함으로써, 경박단소화를 용이하게 실현시킨 구조의 반도체 패키지 제조 방법을 제공하고자 한 것이다.In addition, an object of the present invention is to provide a method for manufacturing a semiconductor package having a structure in which a thin metal foil is easily realized by attaching a semiconductor chip to a member for manufacturing a semiconductor package having a thin metal foil attached thereto by using a flip chip.
Description
본 발명은 반도체 패키지 제조용 부재와, 이것을 이용한 반도체 패키지 제조방법에 관한 것으로서, 외부리드만 있는 리드프레임에 조밀한 간격으로 에칭 처리된 금속포일을 부착시켜 파인 피치(fine pitch)를 실현시킨 구조의 반도체 패키지 제조용 부재와 이 부재를 이용한 반도체 패키지 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package manufacturing member and a method of manufacturing a semiconductor package using the same, wherein a semiconductor having a fine pitch is formed by attaching an etched metal foil at a tight interval to a lead frame having only external leads. A package manufacturing member and a semiconductor package manufacturing method using the member.
통상적으로 반도체 패키지를 제조하는데 이용되는 부재는 리드프레임, 회로필름, 인쇄회로기판등이 있고, 그 밖에 여러가지 형태로 제조 가능하다.Typically, a member used to manufacture a semiconductor package includes a lead frame, a circuit film, a printed circuit board, and the like, and can be manufactured in various forms.
상기 나열한 부재중에 리드프레임은 각 리드간의 폭과 두께 그리고 길이, 반도체칩이 실장되는 칩탑재판의 면적과 구조등을 달리하며, 여러가지 형태로 설계한 후, 에칭(etching)등의 방법으로 제작되고 있다.Among the above-listed members, the lead frame varies in width and thickness and length between each lead, the area and structure of the chip mounting plate on which the semiconductor chip is mounted, and is designed in various forms, and then manufactured by etching or the like. have.
아직까지 리드프레임을 이용한 반도체 패키지는 그 수요가 가장 많은 패키지로서, 핸드폰 및 PDA(Personal Digital Assistants)등과 같은 소형 전자통신기기에 탑재할 수 있도록 보다 경박단소(輕薄短小)를 실현할 수 있는 구조로 제조되고 있고, 개발중에 있다.The semiconductor package using the lead frame is still the most demanded package, and manufactured in a structure that can realize lighter and shorter size so that it can be mounted in small electronic communication devices such as mobile phones and PDAs (Personal Digital Assistants). It is being developed.
그에따라, 리드프레임을 이용한 반도체 패키지의 경박단소화를 용이하게 실현하고 전기적인 성능을 향상시키기 위해서는 상기 리드프레임의 각 리드 간격을 보다 조밀하게, 그리고 리드의 수를 보다 많게 형성하는 것이 바람직하다.Accordingly, in order to easily realize the thin and short reduction of the semiconductor package using the lead frame and to improve the electrical performance, it is desirable to form each lead spacing of the lead frame more densely and the number of leads more.
그러나, 기존에 에칭등의 방법을 이용하여, 상기 리드프레임의 각 내부리드간의 간격을 파인 피치(fine pitch)라 하여 조밀하게 에칭 처리하는 작업이 매우 어려웠다.However, it has been very difficult to perform a dense etching process using a method such as etching in the past with the interval between the respective inner leads of the lead frame as a fine pitch.
즉, 기존의 리드는 그 두께가 8mil 정도로 두껍기 때문에 기존의 에칭 방법으로는 각 내부리드간의 간격을 4mil 이하가 되도록 에칭 처리하는 작업이 매우 어려웠고, 이러한 점으로 인하여 리드프레임을 이용한 반도체 패키지의 경박단소화를실현하는데 한계가 있었다.That is, since the conventional lead is about 8 mils thick, it is very difficult to etch the gap so that the gap between each inner lead is less than 4 mils by the conventional etching method. There was a limit to the realization of digestion.
따라서, 본 발명의 첫번째 목적은 얇은 금속포일을 조밀한 간격의 내부리드가 되도록 에칭 처리한 후, 이를 리드프레임의 외부리드 또는 인쇄회로기판과 회로필름상에 형성되어 있는 전도성 패턴에 부착시키거나, 또는 얇은 금속포일을 리드프레임의 외부리드 또는 인쇄회로기판의 전도성패턴에 부착시킨 다음 조밀한 간격의 내부리드가 되도록 에칭시킨 구조의 반도체 패키지 제조용 부재를 제공하는데 있다.Therefore, the first object of the present invention is to etch the thin metal foil to be a tightly spaced inner lead, and then attach it to the outer lead of the lead frame or the conductive pattern formed on the printed circuit board and the circuit film, Another aspect of the present invention is to provide a member for manufacturing a semiconductor package having a thin metal foil attached to an outer lead of a lead frame or a conductive pattern of a printed circuit board and then etched to have an inner lead of a tight gap.
본 발명의 두번째 목적은 얇은 금속포일이 부착된 구조의 상기 반도체 패키지 제조용 부재에 플립칩을 이용하여 반도체 칩을 부착함으로써, 경박단소화를 용이하게 실현시킨 구조의 반도체 패키지 제조 방법을 제공하는데 있다.A second object of the present invention is to provide a method for manufacturing a semiconductor package having a structure in which a thin and short metal structure is easily realized by attaching a semiconductor chip using a flip chip to the semiconductor package manufacturing member having a thin metal foil.
도 1은 본 발명에 따른 반도체 패키지 제조용 부재의 제1실시예를 나타내는 평면도 및 단면도,1 is a plan view and a cross-sectional view showing a first embodiment of a member for manufacturing a semiconductor package according to the present invention;
도 2는 본 발명에 따른 반도체 패키지 제조용 부재의 제2실시예를 나타내는 평면도 및 단면도,2 is a plan view and a cross-sectional view showing a second embodiment of a member for manufacturing a semiconductor package according to the present invention;
도 3은 본 발명에 따른 반도체 패키지 제조용 부재의 제3실시예를 나타내는 평면도 및 단면도,3 is a plan view and a cross-sectional view showing a third embodiment of a member for manufacturing a semiconductor package according to the present invention;
도 4a,4b는 도 1의 부재를 이용한 본 발명의 반도체 패키지의 제1실시예를 나타내는 도면으로서, 도 4a는 반도체 칩이 부착된 상태의 평면도이고, 도 4b는 몰딩공정이 완료된 상태의 단면도이다.4A and 4B are views showing a first embodiment of a semiconductor package of the present invention using the member of FIG. 1, FIG. 4A is a plan view of a state in which a semiconductor chip is attached, and FIG. 4B is a cross-sectional view of a state in which a molding process is completed. .
도 5a,5b는 도 2의 부재를 이용한 본 발명의 반도체 패키지의 제2실시예를 나타내는 도면으로서, 도 5a는 반도체 칩이 부착된 상태의 평면도이고, 도 5b는 몰딩공정이 완료된 상태의 단면도이다.5A and 5B are views showing a second embodiment of the semiconductor package of the present invention using the member of FIG. 2, FIG. 5A is a plan view of a state in which a semiconductor chip is attached, and FIG. 5B is a cross-sectional view of a state in which a molding process is completed. .
도 6a,6b는 도 3의 부재를 이용한 본 발명의 반도체 패키지의 제3실시예를 나타내는 도면으로서, 도 6a는 반도체 칩이 부착된 상태의 평면도이고, 도 6b는 몰딩공정이 완료된 상태의 단면도이다.6A and 6B are views illustrating a third embodiment of the semiconductor package of the present invention using the member of FIG. 3, and FIG. 6A is a plan view of a state in which a semiconductor chip is attached, and FIG. 6B is a cross-sectional view of a state in which a molding process is completed. .
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 리드프레임 12 : 금속포일10: lead frame 12: metal foil
14 : 외부리드 16 : 인쇄회로기판14: external lead 16: printed circuit board
18 : 회로필름 20 : 전도성패턴18: circuit film 20: conductive pattern
22 : 반도체 칩 24 : 수지층22 semiconductor chip 24 resin layer
26 : 수지필름 28 : 플립칩(flip chip)26 resin film 28 flip chip
30 : 수지봉지재 32 : 접착수단30: resin encapsulant 32: bonding means
34 : 비아홀 36 : 전도성의 코팅재34: via hole 36: conductive coating material
38 : 솔더마스크(solder mask)38: solder mask
100,200,300 : 부재 400,500,600 : 반도체 패키지100,200,300: member 400,500,600: semiconductor package
이하, 본 발명을 첨부도면을 참조로 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
상기한 목적을 달성하기 위한 본 발명의 부재는:The members of the present invention for achieving the above object are:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과; 조밀한 배열로 에칭 처리되어 상기 외부리드(14)에 부착된 금속포일(12)과; 상기 외부리드(14)와 금속포일(12)간의 부착 부위를 접착시켜주고 있는 접착수단(32)으로 구성되고; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 금속포일(12)의 접착부위에비아홀(34)을 관통 형성하여, 이 비아홀(34)에 전도성의 코팅재(36)를 충진하여서 된 것을 특징으로 한다.A lead frame 10 in which only the external leads 14 are formed in a predetermined arrangement; A metal foil 12 etched in a compact arrangement and attached to the outer lead 14; An attachment means 32 for adhering the attachment portion between the outer lead 14 and the metal foil 12; The via hole 34 is formed through the external lead 14 attached to the adhesive means 32 and the metal foil 12, and the conductive coating material 36 is filled in the via hole 34. It is characterized by.
바람직한 구현예로서, 상기 금속포일(12)의 에칭 처리된 배열 간격은 2mil 이하인 것을 특징으로 한다.In a preferred embodiment, the etched spacing of the metal foil 12 is less than 2 mils.
다른 구현예로서, 본 발명의 부재는:In another embodiment, the absence of the present invention is:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과; 일면에 전도성 패턴(20)이 에칭에 의하여 형성되어 있는 자재와; 상기 리드프레임(10)과 자재를 부착시켜주고 있는 접착수단(32)으로 구성되고; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 전도성패턴(20)의 접착부위에 비아홀(34)을 관통 형성하여, 이 비아홀(34)에 전도성의 코팅재(36)를 충진하여서 된 것을 특징으로 한다.A lead frame 10 in which only the external leads 14 are formed in a predetermined arrangement; A material having a conductive pattern 20 formed on one surface by etching; It consists of an adhesive means 32 for attaching the lead frame 10 and the material; Via holes 34 are formed through the bonding portions of the external leads 14 and the conductive patterns 20 attached by the bonding means 32, and the via holes 34 are filled with a conductive coating material 36. It is characterized by.
바람직한 구현예로서, 상기 자재는 일면에 전도성 패턴(20)이 에칭으로 형성된 인쇄회로기판(16) 또는 회로필름(18)인 것을 특징으로 한다.In a preferred embodiment, the material is characterized in that the printed circuit board 16 or the circuit film 18, the conductive pattern 20 is formed by etching on one surface.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조용 부재의 제조방법은:Method for producing a semiconductor package manufacturing member of the present invention for achieving the above object is:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 금속포일(12)을 조밀한 배열로 에칭 처리하여, 상기 외부리드(14)에 접착수단(32)으로 부착하는 단계와; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 금속포일(12)의 접착부위에 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재(36)를 충진하는 단계로 이루어진 것을 특징으로 한다.Providing a lead frame 10 in which only the external leads 14 are formed in a predetermined arrangement; Etching the metal foil (12) in a dense arrangement and attaching it to the outer lead (14) with adhesive means (32); Forming a through hole (34) through an adhesive portion of each of the outer lead (14) and the metal foil (12) attached by the bonding means (32); Filling the via hole 34 with a conductive coating material 36, characterized in that consisting of.
본 발명의 반도체 패키지 제조용 부재의 다른 제조 방법은:Another manufacturing method of the member for manufacturing a semiconductor package of the present invention is:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 소정 면적의 금속포일(12)을 상기 외부리드(14)에 접착수단(32)으로 부착하는 단계와; 상기 금속포일(12)을 조밀한 배열로 에칭 처리하는 단계와; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 에칭 처리된 금속포일(12)의 접착부위에 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재(36)를 충진하는 단계로 이루어진 것을 특징으로 한다.Providing a lead frame 10 in which only the external leads 14 are formed in a predetermined arrangement; Attaching a metal foil (12) of a predetermined area to the outer lead (14) with an adhesive means (32); Etching the metal foil (12) in a dense array; Forming a through hole (34) through an adhesive portion of each of the outer leads (14) attached to the bonding means (32) and the etched metal foil (12); Filling the via hole 34 with a conductive coating material 36, characterized in that consisting of.
본 발명의 반도체 패키지 제조용 부재의 또 다른 제조 방법은:Another method for producing a member for manufacturing a semiconductor package of the present invention is:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 상기 리드프레임(10)의 외부리드(14)에 전도성 패턴(20)이 에칭에 의하여 형성되어 있는 자재를 접착수단으로 부착하는 단계와; 상기 접착수단(32)으로 부착되어 있는 각 외부리드(14)와 전도성패턴(20)의 접착부위에 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재(36)를 충진하는 단계로 이루어진 것을 특징으로 한다.Providing a lead frame 10 in which only the external leads 14 are formed in a predetermined arrangement; Attaching a material on which the conductive pattern 20 is formed by etching to the outer lead 14 of the lead frame 10 by an adhesive means; Forming a through hole (34) through an adhesive portion of each of the external lead (14) and the conductive pattern (20) attached by the adhesive means (32); Filling the via hole 34 with a conductive coating material 36, characterized in that consisting of.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는:The semiconductor package of the present invention for achieving the above object is:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 조밀한 배열로 에칭 처리되어 상기 외부리드(14)와 접착수단(32)에 의하여 부착된 금속포일(12)로 구성되고, 상기 접착수단(32)에 의하여 부착되어 있는 상기 외부리드(14)와 금속포일(12)의 접착부위에 전도를 위한 비아홀(34)이 관통 형성된 부재(100)와;Only the outer lead 14 is composed of a lead frame 10 formed in a predetermined arrangement, a metal foil 12 which is etched in a dense arrangement and attached by the outer lead 14 and the bonding means 32, A member 100 through which a via hole 34 for conducting is penetrated through the bonding portion of the outer lead 14 and the metal foil 12 attached by the bonding means 32;
조밀한 배열로 에칭 처리된 상기 금속포일(12)의 안쪽 상면에 플립칩(28)에 의하여 신호 교환 가능하게 부착되어, 각 외부리드(14)의 내면 사이에 위치되는 반도체 칩(22)과;A semiconductor chip 22 attached to an inner upper surface of the metal foil 12 etched in a compact arrangement so as to be interchangeable with a signal by flip chip 28, and positioned between the inner surfaces of each outer lead 14;
상기 외부리드(14)의 외측면과 상면, 상기 금속포일(12)의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩(22)과 플립칩(28)을 포함하는 외부리드(14)와 금속포일(12)의 안쪽영역을 몰딩하고 있는 수지봉지재(30)로 구성된 것을 특징으로 한다.An outer lead 14 including the semiconductor chip 22 and a flip chip 28 while exposing the outer and top surfaces of the outer lead 14 and the outer and bottom surfaces of the metal foil 12 to the outside; It is characterized by consisting of a resin encapsulant 30 which is molding the inner region of the metal foil (12).
다른 구현예로서, 본 발명의 반도체 패키지는:In another embodiment, the semiconductor package of the present invention is:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과 일면에 전도성 패턴(20)이 에칭에 의하여 형성되어 있는 자재(16,18)가 서로 부착 연결되고, 상기 각 외부리드(14)와 전도성 패턴(20)의 연결부위에 전도를 위한 비아홀(34)이 형성된 반도체 패키지 제조용 부재(200,300)와;Only the outer lead 14 is attached to the lead frame 10 formed in a predetermined arrangement and the materials 16 and 18 having conductive patterns 20 formed on one surface by etching. And members 200 and 300 for manufacturing a semiconductor package having a via hole 34 for conduction formed at a connection portion of the conductive pattern 20.
상기 자재(16,18)의 전도성 패턴(20)의 안쪽부분에 플립칩(28)에 의하여 신호 교환 가능하게 부착된 반도체 칩(22)과;A semiconductor chip (22) attached to an inner portion of the conductive pattern (20) of the material (16, 18) by a flip chip (28) for signal exchange;
상기 외부리드(14)의 외측면과 상면, 상기 자재(16,18)의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩(22)과 플립칩(28)을 포함하는 외부리드(14)의 안쪽영역과 자재(16,18)의 상면에 걸쳐 몰딩하고 있는 수지봉지재(30)로 구성된 것을 특징으로 한다.The outer lead 14 including the semiconductor chip 22 and the flip chip 28 while exposing the outer and upper surfaces of the outer lead 14 and the outer and bottom surfaces of the materials 16 and 18 to the outside. It characterized in that it consists of a resin encapsulant 30 molded over the inner region of the material and the upper surface of the material (16,18).
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조 방법은:The semiconductor package manufacturing method of the present invention for achieving the above object is:
외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)을 제공하는 단계와; 상기 외부리드(14)의 끝단에 소정의 면적을 갖는 금속포일(12)을 접착수단(32)으로 부착하는 단계와; 상기 접착수단(32)에 의하여 부착되어 있는 외부리드(14)와 금속포일(12)의 접착부위에 전도를 위한 비아홀(34)을 관통 형성하는 단계와; 상기 비아홀(34)에 전도성의 코팅재를 충진하는 단계와; 상기 금속포일(12)의 안쪽단 상면에 반도체 칩(22)을 플립칩(28)을 사용하여 신호 교환 가능하게 부착하는 단계와; 상기 외부리드(14)의 외측면과 상면, 상기 금속포일(12)의 외측면과 저면을 외부로 노출시키면서, 상기 반도체 칩(22)과 플립칩(28)을 포함하는 외부리드(14)와 금속포일(12)의 안쪽영역에 걸쳐 수지봉지재(30)로 몰딩하는 단계와; 저면으로 노출되어 있는 상기 금속포일(12)을 각각의 외부리드(14)와 일치되도록 조밀한 간격으로 에칭 처리하는 단계로 이루어진 것을 특징으로 한다.Providing a lead frame 10 in which only the external leads 14 are formed in a predetermined arrangement; Attaching a metal foil (12) having a predetermined area to an end of the outer lead (14) with an adhesive means (32); Forming a through hole (34) for conduction in the bonding portion between the outer lead (14) and the metal foil (12) attached by the bonding means (32); Filling the via hole 34 with a conductive coating material; Attaching a semiconductor chip (22) to the upper surface of an inner end of the metal foil (12) so as to exchange signals using a flip chip (28); An outer lead 14 including the semiconductor chip 22 and a flip chip 28 while exposing the outer and top surfaces of the outer lead 14 and the outer and bottom surfaces of the metal foil 12 to the outside; Molding the resin encapsulant 30 over an inner region of the metal foil 12; The metal foil 12 exposed to the bottom surface is characterized in that the step of etching at close intervals to match the respective outer lead (14).
여기서 첨부한 도 1을 참조로 본 발명에 따른 반도체 패키지 제조용 부재의 제1실시예를 설명한다.A first embodiment of a member for manufacturing a semiconductor package according to the present invention will now be described with reference to FIG. 1.
상기 제1실시예로서의 부재(100)는 외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 마치 내부리드의 배열과 같이 에칭 처리된 금속포일(12)을 서로 신호 교환 가능하게 접착시킨 것이다.In the member 100 of the first embodiment, the lead frame 10 in which only the outer leads 14 are formed in a predetermined arrangement and the metal foils 12 which have been etched like the arrangement of the inner leads are adhesively bonded to each other. It is.
상기 부재(100)의 리드프레임(10)은 소위 마이크로 리드프레임(Micro leadframe)이라 하여 경박단소화로 제조된 리드프레임에서 내부리드와 칩탑재판등이 제거된 형상과 유사하고, 외부리드(14)만이 약 4mil 정도의 간격으로 배열된 것이다.The lead frame 10 of the member 100 is similar to a shape in which an inner lead and a chip mounting plate are removed from a lead frame manufactured by a thin and small size called a micro lead frame, and an outer lead 14 ) Are arranged at intervals of about 4 mils.
한편, 기존의 내부리드가 있는 리드프레임은 상술한 바와 같이, 그 간격을 파인 피치로 에칭 처리하는데 한계가 있지만, 상기 금속포일(12)은 약 2mil 이하의 두께를 갖는 것으로서, 그 두께가 매우 얇기 때문에 에칭 처리가 매우 용이하다.On the other hand, as described above, the lead frame having an internal lead has a limit in etching the gap at a fine pitch, but the metal foil 12 has a thickness of about 2 mil or less, and the thickness thereof is very thin. Therefore, the etching process is very easy.
이때, 상기 외부리드(14)의 일면과 상기 금속포일(12)의 테두리쪽 일면을 양면테이프와 같은 접착수단(32)으로 부착하게 된다.At this time, one side of the outer lead 14 and one side of the edge of the metal foil 12 is attached to the adhesive means 32 such as a double-sided tape.
다음으로, 상기 외부리드(14)와 부착 연결되어 있는 상기 금속포일(12)에 대하여 에칭 처리를 하게 되는데, 이때 에칭 처리된 금속포일(12)은 통상의 내부리드의 배열과 같이 여러 갈래로 에칭 처리되고, 여러 갈래로 나누어진 금속포일(12)간의 간격은 약 2mil 정도로서, 파인 피치(fine pitch)를 용이하게 실현한 것이다.Next, the metal foil 12 which is attached and connected to the outer lead 14 is etched, wherein the etched metal foil 12 is etched into several branches as in the arrangement of a conventional inner lead. The spacing between the processed and divided metal foils 12 is about 2 mils, so that a fine pitch is easily realized.
한편, 상기 금속포일(12)을 미리 파인 피치가 되도록 먼저 에칭 처리한 후, 그 후단끝 일면을 상기 외부리드(14)의 일면에 접착수단(32)으로 부착시킬 수도 있다.Meanwhile, the metal foil 12 may be etched first to have a fine pitch in advance, and then one surface of the rear end may be attached to one surface of the outer lead 14 by an adhesive means 32.
이어서, 상기 접착수단(32)에 의하여 서로 접착되어 있는 상기 외부리드(14)와 금속포일(12)간의 연결부분에 비아홀(34)을 관통하여 형성하고, 이 비아홀(34)의 내면에 전도성의 코팅재(36)를 충진하여줌으로써, 상기 외부리드(14)와 금속포일(12)은 서로 전기적인 신호를 교환할 수 있는 상태가 된다.Subsequently, a via hole 34 is formed in the connection portion between the outer lead 14 and the metal foil 12, which are bonded to each other by the bonding means 32, and a conductive surface is formed on the inner surface of the via hole 34. By filling the coating material 36, the outer lead 14 and the metal foil 12 are in a state capable of exchanging electrical signals with each other.
이와 같은 본 발명의 반도체 패키지 부재(100)는 내부리드 역할을 하는 각 금속포일(12)간의 간격이 약 2mil의 파인 피치로 구현된 것을 특징으로 하는 바, 이러한 파인 피치의 구현은 통상적으로 리드프레임의 리드 간격보다 미세한 간격으로 형성되는 인쇄회로기판 또는 회로필름상의 전도성 패턴간의 간격이 통상 약 2mil인 점과 비교하여 보면, 파인 피치가 용이하게 이루어진 것을 쉽게 인식할 수 있다.The semiconductor package member 100 of the present invention is characterized in that the interval between each metal foil 12 serving as an inner lead is implemented with a fine pitch of about 2 mils, the implementation of such a fine pitch is typically a lead frame Compared to the interval between the conductive patterns on the printed circuit board or the circuit film formed at a finer spacing than the lead spacing of about 2 mils, it is easy to recognize that the fine pitch is easily made.
여기서 상기 반도체 패키지 제조용 부재(100)를 이용하여 제조된 반도체 패키지의 제1실시예를 첨부한 도 4a,4b를 참조로 설명하면 다음과 같다.Herein, referring to FIGS. 4A and 4B to which a first embodiment of a semiconductor package manufactured by using the semiconductor package manufacturing member 100 is described, it will be described below.
제1실시예의 반도체 패키지는 상술한 바와 같이 조밀한 간격으로 에칭 처리된 금속포일(12)과 리드프레임(10)의 외부리드(14)가 접착수단(32)에 의하여 부착되어 이루어진 본 발명의 반도체 패키지 제조용 부재(100)를 이용한 것이다.In the semiconductor package of the first embodiment, as described above, the semiconductor foil of the present invention is formed by attaching the metal foil 12 etched at close intervals and the outer lead 14 of the lead frame 10 by the bonding means 32. The package manufacturing member 100 is used.
따라서, 상기 반도체 패키지 제조용 부재(100)의 에칭 처리된 금속포일(12)의 각 끝단 일면에 도 4a에 도시한 바와 같이 반도체 칩(22)을 부착하게 되는 바, 상기 반도체 칩(22)은 외부리드(14)의 두께보다 얇은 것을 부착하는 것이 바람직하고, 그 결과 상기 반도체 칩(22)은 각 외부리드(14)의 안쪽에 둘러싸여 위치된 상태가 된다.Accordingly, as shown in FIG. 4A, the semiconductor chip 22 is attached to one end surface of the etched metal foil 12 of the member 100 for manufacturing a semiconductor package. It is preferable to attach something thinner than the thickness of the lead 14, and as a result, the semiconductor chip 22 is in a state surrounded by being positioned inside each outer lead 14.
이때, 상기 반도체 칩(22)의 본딩패드와 상기 각 금속포일(12)은 약 2mil 이하의 크기로 제조된 플립칩(28)에 의하여 신호 교환 가능하게 부착되어 연결된다.At this time, the bonding pads of the semiconductor chip 22 and each of the metal foils 12 are attached and connected by a flip chip 28 manufactured to a size of about 2 mils or less.
물론, 상기 외부리드(14)와 금속포일(12)은 그 연결 부위의 비아홀(34)에 충진된 전도성의 코팅재(36)로 인하여 서로 전기적인 접속이 가능한 상태이다.Of course, the outer lead 14 and the metal foil 12 may be electrically connected to each other due to the conductive coating material 36 filled in the via hole 34 of the connection portion.
다음으로, 반도체 칩(22)과 플립칩(28)을 포함하는 상기 외부리드(14)와 금속포일(12)의 안쪽 영역에 걸쳐 수지봉지재(30)가 채워져 몰딩되고, 이때 상기 외부리드(14)의 상면과 외측면 그리고 상기 금속포일(12)의 저면과 외측면은 외부로 노출된 상태가 된다.Next, the resin encapsulant 30 is filled and molded over the inner region of the outer lead 14 and the metal foil 12 including the semiconductor chip 22 and the flip chip 28. The upper and outer surfaces of the 14 and the bottom and outer surfaces of the metal foil 12 are exposed to the outside.
상기 반도체 패키지(400)에서 전자기기등의 마더보드에 실장되는 랜드면은 상기 외부리드(14)의 상면이 된다.In the semiconductor package 400, a land surface mounted on a motherboard such as an electronic device becomes an upper surface of the external lead 14.
이와 같이 제조된 본 발명의 반도체 패키지(400)는 리드 역할을 하는 상기각 금속포일(12)의 간격이 파인 피치를 이루고 있기 때문에 보다 경박단소화를 실현시킨 구조로 제조된 것이다.Since the semiconductor package 400 of the present invention manufactured as described above has a fine pitch between the metal foils 12 serving as leads, the semiconductor package 400 is manufactured in a structure that realizes lighter and shorter reduction in size.
여기서 첨부한 도 2를 참조로 본 발명의 반도체 패키지 제조용 부재의 제2실시예를 설명하면 다음과 같다.A second embodiment of a member for manufacturing a semiconductor package of the present invention will now be described with reference to the accompanying FIG. 2.
상기 제2실시예로서의 부재(200)는 외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 인쇄회로기판(16)을 서로 접착시킨 것이다.In the member 200 of the second embodiment, the lead frame 10 and the printed circuit board 16 having only the external leads 14 formed in a predetermined arrangement are bonded to each other.
상기 인쇄회로기판(16)은 통상 베이스층 역할을 하는 수지층(24)과, 소정의 회로배열을 이루며 상기 수지층(24)상에 에칭에 의하여 형성된 전도성 패턴(20)과, 이 전도성 패턴(20)간의 단락을 방지하고 산화를 방지하기 위하여 수지층(24)상에 도포되는 솔더마스크(38)로 구성되어 있다.The printed circuit board 16 may include a resin layer 24 serving as a base layer, a conductive pattern 20 formed by etching on the resin layer 24, forming a predetermined circuit arrangement, and the conductive pattern ( It consists of a solder mask 38 which is applied on the resin layer 24 to prevent short circuit between the layers 20 and to prevent oxidation.
물론, 상기 전도성 패턴(20)의 배열은 소정의 회로배열 설계에 따라 변경 가능하고, 반도체 칩(22)과 접속되는 자리 그리고 입출력단자가 융착되는 자리는 노출된다.Of course, the arrangement of the conductive pattern 20 can be changed according to a predetermined circuit arrangement design, and the position where the semiconductor chip 22 is connected and the position where the input / output terminal is fused are exposed.
한편, 본 발명에 적용되는 인쇄회로기판(16)은 각 전도성 패턴(20)이 바깥쪽에서 안쪽까지 소정의 배열로 에칭 처리된 것을 사용하되, 각 전도성 패턴(20)의 바깥쪽 끝단부와 안쪽 끝단부를 노출시키게 된다.On the other hand, the printed circuit board 16 to be applied to the present invention is that each conductive pattern 20 is used to be etched in a predetermined arrangement from the outside to the inside, the outer end and the inner end of each conductive pattern 20 Expose wealth.
따라서, 상기 인쇄회로기판(16)과 상기 리드프레임(10)의 외부리드(14)간을 접착수단(32)으로 부착하되, 서로간의 실질적인 부착 부분은 상기 각 전도성 패턴(20)의 바깥쪽 끝단부와 상기 외부리드(14)의 안쪽단 일면이 된다.Accordingly, the printed circuit board 16 and the outer lead 14 of the lead frame 10 are attached to each other by an adhesive means 32, and the substantially attaching portions between the printed circuit board 16 and the lead frame 10 are formed at the outer ends of the respective conductive patterns 20. The inner side of the portion and the outer lead 14 is one surface.
다음으로, 상기 접착수단(32)에 의하여 서로 접착되어 있는 상기외부리드(14)와 각 전도성 패턴(20)의 연결부분에 비아홀(34)을 관통하여 형성하고, 이 비아홀(34)의 내면에 전도성의 코팅재(36)를 충진하여 줌으로써, 상기 외부리드(14)와 각 전도성 패턴(20)이 서로 전기적인 신호를 교환할 수 있는 상태가 된다.Next, the external leads 14 and the conductive patterns 20, which are bonded to each other by the adhesive means 32, are formed through the via holes 34, and formed on the inner surface of the via holes 34. By filling the conductive coating material 36, the outer lead 14 and each conductive pattern 20 is in a state capable of exchanging electrical signals with each other.
여기서 상기 반도체 패키지 제조용 부재(200)를 이용하여 제조된 반도체 패키지의 제2실시예를 첨부한 도 5a,5b를 참조로 설명하면 다음과 같다.Herein, referring to FIGS. 5A and 5B, a second embodiment of a semiconductor package manufactured by using the semiconductor package manufacturing member 200 is described below.
제2실시예로서의 반도체 패키지(500)는 상술한 바와 같이 외부리드(14)와 인쇄회로기판의 전도성패턴(20)간을 서로 신호 교환 가능하게 부착시켜 이루어진 부재(200)를 이용한 것으로서, 도 5에 도시한 바와 같이 소정의 회로배열을 이루며 제조된 각 전도성 패턴(20)의 안쪽 끝단부에 걸쳐 반도체 칩(22)을 부착하게 된다.The semiconductor package 500 of the second embodiment uses the member 200 formed by attaching the external lead 14 and the conductive pattern 20 of the printed circuit board to be interchangeable with each other as described above. As shown in the drawing, the semiconductor chip 22 is attached to the inner end portion of each conductive pattern 20 manufactured by forming a predetermined circuit arrangement.
즉, 상기 반도체 칩(22)의 본딩패드와 상기 각 전도성 패턴(20)의 안쪽 끝단부는 플립칩(28)의 융착에 의하여 서로 신호 교환 가능하게 부착 연결된다.That is, the bonding pads of the semiconductor chip 22 and the inner end portions of the conductive patterns 20 are attached to each other so as to exchange signals with each other by fusion of the flip chip 28.
이때, 상기 반도체 칩(22)은 외부리드(14)의 두께보다 얇은 것을 부착하는 것이 바람직하고, 그 결과 반도체 칩(22)은 외부리드(14)의 안쪽에 둘러싸이며 위치된 상태가 된다.At this time, the semiconductor chip 22 is preferably attached to the thinner than the thickness of the outer lead 14, as a result, the semiconductor chip 22 is placed in a state surrounded by the inside of the outer lead (14).
다음으로, 반도체 칩(22)과 플립칩(28)을 포함하는 상기 외부리드(14)의 안쪽 영역과, 전도성 패턴(20)을 포함하는 인쇄회로기판(16)의 상면에 걸쳐 수지봉지재(30)로 몰딩하고, 몰딩 후에는 상기 외부리드(14)의 상면과 외측면 그리고 인쇄회로기판(16)의 저면과 외측면이 외부로 노출된 상태가 된다.Next, a resin encapsulant may be disposed on an inner region of the outer lead 14 including the semiconductor chip 22 and the flip chip 28 and an upper surface of the printed circuit board 16 including the conductive pattern 20. 30), and after molding, the upper and outer surfaces of the outer lead 14 and the lower and outer surfaces of the printed circuit board 16 are exposed to the outside.
이와 같이 제조된 상기 반도체 패키지(500)에서 전자기기등의 마더보드에 실장되는 랜드면은 마찬가지로 상기 외부리드(14)의 상면이 된다.In the semiconductor package 500 manufactured as described above, a land surface mounted on a motherboard such as an electronic device becomes a top surface of the outer lead 14.
이에따라, 기존에 파인피치를 실현하기 어려운 리드프레임의 내부리드 대신에, 통상 인쇄회로기판(16)상에 약 2mil 이하의 파인 피치로 에칭되어 있는 전도성 패턴(20) 이용함으로써, 제2실시예의 반도체 패키지(500)도 경박단소화를 실현시킨 구조로 제조되는 것이다.Accordingly, instead of the inner lead of the lead frame which is difficult to realize the fine pitch, the semiconductor of the second embodiment is used by using the conductive pattern 20 which is usually etched at a fine pitch of about 2 mil or less on the printed circuit board 16. The package 500 is also manufactured in a structure that realizes light and short reduction.
여기서 첨부한 도 3을 참조로 본 발명의 반도체 패키지 제조용 부재의 제3실시예를 설명하면 다음과 같다.A third embodiment of the semiconductor package manufacturing member of the present invention will now be described with reference to the accompanying FIG. 3.
상기 제3실시예로서의 부재(300)는 외부리드(14)만이 소정의 배열로 형성된 리드프레임(10)과, 회로필름(18)을 서로 접착시킨 것이다.In the member 300 of the third embodiment, the lead frame 10 and the circuit film 18, each of which has only the external lead 14 formed in a predetermined arrangement, are bonded to each other.
상기 회로필름(18)은 통상 베이스층 역할을 하는 수지필름(26)과, 소정의 회로배열을 이루며 상기 수지필름상에 에칭에 의하여 형성된 전도성 패턴(20)과, 이 전도성 패턴(20)간의 단락을 방지하고 산화를 방지하기 위하여 수지필름상에 도포되는 솔더마스크로 구성되어 있다.The circuit film 18 typically has a resin film 26 serving as a base layer, a conductive pattern 20 formed by etching on the resin film while forming a predetermined circuit arrangement, and a short circuit between the conductive patterns 20. It consists of a solder mask applied on the resin film in order to prevent and prevent oxidation.
본 발명에 적용되는 회로필름(18)은 각 전도성 패턴(20)의 바깥쪽 끝단부와 안쪽단 끝단부가 노출된 것을 이용한다.The circuit film 18 applied to the present invention uses an exposed outer end and inner end of each conductive pattern 20.
따라서, 상기 회로필름(18)과 상기 리드프레임(10)의 외부리드(14)간을 접착수단(32)으로 부착하되, 실질적인 접착 부분은 상기 각 전도성 패턴(20)의 바깥쪽끝단부와 상기 외부리드의 안쪽단 일면이 된다.Therefore, the circuit film 18 and the outer lead 14 of the lead frame 10 is attached by the adhesive means 32, the substantial adhesive portion of the outer end of each conductive pattern 20 and the It is one side of inner end of outer lead.
또한, 상기 접착수단(32)에 의하여 서로 접착되어 있는 상기 외부리드(14)와 상기 회로필름(18)의 각 전도성 패턴(20)의 연결부분에 비아홀(34)을 관통하여 형성하고, 이 비아홀(34)의 내면에 전도성의 코팅재(36)를 충진하여 줌으로써, 상기 외부리드(14)와 각 전도성 패턴(20)이 서로 전기적인 신호를 교환할 수 있는 상태가 된다.In addition, the via hole 34 is formed through the via hole 34 at the connection portion of the conductive lead 20 of the outer lead 14 and the circuit film 18 bonded to each other by the bonding means 32. By filling the conductive coating material 36 on the inner surface of the 34, the outer lead 14 and each conductive pattern 20 are in a state capable of exchanging electrical signals with each other.
여기서 상기 반도체 패키지 제조용 부재(300)를 이용하여 제조된 반도체 패키지의 제3실시예를 첨부한 도 6a,6b를 참조로 설명하면 다음과 같다.6A and 6B attached to the third embodiment of the semiconductor package manufactured by using the semiconductor package manufacturing member 300 as follows.
상기 제3실시예로서의 반도체 패키지(600)는 상술한 바와 같이 회로필름(18)과 외부리드(14)만 있는 리드프레임(10)이 서로 부착되어 이루어진 부재(300)를 이용한 것으로서, 먼저 도 6a에 도시한 바와 같이 상기 회로필름(18)의 각 전도성 패턴(20)의 안쪽 끝단부에 걸쳐 반도체 칩(22)을 부착하게 된다.The semiconductor package 600 according to the third embodiment uses the member 300 formed by attaching the circuit frame 18 and the lead frame 10 having only the external leads 14 to each other as described above. As shown, the semiconductor chip 22 is attached to the inner end of each conductive pattern 20 of the circuit film 18.
이때, 상기 반도체 칩(22)의 본딩패드와 상기 각 전도성 패턴(20)간을 플립칩(28)의 융착으로 서로 부착 연결시키게 된다.At this time, the bonding pads of the semiconductor chip 22 and the conductive patterns 20 are attached to each other by fusion of the flip chip 28.
상기 반도체 칩(22)은 외부리드(14)의 두께보다 얇은 것을 부착하는 것이 바람직하고, 그 결과 상기 반도체 칩(22)은 각 외부리드(14)의 안쪽에 둘러싸이며 위치된 상태가 된다.Preferably, the semiconductor chip 22 is attached to a thickness thinner than the thickness of the outer lead 14, and as a result, the semiconductor chip 22 is surrounded and positioned inside each outer lead 14. As shown in FIG.
다음으로, 반도체 칩(22)과 플립칩(28)을 포함하는 상기 외부리드(14)의 안쪽 영역과, 전도성 패턴(20)을 포함하는 상기 회로필름(18)의 상면에 걸쳐 수지봉지재(30)로 몰딩하고, 몰딩 후에는 상기 외부리드(14)의 상면과 외측면 그리고 회로필름(18)의 저면과 외측면이 외부로 노출된 상태가 된다.Next, a resin encapsulant may be disposed on an inner region of the outer lead 14 including the semiconductor chip 22 and the flip chip 28 and an upper surface of the circuit film 18 including the conductive pattern 20. 30), and after molding, the upper and outer surfaces of the outer lead 14 and the lower and outer surfaces of the circuit film 18 are exposed to the outside.
이와 같이 제조된 상기 반도체 패키지(600)에서 전자기기등의 마더보드에 실장되는 랜드면은 마찬가지로 상기 외부리드(14)의 상면이 된다.In the semiconductor package 600 manufactured as described above, a land surface mounted on a motherboard such as an electronic device becomes an upper surface of the outer lead 14.
이에따라, 기존에 파인피치를 실현하기 어려운 리드프레임의 내부리드 대신에, 통상 전도성 패턴이 파인 피치로 에칭되어 있는 회로필름(18)을 이용함으로써, 제3실시예의 반도체 패키지(600)도 경박단소화를 실현시킨 구조로 제조되는 것이다.Accordingly, the semiconductor package 600 of the third embodiment is also light and short in size by using the circuit film 18 in which the conductive pattern is etched at the fine pitch instead of the inner lead of the lead frame which is difficult to realize the fine pitch. It is manufactured with a structure that realizes.
여기서, 상기 반도체 패키지(400)의 또 다른 제조 방법을 설명하면 다음과 같다.Here, another manufacturing method of the semiconductor package 400 will be described.
상기와 같이 제조된 반도체 패키지(400)는 부재(100)의 에칭 처리된 금속포일(12)에 반도체 칩을 실장하여 제조된 것이지만, 이와 달리 금속포일(12)을 에칭 처리하지 않고 나중에 에칭 처리하는 방법으로도 제조 가능하다.The semiconductor package 400 manufactured as described above is manufactured by mounting a semiconductor chip on the etched metal foil 12 of the member 100. Alternatively, the semiconductor package 400 is etched later without etching the metal foil 12. It can also be manufactured by the method.
즉, 상기 부재(100)의 리드프레임(10)의 외부리드(14)에 소정 면적을 갖는 금속포일(12)을 부착시킨 후, 이 금속포일(12)에 반도체 칩을 신호 교환 가능하게 실장하는 것이다.That is, after attaching the metal foil 12 having a predetermined area to the outer lead 14 of the lead frame 10 of the member 100, the semiconductor chip is mounted on the metal foil 12 so as to exchange signals. will be.
다음으로, 상술한 바와 같이 금속포일(12)의 저면을 외부로 노출시키면서 반도체 칩(22)을 포함하는 외부리드(14)의 안쪽 영역에 걸쳐 수지봉지재(30)로 몰딩을 하게 된다.Next, as described above, the resin encapsulant 30 is molded over the inner region of the outer lead 14 including the semiconductor chip 22 while exposing the bottom of the metal foil 12 to the outside.
마지막으로, 저면으로 노출되어 있는 금속포일(12)을 상기 외부리드(14)와 일대일로 일치되도록 에칭 처리하게 됨에 따라, 결국 상기 반도체 패키지(400)와 동일한 구조로서 금속포일(12)이 조밀한 간격으로 배열된 구조의 반도체 패키지로 제조되어진다.Finally, the metal foil 12 exposed to the bottom surface is etched to coincide in one-to-one correspondence with the outer lead 14, so that the metal foil 12 is densely formed in the same structure as the semiconductor package 400. It is made of semiconductor packages having a structure arranged at intervals.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조용 부재 및 이것을 이용한 반도체 패키지 제조 방법에 의하면, 기존의 파인피치 구현이 어려운 리드프레임의 내부리드를 금속포일을 이용함으로써, 파인피치를 용이하게 구현할 수 있다.As described above, according to the semiconductor package manufacturing member and the semiconductor package manufacturing method using the same according to the present invention, it is possible to easily implement the fine pitch by using a metal foil of the inner lead of the conventional lead frame difficult to implement a fine pitch have.
즉, 인쇄회로기판 또는 회로필름상의 전도성회로패턴간의 간격이 통상 2mil 이하로 구현된 것과 같이, 리드프레임의 외부리드에 마치 내부리드의 배열과 같이 에칭 처리된 금속포일을 부착하되, 이 금속포일간 간격을 2mil 이하로 형성하여 줌으로써, 파인 피치를 용이하게 구현시킨 반도체 패키지 제조용 부재를 제공하는 잇점이 있다.That is, as the distance between the conductive circuit patterns on the printed circuit board or the circuit film is usually 2 mil or less, attach the metal foil etched like the arrangement of the inner lead to the outer lead of the lead frame. By forming the gap to be 2mil or less, there is an advantage to provide a member for manufacturing a semiconductor package that can easily implement a fine pitch.
결국, 금속포일이 파인피치로 구현된 상기 부재를 이용하여 반도체 패키지의 경박단소화를 용이하게 실현할 수 있는 효과를 제공할 수 있다.As a result, it is possible to provide the effect that the thin and short reduction of the semiconductor package can be easily realized by using the member formed of the fine pitch of the metal foil.
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| KR101060120B1 (en) | 2009-12-30 | 2011-08-29 | 앰코 테크놀로지 코리아 주식회사 | Chip scale semiconductor package and manufacturing method thereof |
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2001
- 2001-06-14 KR KR10-2001-0033608A patent/KR100426493B1/en not_active IP Right Cessation
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