KR100425153B1 - Method for Fabricating Capacitor of Semiconductor Device - Google Patents
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Abstract
본 발명은 공정을 단순화시키고 소자의 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판상에 층간 절연막을 형성하고 상기 층간 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그를 형성하는 단계와, 상기 반도체 기판상에 스탑퍼층과 절연막을 증착하고 층간 절연막의 소정 영역상에 남도록 상기 절연막과 스탑퍼층을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 Te, Y, Bi, In 중 어느 하나의 물질로 도핑된 Ag막을 형성하고 상기 선택적으로 제거된 절연막 상부에 형성된 Ag막을 제거하여 하부 전극을 형성하는 단계와, 상기 반도체 기판상에 유전막과 상부 전극을 차례로 형성하는 단계를 포함하여 형성한다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device for simplifying the process and improving the characteristics of the device, comprising the steps of: forming an interlayer insulating film on the semiconductor substrate and penetrating the interlayer insulating film to form a plug connected to the semiconductor substrate; And depositing a stopper layer and an insulating film on the semiconductor substrate and selectively removing the insulating film and the stopper layer so as to remain on a predetermined region of the interlayer insulating film, and any one of Te, Y, Bi, and In on the front surface of the semiconductor substrate. Forming a lower electrode by forming an Ag film doped with one material and removing the Ag film formed on the selectively removed insulating film, and sequentially forming a dielectric film and an upper electrode on the semiconductor substrate. .
Description
본 발명은 반도체 소자에 관한 것으로 특히, Te(Tellurium) 도핑된 Ag를 하부전극으로 사용하여 하부전극이 실리콘과 반응하지 않도록 하므로써 공정을 단순화시키고 고온에서 안정한 소자를 형성하기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, in particular, by using Te (Tellurium) doped Ag as a lower electrode so that the lower electrode does not react with silicon, thereby simplifying the process and forming a capacitor of the semiconductor device for forming a stable device at high temperature. It is about.
기가비트(Giga bit)급 디램(DRAM)에서 유전율이 큰 BST막을 절연막으로 사용하는 MIM(Metal-Insulator-Metal) 구조의 캐패시터(Capacitor)를 적용하고 있다.In Gigabit class DRAM, a capacitor of MIM (Metal-Insulator-Metal) structure using a high dielectric constant BST film as an insulating film is used.
MIM 캐패시터의 하부 전극은 Ru, Pt, TiN 등으로 형성하고 상기 하부 전극 하부의 플러그를 폴리 실리콘(Poly-Si)으로 형성하고 있다The lower electrode of the MIM capacitor is formed of Ru, Pt, TiN, etc., and the plug of the lower electrode is formed of poly-Si.
또한, 상기 하부 전극과 실리콘막의 계면에서 저유전층인 실리사이드(Silicide)의 형성을 방지하기 위하여 티타늄 질화막(TiN)과 티타늄 실리콘막(TiSi2)의 적층 구조의 베리어막을 형성하고 있다.In addition, in order to prevent the formation of silicide, which is a low dielectric layer, at the interface between the lower electrode and the silicon film, a barrier film having a stacked structure of a titanium nitride film (TiN) and a titanium silicon film (TiSi 2 ) is formed.
그러나, 상기 베리어막이 충분한 내산화성을 갖지 못하므로 외부에서 상기 하부 전극을 통해 유입되는 산소에 의하여 캐패시터 절연막인 BST막 증착 공정 및 결정화 열처리 공정에서 상기 플러그가 산화되는 문제점이 있다.However, since the barrier film does not have sufficient oxidation resistance, there is a problem in that the plug is oxidized in the BST film deposition process and the crystallization heat treatment process, which are capacitor insulating films, by oxygen introduced from the outside through the lower electrode.
이에, 종래에는 상기 플러그의 산화를 줄이기 위하여 하부 전극을 2중, 3중의 다층막으로 형성하여 외부에서 유입되는 산소가 플러그에 끼치는 영향을 줄이고 있다.Thus, in order to reduce the oxidation of the plug, the lower electrode is formed as a double layer or a triple layer to reduce the influence of oxygen introduced into the plug.
그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있다.However, the conventional capacitor manufacturing method of the semiconductor device as described above has the following problems.
첫째, 플러그의 산화를 방지하기 위하여 하부 전극을 다층막으로 형성함에 따라서 공정 절차가 복잡해지고 제조 원가가 증가된다.First, as the lower electrode is formed of a multilayer to prevent oxidation of the plug, the process procedure is complicated and manufacturing costs are increased.
둘째, 하부 전극을 다층막으로 형성하여도 외부에서 상기 하부전극을 통해 유입되는 산소를 완전히 차단할 수 없으므로 플러그의 산화를 방지할 수 없다.Second, even if the lower electrode is formed of a multilayer film, it is not possible to completely block oxygen introduced through the lower electrode from the outside, and thus oxidation of the plug cannot be prevented.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 공정을 단순화시키고, 플러그의 산화를 방지하여 소자의 안정성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device for improving the stability of the device by simplifying the process and preventing oxidation of the plug to solve the above problems.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with an embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
11 : 반도체 기판 12 : 제 1 산화막11 semiconductor substrate 12 first oxide film
13 : 플러그 14 : 실리콘 질화막13: plug 14: silicon nitride film
15 : 제 2 산화막 16 : 절연막15 second oxide film 16 insulating film
17 : 하부 전극용 금속막 17a : 하부 전극17: metal film for lower electrode 17a: lower electrode
18 : 유전막 19 : 상부 전극18 dielectric film 19 upper electrode
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 층간 절연막을 형성하고 상기 층간 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그를 형성하는 단계와, 상기 반도체 기판상에 스탑퍼층과 절연막을 증착하고 층간 절연막의 소정 영역상에 남도록 상기 절연막과 스탑퍼층을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 Te, Y, Bi, In 중 어느 하나의 물질로 도핑된 Ag막을 형성하고 상기 선택적으로 제거된 절연막 상부에 형성된 Ag막을 제거하여 하부 전극을 형성하는 단계와, 상기 반도체 기판상에 유전막과 상부 전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a capacitor of a semiconductor device of the present invention for achieving the above object comprises the steps of forming an interlayer insulating film on a semiconductor substrate and a plug connected to the semiconductor substrate through the interlayer insulating film, and on the semiconductor substrate Depositing a stopper layer and an insulating film on the insulating film and selectively removing the insulating film and the stopper layer so as to remain on a predetermined region of the interlayer insulating film; Forming an Ag film and removing the Ag film formed on the selectively removed insulating film to form a lower electrode, and sequentially forming a dielectric film and an upper electrode on the semiconductor substrate.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device of the present invention will be described with reference to the accompanying drawings.
일반적으로, 은(Ag)은 상온에서는 물론 190℃ 이상에서 산소와의 분리가 일어나 산화가 되지 않으며 실리콘(Si)과 반응하지 않는다.Generally, silver (Ag) does not oxidize and does not react with silicon (Si) due to separation with oxygen at room temperature as well as 190 ℃ or more.
또한, Te는 상온에서도 산화물 형성 자유에너지가 -268.3KJ/m으로 산화가 잘되지 않는 원소 중에 하나이며, 상기 Te와 유사한 특성을 갖는 물질로는 Y, Bi,In 등이 있다.In addition, Te is one of the elements in which oxide formation free energy is not oxidized well at -268.3 KJ / m even at room temperature. Examples of the material having similar characteristics to Te include Y, Bi, and In.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이다.1A to 1D are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.
우선, 도 1a에 도시된 바와 같이 반도체 기판(11)상에 소정 두께의 제 1 산화막(12)을 형성하고, 포토 및 식각 공정으로 상기 반도체 기판(11)의 일영역이 노출되도록 상기 제 1 산화막(12)을 선택적으로 제거하여 콘택홀을 형성한다.First, as shown in FIG. 1A, a first oxide film 12 having a predetermined thickness is formed on the semiconductor substrate 11, and the first oxide film is exposed so that one region of the semiconductor substrate 11 is exposed by photo and etching processes. (12) is selectively removed to form a contact hole.
그리고, 상기 콘택홀을 포함한 반도체 기판(11)상에 폴리 실리콘막 또는 에피택시 실리콘막(Epitaxial Si)을 증착하고 전면을 에치백하여 상기 콘택홀 내부에 플러그(13)를 형성한 후, CMP(Chemical Mechanical Polishing) 공정으로 상기 제 1 산화막(12)의 표면을 평탄화시킨다.In addition, a polysilicon film or epitaxial silicon film (Epitaxial Si) is deposited on the semiconductor substrate 11 including the contact hole, and the entire surface is etched back to form a plug 13 inside the contact hole. Chemical Mechanical Polishing) planarizes the surface of the first oxide film 12.
그리고, 도 1b에 도시된 바와 같이 상기 반도체 기판(11)상에 70∼130㎚의 두께로 실리콘 질화막(14)을 증착하고 상기 실리콘 질화막(14)상에 1000∼2000㎚ 두께의 제 2 산화막(15)을 형성한다.As shown in FIG. 1B, a silicon nitride film 14 is deposited on the semiconductor substrate 11 to a thickness of 70 to 130 nm, and a second oxide film 1000 to 2000 nm thick is deposited on the silicon nitride film 14. 15).
여기서, 상기 제 2 산화막(15)은 SiO2막이다.Here, the second oxide film 15 is a SiO 2 film.
이어, 포토 및 식각 공정으로 상기 제 1 산화막(12)의 소정 영역상에 남도록 상기 제 2 산화막(15)과 실리콘 질화막(14)을 선택적으로 제거하여 요철(Concave) 구조의 절연막(16)을 형성한다.Subsequently, the second oxide film 15 and the silicon nitride film 14 are selectively removed to remain on a predetermined region of the first oxide film 12 by a photo and etching process to form an insulating film 16 having a concave structure. do.
그리고, 상기 절연막(16)을 포함한 반도체 기판(11)의 전면에 20∼100㎚의 두께로 하부 전극용 금속막(17)을 형성한다.The lower electrode metal film 17 is formed on the entire surface of the semiconductor substrate 11 including the insulating film 16 at a thickness of 20 to 100 nm.
여기서, 상기 하부 전극용 금속막(17)은 1∼10㎾의 RF(Radio Frequency) 전원(Power)을 이용하여 Te 도핑된 Ag막을 스퍼터링(Sputtering) 방법으로 증착하거나, Ag막을 스퍼터링 방법으로 증착 후 상기 Ag막에 Te 이온을 도핑하여 형성한다.Here, the lower electrode metal film 17 is deposited by using a sputtering method or a Te-doped Ag film by using a RF (Radio Frequency) power source of 1 to 10 GHz, or by depositing an Ag film by a sputtering method. It is formed by doping Te ions into the Ag film.
이때, 상기 Te의 조성은 원자당 0.5∼10%가 되도록 한다.In this case, the composition of Te is 0.5 to 10% per atom.
그리고, 도 1c에 도시된 바와 같이, CMP 공정으로 상기 절연막(16) 상부에 형성된 하부 전극용 금속막(17)을 제거하여 상기 절연막(16)으로 절연되는 하부 전극(17a)을 형성한다.As shown in FIG. 1C, the lower electrode metal layer 17 formed on the insulating layer 16 is removed by a CMP process to form the lower electrode 17a insulated from the insulating layer 16.
그리고, 도 1d에 도시된 바와 같이, PVD(Physical Vapor Deposition) 공정 또는 CVD(Chemical Mechanical Polishing) 공정으로 상기 반도체 기판(11)의 전면에 유전막(18)을 증착한 후, 600∼700℃의 산소 분위기에서 열처리하여 상기 유전막(18)을 결정화시킨다.As shown in FIG. 1D, after the dielectric film 18 is deposited on the entire surface of the semiconductor substrate 11 by a PVD (Physical Vapor Deposition) process or a CVD (Chemical Mechanical Polishing) process, oxygen of 600 to 700 ° C. The dielectric film 18 is crystallized by heat treatment in an atmosphere.
여기서, 상기 유전막(18)은 BST막 또는 PZT막 등과 같은 고유전막 중 어느 하나를 이용하여 형성한다.Here, the dielectric film 18 is formed using any one of a high dielectric film such as a BST film or a PZT film.
그리고, CVD 또는 PVD 공정으로 50∼150㎚ 두께로 Pt, Ru, TiN 중 어느 하나를 증착하여 상부 전극(19)을 형성한다.The upper electrode 19 is formed by depositing any one of Pt, Ru, and TiN with a thickness of 50 to 150 nm by CVD or PVD.
상기한 본 발명은 외부에서 하부 전극(17a)으로 유입되는 산소가 하부 전극(17a)의 Te와 결합하여 상기 하부 전극(17a) 내부에서 TeO2로 형성된다.In the present invention described above, oxygen introduced into the lower electrode 17a from the outside is combined with Te of the lower electrode 17a to form TeO 2 inside the lower electrode 17a.
따라서, 플러그(13)로 산소가 유입되지 않으므로 플러그(13) 산화를 방지할 수 있고, 따라서 상기 플러그(13)와 하부 전극(17a)의 계면에 베리어막을 형성하지 않아도 된다.Therefore, since oxygen does not flow into the plug 13, oxidation of the plug 13 can be prevented, and thus a barrier film is not required to be formed at the interface between the plug 13 and the lower electrode 17a.
상기와 같은 본 발명의 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.The capacitor manufacturing method of the semiconductor device of the present invention as described above has the following effects.
첫째, 하부 전극을 Te 도핑된 Ag막으로 형성하여 하부 전극과 플러그의 계면에 실리사이드가 발생되지 않으므로 다중의 베리어막을 형성하지 않아도 되므로 공정을 단순화시킬 수 있다.First, since the lower electrode is formed of a Te-doped Ag film, silicide is not generated at the interface between the lower electrode and the plug, so that the barrier layer does not need to be formed, thereby simplifying the process.
둘째, 하부 전극 내부의 Te가 산소의 확산을 효과적으로 억제하므로 플러그의 산화를 방지하기 위하여 하부 전극을 다중으로 형성하지 않아도 되므로 공정을 단순화시킬 수 있다.Second, since the Te inside the lower electrode effectively suppresses the diffusion of oxygen, it is not necessary to form multiple lower electrodes in order to prevent oxidation of the plug, thereby simplifying the process.
셋째, 베리어막을 형성하지 않고 하부 전극을 다중으로 형성하지 않기 때문에 원가를 절감시킬 수 있고, 생산력을 향상시킬 수 있다.Third, since the barrier layer is not formed and the lower electrode is not formed in multiple, cost can be reduced and productivity can be improved.
넷째, Ag는 같은 순도의 Ru, Pt, Ir에 비하여 가격이 매우 저렴하므로 제조 비용을 절감하여 경쟁력을 확보할 수 있다.Fourth, since Ag is very inexpensive compared to Ru, Pt, and Ir of the same purity, manufacturing cost can be reduced to secure competitiveness.
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